KR20120076209A - Stereoscopic image display and method of controling pixel discharging time thereof - Google Patents

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Abstract

PURPOSE: A stereoscopic image display and method of controlling pixel discharging time thereof are provided to discharge liquid crystal cells until a black gradation during discharge time per each frame period by setting discharge time within 1 frame period and by changing discharge time according to a frame representative value. CONSTITUTION: A liquid display panel(100) includes a data line, gate line and liquid crystal cells arranged with a matrix type. A data driving circuit(102) supplies a data voltage to data lines by responding to a high-logic value of a source output enable signal. A gate driving circuit(103) supplies a gate pulse synthesized to the data voltage to gate lines in order. A frame representative value determining unit(150) outputs variable discharge time information according to a difference between a present frame representative value and a previous frame representative value. A timing controller(101) changes discharge time within 1 frame period based on the discharge time information.

Description

입체 영상 표시장치와 그 픽셀 방전 시간 제어 방법{STEREOSCOPIC IMAGE DISPLAY AND METHOD OF CONTROLING PIXEL DISCHARGING TIME THEREOF}STEREOSCOPIC IMAGE DISPLAY AND METHOD OF CONTROLING PIXEL DISCHARGING TIME THEREOF}

본 발명은 입체 영상 표시장치와 그 픽셀 방전 시간 제어 방법에 관한 것이다.
The present invention relates to a stereoscopic image display device and a pixel discharge time control method thereof.

입체영상 표시장치는 양안시차방식(stereoscopic technique)과 복합시차지각방식(autostereoscopic technique)으로 나뉘어진다. 양안시차방식은 입체 효과가 큰 좌우 눈의 시차 영상을 이용하며, 안경방식과 무안경방식으로 나뉘어진다. 안경방식은 직시형 표시소자나 프로젝터에 좌우 시차 영상의 편광 방향을 바꿔서 또는 시분할 방식으로 표시하고, 편광 안경 또는 셔터 안경을 사용하여 입체 영상을 구현한다. 무안경 방식은 일반적으로 패럴렉스 베리어, 렌티큘라 렌즈 등의 광학판을 이용하여 좌우 시차 영상의 광축을 분리하여 입체 영상을 구현한다.The stereoscopic image display apparatus is divided into a binocular parallax technique and an autostereoscopic technique. The binocular disparity method uses a parallax image of the left and right eyes with a large stereoscopic effect, and is divided into a glasses method and a glasses-free method. The spectacle method displays a polarization direction of the left and right parallax image on a direct-view display device or a projector by changing the polarization direction or time division method, and realizes a stereoscopic image using polarized glasses or shutter glasses. In the autostereoscopic method, an optical plate such as a parallax barrier and a lenticular lens is generally used to realize a stereoscopic image by separating an optical axis of a left and right parallax image.

도 1은 셔터 안경 방식의 입체 영상 표시장치를 개략적으로 나타내는 도면이다. 이 입체 영상 표시장치에서 표시소자는 액정표시장치(LCD)로 구현될 수 있다.1 is a view schematically showing a three-dimensional image display device of the shutter glasses method. In this stereoscopic image display device, the display device may be implemented as a liquid crystal display (LCD).

도 1을 참조하면, 셔터 안경에서 흑색으로 표시된 부분은 관찰자 쪽으로 진행하는 빛을 차단하는 셔터이고, 백색으로 표시된 부분은 관찰자 쪽으로 빛을 투과하는 셔터를 나타낸다. 셔터 안경의 좌안 셔터(STL)는 표시패널(DIS)에 표시되는 좌안 영상(RGBL)과 동기되어 개방되고, 셔터 안경의 우안 셔터(STR)는 표시패널(DIS)에 표시되는 우안 영상(RGBR)과 동기되어 개방된다. 기수 프레임 기간 동안 표시소자(DIS)에 좌안 영상 데이터(RGBL)가 기입되고, 셔터 안경(ST)의 좌안 셔터(STL)가 개방된다. 우수 프레임 기간 동안, 표시소자(DIS)에 우안 영상 데이터(RGBR)가 기입되고 셔터 안경(ST)의 우안 셔터(STR)가 개방된다. 따라서, 관찰자는 기수 프레임 동안 좌안 영상만을 보게 되고, 우수 프레임 기간 동안 우안 영상만을 보게 되어 양안시차로 입체감을 느낄 수 있다. Referring to FIG. 1, the portions marked with black in the shutter glasses are shutters that block light traveling toward the viewer, and the portions marked with white represent shutters that transmit light toward the viewer. The left eye shutter ST L of the shutter glasses is opened in synchronization with the left eye image RGB L displayed on the display panel DIS, and the right eye shutter ST R of the shutter glasses is displayed on the display panel DIS. Open in synchronization with (RGB R ). The left eye image data RGB L is written in the display element DIS during the odd frame period, and the left eye shutter ST L of the shutter glasses ST is opened. During the even frame period, the right eye image data RGB R is written in the display element DIS and the right eye shutter ST R of the shutter glasses ST is opened. Therefore, the observer sees only the left eye image during the odd frame, and only the right eye image during the even frame, so that the viewer can feel a three-dimensional effect with binocular parallax.

셔터 안경 방식의 입체 영상 표시장치는 좌안 영상과 우안 영상을 표시패널에 시분할로 표시한다. 셔터 안경 방식의 입체 영상 표시장치를 120Hz의 프레임 주파수로 구동하는 경우에 액정셀에 이미 충전되었던 이전 단안(좌안 또는 우안) 영상의 데이터 전압이 유지되는 상태에서 다음 단안 영상(우안 또는 좌안)의 데이터 전압이 동일 액정셀에 기입된다. 이 경우에, 사용자는 120Hz의 프레임 주파수로 구동되는 셔터 안경 입체 영상 표시장치에서 재현되는 3D 영상에서 좌안 영상과 우안 영상이 겹쳐 보이는 3D 크로스토크(Crosstalk)를 느낄 수 있다. 이러한 3D 크로스토크를 해결하기 위한 방법으로, 프레임 주파수를 240Hz로 높이고 이전 단안 영상과 그 다음 단안 영상 사이에 블랙 계조 전압을 모든 액정셀들에 기입하는 블랙 프레임 기간을 삽입하는 방법이 있다. 이 방법은 블랙 프레임 기간 동안 액정셀들의 전압을 블랙 계조 전압으로 변하게 한 후에 그 다음 프레임 기간에 다음 단안 영상 데이터 전압을 액정셀들에 기입함으로써 3D 크로스토크 문제를 완화할 수 있다. 그런데 이 방법은 높은 프레임 주파수를 필요로 하기 때문에 구동 회로 비용을 상승시키는 문제점이 있다. 따라서, 입체영상 표시장치의 프레임 주파수를 240Hz 이상으로 높이지 않고 3D 크로스토크를 줄일 수 있는 구동 방법이 절실히 요구되고 있다.
The shutter glasses type stereoscopic image display apparatus displays a left eye image and a right eye image on a display panel by time division. When the shutter eyeglass type stereoscopic image display device is driven at a frame frequency of 120 Hz, the data of the next monocular image (right eye or left eye) is maintained while maintaining the data voltage of the previous monocular (left eye or right eye) image that has already been charged in the liquid crystal cell. The voltage is written in the same liquid crystal cell. In this case, the user may feel 3D crosstalk in which the left eye image and the right eye image overlap in the 3D image reproduced in the shutter glasses stereoscopic image display device driven at a frame frequency of 120 Hz. As a method for solving the 3D crosstalk, there is a method of increasing the frame frequency to 240 Hz and inserting a black frame period in which black gray voltage is written in all liquid crystal cells between the previous monocular image and the next monocular image. This method can alleviate the 3D crosstalk problem by changing the voltage of the liquid crystal cells to the black gray voltage during the black frame period and then writing the next monocular image data voltage to the liquid crystal cells in the next frame period. However, since this method requires a high frame frequency, there is a problem in that the driving circuit cost is increased. Accordingly, there is an urgent need for a driving method capable of reducing 3D crosstalk without increasing the frame frequency of the stereoscopic image display device to 240 Hz or more.

본 발명은 프레임 주파수를 높이지 않고 3D 크로스토크를 줄일 수 있는 입체 영상 표시장치와 그 픽셀 방전 시간 제어 방법을 제공한다.
The present invention provides a stereoscopic image display device and a pixel discharge time control method capable of reducing 3D crosstalk without increasing frame frequency.

본 발명의 실시예에 따른 입체 영상 표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 액정셀들을 포함하는 액정표시패널; 소스 출력 인에이블신호의 하이 로직 값에 응답하여 상기 데이터라인들에 데이터전압을 공급하고 상기 소스 출력 인에이블신호의 로우 로직 값에 응답하여 상기 데이터라인들을 단락시켜 차지 쉐어링을 실시하는 데이터 구동회로; 상기 데이터전압에 동기되는 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로; 히스토그램의 분석을 통해 현재 입력되는 영상의 현재 프레임 대표값을 선정하고 그 현재 프레임 대표값과 이전 프레임 대표값의 차이에 따라 가변되는 방전 시간 정보를 출력하는 프레임 대표값 결정부; 및 상기 방전 시간 정보에 기초하여 1 프레임 기간 내에서 방전 시간을 가변하고 상기 방전 시간 동안 상기 소스 출력 인에이블신호를 하이 논리값으로 유지하고 상기 방전 시간 동안 상기 게이트펄스가 출력되도록 상기 게이트 구동회로를 제어하는 타이밍 콘트롤러를 포함한다. A stereoscopic image display device according to an embodiment of the present invention includes a liquid crystal display panel including data lines, gate lines intersecting the data lines, and liquid crystal cells arranged in a matrix form; A data driving circuit configured to supply a data voltage to the data lines in response to a high logic value of a source output enable signal and to perform charge sharing by shorting the data lines in response to a low logic value of the source output enable signal; A gate driving circuit which sequentially supplies gate pulses synchronized with the data voltage to the gate lines; A frame representative value determiner which selects a current frame representative value of a currently input image through analysis of a histogram and outputs discharge time information that is varied according to a difference between the current frame representative value and a previous frame representative value; And varying the discharge time within one frame period based on the discharge time information, maintaining the source output enable signal at a high logic value during the discharge time, and outputting the gate pulse during the discharge time. It includes a timing controller for controlling.

상기 현재 프레임 대표값과 상기 이전 프레임 대표값 각각은 히스토그램 분석 결과에서 픽셀 데이터 개수가 가장 많은 계조값이다. Each of the current frame representative value and the previous frame representative value is a gray value having the largest number of pixel data in the histogram analysis result.

상기 현재 프레임 대표값이 상기 이전 프레임 대표값 보다 높으면 상기 방전 시간을 이전 프레임 기간의 방전 시간보다 더 길게 한다. When the current frame representative value is higher than the previous frame representative value, the discharge time is longer than the discharge time of the previous frame period.

상기 현재 프레임 대표값이 상기 이전 프레임 대표값 보다 낮으면 상기 방전 시간을 이전 프레임 기간의 방전 시간보다 더 짧게 한다. When the current frame representative value is lower than the previous frame representative value, the discharge time is shorter than the discharge time of the previous frame period.

상기 히스토그램의 계조별 픽셀 데이터 개수가 고르게 분산된 경우에 상기 방전 시간은 이전 프레임 기간의 방전 시간과 동일하게 설정된다. When the number of pixel data for each gray level of the histogram is evenly distributed, the discharge time is set equal to the discharge time of the previous frame period.

상기 방전 시간은 1/2 프레임 기간보다 길고 상기 1 프레임 기간 보다 짧은 시간 내에서 가변된다. The discharge time is longer than a half frame period and varies within a time shorter than the one frame period.

본 발명의 다른 실시예에 따른 입체 영상 표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 액정셀들을 포함하는 액정표시패널; 소스 출력 인에이블신호의 하이 로직 값에 응답하여 상기 데이터라인들에 데이터전압을 공급하고 상기 소스 출력 인에이블신호의 로우 로직 값에 응답하여 상기 데이터라인들을 단락시켜 차지 쉐어링을 실시하는 데이터 구동회로; 상기 데이터전압에 동기되는 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로; 히스토그램의 분석을 통해 현재 입력되는 영상의 프레임 대표값을 선정하고 그 프레임 대표값에 따라 가변되는 방전 시간 정보를 출력하는 프레임 대표값 결정부; 및 상기 방전 시간 정보에 기초하여 1 프레임 기간 내에서 방전 시간을 가변하고 상기 방전 시간 동안 상기 소스 출력 인에이블신호를 하이 논리값으로 유지하고 상기 방전 시간 동안 상기 게이트펄스가 출력되도록 상기 게이트 구동회로를 제어하는 타이밍 콘트롤러를 포함한다. In accordance with another aspect of the present invention, a stereoscopic image display device includes a liquid crystal display panel including data lines, gate lines crossing the data lines, and liquid crystal cells arranged in a matrix; A data driving circuit configured to supply a data voltage to the data lines in response to a high logic value of a source output enable signal and to perform charge sharing by shorting the data lines in response to a low logic value of the source output enable signal; A gate driving circuit which sequentially supplies gate pulses synchronized with the data voltage to the gate lines; A frame representative value determiner which selects a frame representative value of the currently input image through analysis of the histogram and outputs discharge time information that is variable according to the frame representative value; And varying the discharge time within one frame period based on the discharge time information, maintaining the source output enable signal at a high logic value during the discharge time, and outputting the gate pulse during the discharge time. It includes a timing controller for controlling.

본 발명의 실시예에 따른 입체 영상 표시장치의 픽셀 방전 시간 제어 방법은 히스토그램의 분석을 통해 현재 입력되는 영상의 현재 프레임 대표값을 선정하고 그 현재 프레임 대표값과 이전 프레임 대표값의 차이에 따라 방전 시간을 가변하는 단계; 및 상기 방전 시간 동안 상기 소스 출력 인에이블신호를 하이 논리값으로 유지하여 액정표시패널의 데이터라인들이 단락되는 차지 쉐어링을 유지시키고 상기 액정표시패널의 게이트라인들에 게이트펄스를 순차적으로 공급하는 단계를 포함한다. In the method of controlling a pixel discharge time of a stereoscopic image display device according to an embodiment of the present invention, a current frame representative value of a currently input image is selected through analysis of a histogram and discharged according to a difference between the current frame representative value and a previous frame representative value. Varying time; And maintaining charge sharing in which data lines of the liquid crystal display panel are shorted by maintaining the source output enable signal at a high logic value during the discharge time, and sequentially supplying gate pulses to gate lines of the liquid crystal display panel. Include.

본 발명의 다른 실시예에 따른 입체 영상 표시장치의 픽셀 방전 시간 제어 방법은 히스토그램의 분석을 통해 현재 입력되는 영상의 프레임 대표값을 선정하고 그 프레임 대표값에 따라 방전 시간을 가변하는 단계; 및 상기 방전 시간 동안 상기 소스 출력 인에이블신호를 하이 논리값으로 유지하여 액정표시패널의 데이터라인들이 단락되는 차지 쉐어링을 유지시키고 상기 액정표시패널의 게이트라인들에 게이트펄스를 순차적으로 공급하는 단계를 포함한다.
According to another aspect of the present invention, there is provided a method of controlling a pixel discharge time of a stereoscopic image display device, the method comprising: selecting a frame representative value of an image currently input through analysis of a histogram and varying a discharge time according to the frame representative value; And maintaining charge sharing in which data lines of the liquid crystal display panel are shorted by maintaining the source output enable signal at a high logic value during the discharge time, and sequentially supplying gate pulses to gate lines of the liquid crystal display panel. Include.

본 발명은 1 프레임 기간 내에서 방전 시간을 설정하고 그 방전 시간을 프레임 대표값에 따라 가변하여 매 프레임 기간 마다 방전 시간 동안 액정셀들을 블랙 계조까지 방전시킬 수 있다. 그 결과, 본 발명은 프레임 주파수를 높이지 않고 3D 크로스토크를 줄일 수 있다.
According to the present invention, the discharge time is set within one frame period, and the discharge time is varied according to the frame representative value, thereby discharging the liquid crystal cells to the black gray level during the discharge time every frame period. As a result, the present invention can reduce 3D crosstalk without raising the frame frequency.

도 1은 안경 방식의 입체 영상 표시장치에서 좌우 영상의 시분할 동작을 보여 주는 도면이다.
도 2는 본 발명의 실시예에 따른 입체 영상 표시장치에서 좌/우안 영상의 데이터 어드레싱 기간과 액정셀의 방전기간을 보여 주는 도면이다.
도 3은 도 2에서 데이터의 계조에 따라 가변되는 좌/우안 영상의 데이터 어드레싱 시간과 액정셀의 방전 시간을 보여 주는 도면이다.
도 4는 본 발명의 실시예에 따른 입체 영상 표시장치의 픽셀 방전 시간 제어 방법을 단계적으로 보여 주는 흐름도이다.
도 5는 프레임 대표값이 선정될 수 있는 히스토그램 분석 예들과, 이 경우에 프레임 대표값에 따라 가변되는 방전시간을 보여 주는 도면들이다.
도 6은 프레임 대표값 선정이 곤란한 히스토그램 분석 예와, 이 경우에 프레임 대표값을 디폴트 계조값으로 선정하여 방전 시간을 결정한 예를 보여 주는 도면이다.
도 7은 본 발명의 실시예에 따른 입체 영상 표시장치를 나타내는 블록도이다.
도 8은 도 7에 도시된 데이터 구동회로의 출력 회로와 액정표시패널의 픽셀 어레이 일부를 보여 주는 회로도이다.
도 9는 방전 시간을 제어하는 소스 출력 인에이블신호를 보여 주는 파형도이다.
도 10은 방전 시간을 제어하는 소스 출력 인에이블신호와 데이터 구동회로의 출력 전압을 보여 주는 파형도이다.
도 11은 방전 시간 동안 게이트 펄스들이 중첩되는 예를 보여 주는 파형도이다.
도 12는 연속되는 3 프레임 기간에서 프레임 대표값에 따라 가변되는 방전 시간과 액정표시패널에서 1 프레임 기간 내에서의 계조 변화를 보여 주는 도면이다. 1 is a view illustrating a time division operation of left and right images in a stereoscopic image display device using glasses.
2 is a diagram illustrating a data addressing period and a discharge period of a liquid crystal cell in a left and right eye image in a stereoscopic image display according to an exemplary embodiment of the present invention.
FIG. 3 is a diagram illustrating a data addressing time of a left and right eye image and a discharge time of a liquid crystal cell, which vary according to the gray level of data in FIG. 2.
4 is a flowchart illustrating a method of controlling pixel discharge time in a stereoscopic image display according to an exemplary embodiment of the present invention.
FIG. 5 is a diagram illustrating histogram analysis examples in which a frame representative value may be selected and a discharge time that varies according to the frame representative value in this case.
6 is a diagram showing a histogram analysis example in which frame representative value selection is difficult, and an example in which a discharge time is determined by selecting a frame representative value as a default gray scale value in this case.
7 is a block diagram illustrating a stereoscopic image display device according to an exemplary embodiment of the present invention.
FIG. 8 is a circuit diagram illustrating an output circuit of the data driving circuit of FIG. 7 and a part of a pixel array of a liquid crystal display panel.
9 is a waveform diagram illustrating a source output enable signal controlling a discharge time.
FIG. 10 is a waveform diagram illustrating a source output enable signal for controlling a discharge time and an output voltage of a data driving circuit.
11 is a waveform diagram illustrating an example of overlapping gate pulses during a discharge time.
FIG. 12 is a view showing discharge time varying according to a frame representative value in three consecutive frame periods and gray level change within one frame period in a liquid crystal display panel.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, when it is determined that a detailed description of known functions or configurations related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

본 발명의 입체 영상 표시장치는 240Hz 보다 낮은 프레임 주파수로 액정표시패널에 좌안 영상과 우안 영상을 어드레싱하고 셔터 안경의 좌안 셔터와 우안 셔터를 액정표시패널에 표시되는 좌안 영상과 우안 영상에 동기시켜 개방한다. 그리고 본 발명의 액정표시장치는 각 프레임 기간 내에서 액정표시패널의 매 프레임기간마다 그 프레임기간의 대표 계조를 정의하는 대표값(이하 "프레임 대표값"이라 함)을 산출하고 그 프레임 대표값에 따라 1 프레임 기간 내에서 방전 시간을 가변하여 액정셀들의 전압을 방전시킨다. The stereoscopic image display device of the present invention addresses the left eye image and the right eye image on the liquid crystal display panel at a frame frequency lower than 240 Hz, and opens the left eye shutter and the right eye shutter of the shutter glasses in synchronization with the left eye image and the right eye image displayed on the liquid crystal display panel. do. The liquid crystal display of the present invention calculates a representative value (hereinafter referred to as a "frame representative value") that defines a representative gray level of the frame period in every frame period of the liquid crystal display panel within each frame period, and calculates the frame representative value. Accordingly, the discharge time is varied within one frame period to discharge the voltage of the liquid crystal cells.

이하의 실시예에서 본 발명의 입체 영상 표시장치는 120Hz 프레임 주파수 구동을 중심으로 설명되지만 이에 한정되지 않는다. 예컨대, 본 발명의 입체 영상 표시장치는 NTSC(National Television Standards Committee) 방식에서 60Hz의 프레임 주파수 혹은 120Hz의 프레임 주파수로 구동될 수 있고 PAL(Phase Alternate Line) 방식에서 50Hz 또는 100Hz의 프레임 주파수로 구동될 수 있다. In the following embodiment, the stereoscopic image display device of the present invention will be described with reference to 120 Hz frame frequency driving, but is not limited thereto. For example, the stereoscopic image display device of the present invention may be driven at a frame frequency of 60 Hz or 120 Hz in a National Television Standards Committee (NTSC) scheme and may be driven at a frame frequency of 50 Hz or 100 Hz in a phase alternate line (PAL) scheme. Can be.

도 2를 참조하면, 본 발명의 입체 영상 표시장치는 1 프레임 기간 내에서 T1 시간 동안 좌안 또는 우안 영상을 표시하고 방전 시간(1 프레임 기간 - T1) 동안 모든 액정셀들의 전압을 방전시킴으로써 블랙 프레임을 삽입하는 방법과 같은 3D 크로스토크 저감 효과를 얻을 수 있다. 1 프레임 기간은 120Hz 프레임 주파수에서 약 8.33msec이다. 한편, 종래의 120Hz 프레임 주파수 구동은 약 8.3msec 인 1 프레임 기간 동안 좌안 또는 우안 영상을 액정표시패널의 액정셀들에 기입하고 1 프레임 기간 내에 별도의 방전시간이 할당되지 않았다. Referring to FIG. 2, the stereoscopic image display device of the present invention displays a left or right eye image for T1 time within one frame period and discharges the black frame by discharging the voltages of all liquid crystal cells during the discharge time (1 frame period-T1). 3D crosstalk reduction effects such as the insertion method can be obtained. One frame period is about 8.33 msec at 120 Hz frame frequency. Meanwhile, in the conventional 120 Hz frame frequency driving, the left eye or right eye image is written in the liquid crystal cells of the liquid crystal display panel during one frame period of about 8.3 msec, and no separate discharge time is allocated within one frame period.

도 2에서, 제N-1(N은 자연수) 프레임 기간((N-1)th Frame) 내에서 좌안 영상의 어드레싱 시간(T1)은 1/2 프레임 기간 보다 크고 1 프레임 기간 보다 작은 시간 즉, 120Hz의 프레임 주파수에서 4.17msec < T1 < 8.33msec 이다. T1 시간 동안, 액정표시패널의 액정셀들은 좌안 영상의 데이터전압들을 충전한다. T1 시간 동안 액정셀들이 좌안 영상의 데이터전압을 충전한 후에, 제N-1 프레임 기간의 나머지 기간 즉, 제N-1 프레임 기간 - T1 동안, 액정셀들의 전압은 차지 쉐어링(Charge sharing)을 통해 방전된다. 액정셀들은 제N-1 프레임 기간 - T1 동안 방전되어 블랙 계조를 표시한다. In FIG. 2, the addressing time T1 of the left eye image within the N-1 (N is a natural number) frame period ((N-1) th Frame) is greater than 1/2 frame period and less than 1 frame period, that is, At a frame frequency of 120 Hz, 4.17 msec <T1 <8.33 msec. During the T1 time, the liquid crystal cells of the liquid crystal display panel charge the data voltages of the left eye image. After the liquid crystal cells charge the data voltage of the left eye image for the T1 time period, the voltages of the liquid crystal cells are charged through charge sharing during the remaining period of the N-1th frame period, that is, the N-1th frame period-T1. Discharged. The liquid crystal cells are discharged during the N-1th frame period-T1 to display black gray levels.

제N 프레임 기간(Nth Frame) 내에서 우안 영상의 어드레싱 시간(T2)는 1/2 프레임 기간 보다 크고 1 프레임 기간 보다 작은 시간 즉, 120Hz의 프레임 주파수에서 4.17msec < T2 < 8.33msec 이다. T2 시간 동안, 액정표시패널의 액정셀들은 우안 영상의 데이터전압들을 충전한다. T2 시간 동안 액정셀들이 우안 영상의 데이터전압을 충전한 후에, 제N 프레임 기간의 나머지 기간 즉, 제N 프레임 기간 - T2 동안, 액정셀들의 전압은 차지 쉐어링을 통해 방전된다. 액정셀들은 제N 프레임 기간 - T2 동안 방전되어 블랙 계조를 표시한다. The addressing time T2 of the right eye image in the Nth frame period is 4.17 msec <T2 <8.33 msec at a time of a frame frequency of 120 Hz that is larger than 1/2 frame period and smaller than one frame period. During the T2 time, the liquid crystal cells of the liquid crystal display panel charge the data voltages of the right eye image. After the liquid crystal cells charge the data voltage of the right eye image during the T2 time period, the voltages of the liquid crystal cells are discharged through charge sharing during the remaining period of the Nth frame period, that is, the Nth frame period-T2. The liquid crystal cells are discharged during the Nth frame period-T2 to display black gradations.

차지 쉐어링은 소스 드라이브 IC(Integrated Circuit)의 출력 타이밍을 제어하는 소스 출력 인에이블신호(Source Output Enable, SOE)에 의해 제어된다. 차지 쉐어링 시간 동안 정극성 데이터전압이 출력되는 소스 드라이브 IC의 출력 채널들(또는 데이터라인들)과 부극성 데이터전압이 출력되는 소스 드라이브 IC의 출력 채널들이 단락 회로(Short circuit)를 구성함으로써 정극성 데이터전압들과 부극성 데이터전압들의 평균 전압이 데이터라인들에 인가된다. 차지 쉐어링 동안, 픽셀 내에 형성된 박막트랜지스터들(Thin Film Transistors, TFTs)은 게이트 드라이브 IC로부터 인가되는 게이트펄스에 의해 턴-온된다. 따라서, 차지 쉐어링 동안 액정셀들의 전압은 TFT와 데이터라인을 통해 방전된다. Charge sharing is controlled by a source output enable signal (SOE) that controls the output timing of the source drive integrated circuit (IC). The output channels (or data lines) of the source drive IC outputting the positive data voltage and the output channels of the source drive IC outputting the negative data voltage during the charge sharing time constitute a short circuit. An average voltage of the data voltages and the negative data voltages is applied to the data lines. During charge sharing, thin film transistors (TFTs) formed in the pixel are turned on by a gate pulse applied from the gate drive IC. Therefore, the voltage of the liquid crystal cells is discharged through the TFT and the data line during charge sharing.

액정셀들에 충전된 데이터 전압에 따라 블랙 계조까지 방전되는데 소요되는 시간이 달라진다. 예를 들어, 화이트 계조값 'G255'의 높은 데이터전압을 충전한 액정셀이 블랙 계조 'G0'까지 방전되는데 필요한 시간은 중간 계조값 'G127'의 데이터전압을 충전한 액정셀이 블랙 계조 'G0'까지 방전되는데 필요한 시간 보다 더 길다. 따라서, 액정셀에 기입되는 데이터의 계조값에 무관하게 도 2에서 T1과 T2 시간이 고정되면, 매 프레임 기간마다 방전시간 내에서 도달하는 액정셀의 블랙 계조가 달라질 수 있다. The time required for discharging up to black gradation varies according to the data voltage charged in the liquid crystal cells. For example, the time required for the liquid crystal cell charged with a high data voltage having a white gray value 'G255' to discharge to the black gray value 'G0' is a liquid crystal cell charged with a data voltage having a middle gray value 'G127'. Longer than required to discharge. Therefore, if the T1 and T2 times are fixed in FIG. 2 regardless of the gray scale values of the data written in the liquid crystal cell, the black gray scale of the liquid crystal cell reaching within the discharge time may change every frame period.

3D 크로스토크의 저감 효과를 충분히 높이기 위해서는 매 프레임 기간 마다 액정셀이 좌안/우안 영상을 기입한 후에 방전시간 동안 충분히 낮고 동일한 블랙 계조까지 방전되어야 한다. 본 발명은 데이터의 계조를 분석하고 그 결과를 고려하여 도 3과 같이 매 프레임 기간마다 방전 시간 내에서 액정셀들의 계조가 블랙 계조에 도달할 수 있는 최적 방전시간으로 방전 시간(제N-1 프레임 기간 - T1, 제N 프레임 기간 - T2)을 결정한다. 따라서, 도 3에서 좌/우안 영상의 데이터 어드레싱 시간(T1, T2)과, 방전 시간(제N-1 프레임 기간 - T1, 제N 프레임 기간 - T2)은 점선과 같이 데이터의 계조에 따라 가변될 수 있다. 도 3과 같이 데이터의 계조에 따라 좌/우안 영상의 데이터 어드레싱 시간(T1, T2)과, 방전 시간(제N-1 프레임 기간 - T1, 제N 프레임 기간 - T2)이 가변되는 경우에, T1 및 T2 각각은 1/2 프레임 기간 보다 크고 1 프레임 기간 보다 작은 시간 내에서 가변된다. In order to sufficiently reduce the 3D crosstalk reduction effect, the liquid crystal cell should fill the left / right eye images every frame period, and then discharge sufficiently to the same black gradation during the discharge time. The present invention analyzes the gray level of the data and considers the result, as shown in FIG. Period-T1, N-th frame period-T2). Accordingly, in FIG. 3, the data addressing times T1 and T2 of the left / right eye image and the discharge time (N−1 th frame period − T1, N th frame period − T2) may vary according to the gray level of the data as shown by a dotted line. Can be. As shown in FIG. 3, when the data addressing time (T1, T2) of the left / right image and the discharge time (N-1th frame period-T1, Nth frame period-T2) vary according to the gray level of the data, T1. And T2 are each variable within a time larger than one half frame period and smaller than one frame period.

도 2 및 도 3에서, 셔터 안경(SG)의 좌안 셔터(STL)는 제N-2 프레임기간의 방전기간과 제N-1 프레임 기간의 T1 시간 동안 개방된다. 셔터 안경(SG)의 우안 셔터(STR)는 제N-1 프레임기간의 방전기간과 제N 프레임 기간의 T2 시간 동안 개방된다. 백라이트 유닛(BLU)은 매 프레임기간마다 액정의 응답지연 시간이 경과된 후에 점등되고, 방전기간과 액정의 응답지연 시간 동안 소등된다. 셔터 안경(SG)의 좌/우안 셔터(STL, STR)의 ON/OFF 타이밍과 백라이트 유닛(BLU)의 점/소등 타이밍은 방전 시간이 가변되면 그 가변 폭 만큼 조절될 수 있다. 2 and 3, the left eye shutter ST L of the shutter glasses SG is opened for the discharge period in the N-th frame period and the T1 time in the N-th frame period. The right eye shutter ST R of the shutter glasses SG is opened for the discharge period in the N-1th frame period and the T2 time in the Nth frame period. The backlight unit BLU is turned on after the response delay time of the liquid crystal has elapsed every frame period, and is turned off during the discharge period and the response delay time of the liquid crystal. The ON / OFF timing of the left / right shutters ST L and ST R of the shutter glasses SG and the turning on / off timing of the backlight unit BLU may be adjusted by the variable width when the discharge time varies.

도 4는 본 발명의 실시예에 따른 입체 영상 표시장치의 픽셀 방전 시간 제어 방법을 단계적으로 보여 주는 흐름도이다. 4 is a flowchart illustrating a method of controlling pixel discharge time in a stereoscopic image display according to an exemplary embodiment of the present invention.

도 4를 참조하면, 본 발명의 픽셀 방전 시간 제어 방법은 입체 영상을 구현하기 위한 3D 모드에서 입력 영상의 프레임별 히스토그램(Histogram)을 생성하여 1 프레임 분량의 데이터들에 대한 계조를 분석한다.(S1 및 S2) 이어서, 본 발명의 픽셀 방전 시간 제어 방법은 히스토그램 분석 결과를 바탕으로 프레임 대표값(FV(N))을 선정한다.(S3) 프레임 대표값(FV(N))은 1 라인 데이터의 히스토그램에서 픽셀 밀도가 가장 높은 계조값(최빈값)으로 선정될 수 있다.Referring to FIG. 4, in the method of controlling a pixel discharge time of the present invention, a histogram for each frame of an input image is generated in a 3D mode for implementing a stereoscopic image, and the gray level of data of one frame is analyzed. S1 and S2) Next, the pixel discharge time control method of the present invention selects the frame representative value FV (N) based on the histogram analysis result. (S3) The frame representative value FV (N) is one line data. In the histogram of, the pixel density having the highest pixel density may be selected.

본 발명의 픽셀 방전 시간 제어 방법은 프레임 메모리에 저장된 이전 프레임 대표값(FV(N-1))과 현재 프레임 대표값(FV(N))을 비교한다.(S4) 이전 프레임 기간과 현재 프레임 기간 간에 프레임 대표값들(FV(N-1), FV(N))을 비교한 결과, 그 프레임 대표값들(FV(N-1), FV(N))이 동일하면 본 발명의 픽셀 방전 시간 제어 방법은 이전 프레임 기간의 방전 시간과 동일한 방전 시간을 현재 프레임 기간에 적용한다.(S5) The pixel discharge time control method of the present invention compares the previous frame representative value (FV (N-1)) and the current frame representative value (FV (N)) stored in the frame memory. (S4) The previous frame period and the current frame period. As a result of comparing the frame representative values FV (N-1) and FV (N) with each other, if the frame representative values FV (N-1) and FV (N) are equal, the pixel discharge time of the present invention is the same. The control method applies the same discharge time as the discharge time of the previous frame period to the current frame period (S5).

반면에, 이전 프레임 기간과 현재 프레임 기간의 프레임 대표값들(FV(N-1), FV(N))이 다르면, 본 발명의 픽셀 방전 시간 제어 방법은 이전 프레임 기간의 방전 시간과 다른 방전 시간을 현재 프레임 기간에 적용한다.(S6) 예를 들어, 본 발명의 픽셀 방전 시간 제어 방법은 현재 프레임 대표값(FV(N))이 이전 프레임 대표값(FV(N-1)) 보다 높으면 이전 프레임 기간 보다 현재 프레임 기간의 방전 시간을 더 길게 한다. 반면에, 본 발명의 픽셀 방전 시간 제어 방법은 현재 프레임 대표값(FV(N))이 이전 프레임 대표값(FV(N-1)) 보다 낮으면 이전 프레임 기간 보다 현재 프레임 기간의 방전 시간을 더 작게 한다. On the other hand, if the frame representative values FV (N-1) and FV (N) of the previous frame period and the current frame period are different, the pixel discharge time control method of the present invention is different from the discharge time of the previous frame period. Is applied to the current frame period. (S6) For example, in the method of controlling the pixel discharge time of the present invention, if the current frame representative value FV (N) is higher than the previous frame representative value FV (N-1), The discharge time of the current frame period is made longer than the frame period. On the other hand, in the pixel discharge time control method of the present invention, if the current frame representative value FV (N) is lower than the previous frame representative value FV (N-1), the discharge time of the current frame period is increased. Make it small.

본 발명의 다른 실시예에 따른 픽셀 방전 시간 제어 방법은 현재 프레임 대표값(FV(N))을 이전 프레임 대표값(FV(N-1))과 비교하지 않고 현재 프레임 대표값(FV(N))에 따라 매 프레임 기간마다 방전 시간을 결정할 수 있다. 예를 들어, 본 발명의 다른 실시예에 따른 픽셀 방전 시간 제어 방법은 현재 프레임 대표값(FV(N))이 화이트 계조값 'G255'일 때의 방전 시간을 현재 프레임 대표값(FV(N))이 중간 계조값 'G127'일 때의 방전 시간보다 더 길게 제어한다. 본 발명의 다른 실시예에 따른 픽셀 방전 시간 제어 방법은 현재 프레임 대표값(FV(N))이 중간 계조값 'G127'일 때의 방전 시간을 현재 프레임 대표값(FV(N))이 블랙 계조값 'G0'일 때의 방전 시간보다 더 길게 제어한다. The pixel discharge time control method according to another exemplary embodiment of the present invention does not compare the current frame representative value (FV (N)) with the previous frame representative value (FV (N-1)), but the current frame representative value (FV (N)). ), The discharge time can be determined every frame period. For example, the method for controlling the pixel discharge time according to another embodiment of the present invention uses the current frame representative value FV (N) as the discharge time when the current frame representative value FV (N) is the white gray value G255. ) Is longer than the discharge time when the halftone value 'G127' is used. In the pixel discharge time control method according to another exemplary embodiment of the present invention, the discharge time when the current frame representative value (FV (N)) is the middle grayscale value 'G127' is set to the black gray scale of the current frame representative value (FV (N)). The control is longer than the discharge time when the value 'G0'.

도 5는 프레임 대표값(FV(N-1), FV(N))이 선정될 수 있는 히스토그램 분석 예들과, 이 경우에 프레임 대표값에 따라 가변되는 방전시간을 보여 주는 도면이다. 도 6은 프레임 대표값 선정이 곤란한 히스토그램 분석 예와, 이 경우에 프레임 대표값을 디폴트 계조값으로 선정하여 방전 시간을 결정한 예를 보여 주는 도면이다. 도 5 및 도 6에서 히스토그램의 x축은 휘도(Y)를 계조로 환산한 값이고, y축은 입력 영상의 계조별 픽셀 데이터 개수이다. FIG. 5 shows examples of histogram analysis in which frame representative values FV (N-1) and FV (N) can be selected, and in this case, a discharge time that varies according to the frame representative value. 6 is a diagram showing a histogram analysis example in which frame representative value selection is difficult, and an example in which a discharge time is determined by selecting a frame representative value as a default gray scale value in this case. 5 and 6, the x-axis of the histogram is a value obtained by converting the luminance Y into gray levels, and the y-axis is the number of pixel data for each gray level of the input image.

도 5 및 도 6을 참조하면, 본 발명은 매 프레임 기간 마다 1 프레임 분량의 픽셀 데이터에 대하여 히스토그램을 분석한다. 본 발명은 히스토그램 분석 결과, 도 5와 같이 픽셀 데이터의 계수가 가장 많은 계조값을 프레임 대표값(FV(N-1), FV(N))으로서 선정한다. 5 and 6, the present invention analyzes the histogram with respect to one frame of pixel data every frame period. As a result of histogram analysis, the gradation value having the largest coefficient of pixel data is selected as the frame representative values FV (N-1) and FV (N) as shown in FIG.

도 5의 경우에, 히스토그램 그래프에서 픽셀 데이터 개수가 가장 많은 계조값 'G191', 'G127'이 프레임 대표값으로 선정된다. 도 5와 같이 제N-1 프레임 기간의 프레임 대표값이 'G191'이고 제N 프레임기간의 프레임 대표값이 'G127'이면, 제N 프레임 기간의 방전 시간(빗금친 부분)은 제N-1 프레임 기간 보다 작아진다. In the case of FIG. 5, grayscale values 'G191' and 'G127' having the largest number of pixel data in the histogram graph are selected as the frame representative values. As shown in FIG. 5, when the frame representative value of the Nth frame period is 'G191' and the frame representative value of the Nth frame period is 'G127', the discharge time (hatched portion) of the Nth frame period is N-1. It becomes smaller than the frame period.

도 6의 경우에, 히스토그램 그래프에서 각 계조 별로 픽셀 데이터의 분포가 고르게 분산되어 픽셀 데이터의 개수가 가장 많은 계조값이 두 개 이상 존재할 수 있다. 이 경우에, 프레임 대표값은 대표값은 미리 설정된 디폴트(default) 대표값으로 선정되고, 방전 시간은 이전 프레임 기간의 그 것과 동일하게 설정된다. 디폴트 대표값은 중간 계조값 '127'로 선정될 수 있다.In the case of FIG. 6, the distribution of pixel data is uniformly distributed for each gray level in the histogram graph so that two or more gray values having the largest number of pixel data may exist. In this case, the frame representative value is set to a preset default representative value, and the discharge time is set equal to that of the previous frame period. The default representative value may be selected as the halftone value '127'.

매 프레임 기간마다 방전 시간은 소스 출력 인에이블신호(SOE)가 하이 논리로 유지되는 차지 쉐어링(CS) 시간으로 제어된다. In each frame period, the discharge time is controlled by the charge sharing (CS) time at which the source output enable signal SOE is held at high logic.

도 7은 본 발명의 실시예에 따른 입체 영상 표시장치를 나타내는 블록도이다. 7 is a block diagram illustrating a stereoscopic image display device according to an exemplary embodiment of the present invention.

도 7을 참조하면, 본 발명의 실시예에 따른 입체 영상 표시장치는 액정표시패널(100), 백라이트 유닛(140), 프레임 대표값 결정부(150), 프레임 메모리(151), 타이밍 콘트롤러(101), 데이터 구동회로(102), 게이트 구동회로(103), 백라이트 콘트롤러(141), 광원 구동부(142), 호스트 시스템(104), 및 셔터 안경(130)을 구비한다. Referring to FIG. 7, a stereoscopic image display device according to an exemplary embodiment of the present invention includes a liquid crystal display panel 100, a backlight unit 140, a frame representative value determiner 150, a frame memory 151, and a timing controller 101. ), A data driver circuit 102, a gate driver circuit 103, a backlight controller 141, a light source driver 142, a host system 104, and shutter glasses 130.

액정표시패널(100)은 두 장의 유리기판 사이에 형성된 액정층을 포함한다. 액정표시패널(100)은 데이터라인들(105)과 게이트라인들(106)의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀들을 포함한다. 픽셀들 각각은 액정셀을 포함한다. The liquid crystal display panel 100 includes a liquid crystal layer formed between two glass substrates. The liquid crystal display panel 100 includes pixels arranged in a matrix by a cross structure of the data lines 105 and the gate lines 106. Each of the pixels includes a liquid crystal cell.

액정표시패널(100)의 TFT 어레이 기판에는 데이터라인들(105), 게이트라인들(106), TFT, 및 스토리지 커패시터(Storage Capacitor, Cst) 등이 형성된다. 픽셀의 액정셀은 TFT에 접속된 화소전극에 인가되는 데이터전압과, 공통전극에 공급되는 공통전압의 전압차에 따라 발생되는 전계에 의해 구동된다. 액정표시패널(100)의 컬러필터 어레이 기판에는 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 액정표시패널(100)의 TFT 어레이 기판과 컬러필터 어레이 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. Data lines 105, gate lines 106, TFTs, and storage capacitors (Cst) are formed on the TFT array substrate of the liquid crystal display panel 100. The liquid crystal cell of the pixel is driven by an electric field generated in accordance with the voltage difference between the data voltage applied to the pixel electrode connected to the TFT and the common voltage supplied to the common electrode. A black matrix, a color filter, and a common electrode are formed on the color filter array substrate of the liquid crystal display panel 100. A polarizing plate is attached to each of the TFT array substrate and the color filter array substrate of the liquid crystal display panel 100, and an alignment film for setting a pre-tilt angle of the liquid crystal is formed.

액정표시패널(100)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식이나 IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식으로 구현될 수 있다. The liquid crystal display panel 100 is implemented by a vertical electric field driving method such as twisted nematic (TN) mode and a vertical alignment (VA) mode, or a horizontal electric field driving method such as IPS (In Plane Switching) mode and FFS (Fringe Field Switching) mode. Can be.

백라이트 유닛(140)은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 에지형 백라이트 유닛은 도시하지 않은 도광판의 측면에 대향되도록 광원들이 배치되고, 액정표시패널(100)과 도광판 사이에 다수의 광학시트들이 배치되는 구조를 갖는다. 직하형 백라이트 유닛은 액정표시패널(100)의 아래에 다수의 광학시트들과 확산판이 적층되고 확산판 아래에 다수의 광원들이 배치되는 구조를 갖는다. 광원들은 냉음극 형광램프(Cold Cathode Fluorescent Lamp : CCFL), 외부전극 형광램프(External Electrode Fluorescent Lamp : EEFL), 발광다이오드(Light Emitting Diode, LED) 중 하나 이상으로 구현될 수 있다.The backlight unit 140 may be implemented as a direct type backlight unit or an edge type backlight unit. The edge type backlight unit has a structure in which light sources are disposed to face side surfaces of a light guide plate (not shown), and a plurality of optical sheets are disposed between the liquid crystal display panel 100 and the light guide plate. The direct type backlight unit has a structure in which a plurality of optical sheets and a diffusion plate are stacked below the liquid crystal display panel 100 and a plurality of light sources are disposed below the diffusion plate. The light sources may be implemented as one or more of a cold cathode fluorescent lamp (CCFL), an external electrode fluorescent lamp (EEFL), and a light emitting diode (LED).

프레임 대표값 결정부(150)는 전술한 바와 같이 히스토그램 분석을 통해 매 프레임 기간마다 프레임 대표값을 선정하고, 그 프레임 대표값과 이전 프레임 대표값의 차이로 미리 설정된 방전 시간을 선택하여 타이밍 콘트롤러(101)에 전송한다. 프레임 대표값 결정부(150)는 다른 실시예로서 히스토그램 분석을 통해 매 프레임 기간마다 프레임 대표값을 선정하고, 그 프레임 대표값으로 미리 설정된 방전시간을 선택하여 타이밍 콘트롤러(101)에 전송할 수 있다. 이를 위하여, 프레임 대표값 결정부(150)는 프레임 대표값과 이전 프레임 대표값의 차이 또는, 현재 프레임 대표값을 입력 받아 미리 설정된 방전 시간들 중에서 프레임 대표값들의 차이 또는 현재 프레임 대표값에 대응하는 방전시간을 출력하는 룩업 테이블(Look-up table)을 포함할 수 있다. 프레임 대표값 결정부(150)는 프레임 대표값들의 차이 또는 현재 프레임 대표값을 룩업 테이블에 입력하고 룩업 테이블로부터 출력된 방전 시간 정보를 타이밍 콘트롤러(101)에 전송할 수 있다. 프레임 메모리(151)는 프레임 대표값 결정부(150)로부터 입력되는 프레임 데이터와 프레임 대표값을 저장한다. As described above, the frame representative value determiner 150 selects a frame representative value every frame period through histogram analysis, and selects a discharge time that is preset based on a difference between the frame representative value and the previous frame representative value. 101). In another embodiment, the frame representative value determiner 150 may select a frame representative value every frame period through histogram analysis, select a discharge time set as the frame representative value, and transmit the same to the timing controller 101. To this end, the frame representative value determining unit 150 corresponds to a difference between the frame representative value and the previous frame representative value or a difference between the frame representative values or the current frame representative value among preset discharge times by receiving the current frame representative value. It may include a look-up table for outputting the discharge time. The frame representative value determiner 150 may input the difference between the frame representative values or the current frame representative value to the lookup table and transmit the discharge time information output from the lookup table to the timing controller 101. The frame memory 151 stores the frame data and the frame representative value input from the frame representative value determiner 150.

타이밍 콘트롤러(101)는 호스트 시스템(104)으로부터 입력된 2D/3D 영상의 디지털 비디오 데이터(RGB)를 데이터 구동회로(102)에 공급한다. 또한, 타이밍 콘트롤러(101)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등 호스트 시스템(104)로부터 입력되는 타이밍신호를 입력받아 데이터 구동회로(102)와 게이트 구동회로(103)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로(103)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호, 데이터 구동회로(102)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다. The timing controller 101 supplies the digital video data RGB of the 2D / 3D image input from the host system 104 to the data driving circuit 102. In addition, the timing controller 101 receives a timing signal input from the host system 104 such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal Data Enable (DE), and a dot clock CLK. In response to the input, timing control signals for controlling the operation timing of the data driving circuit 102 and the gate driving circuit 103 are generated. The timing control signals include a gate timing control signal for controlling the operation timing of the gate driving circuit 103, and a data timing control signal for controlling the operation timing of the data driving circuit 102 and the polarity of the data voltage.

게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 게이트 구동회로(103)의 스타트 동작 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 구동회로(103) 내에서 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 구동회로(103)의 출력 타이밍을 제어한다.The gate timing control signal includes a gate start pulse (GSP), a gate shift clock (GSC), a gate output enable signal (GOE), and the like. The gate start pulse GSP controls the start operation timing of the gate driving circuit 103. The gate shift clock GSC is a clock signal for shifting the gate start pulse GSP in the gate driving circuit 103. The gate output enable signal GOE controls the output timing of the gate driving circuit 103.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity : POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동회로의 스타트 동작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 데이터 구동회로(102) 내에서 소스 스타트 펄스(SSP)를 시프트 시키기 위한 클럭신호로서 데이터의 샘플링 타이밍을 제어한다. 극성제어신호(POL)는 데이터 구동회로(102)로부터 출력되는 데이터전압의 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로(102)의 데이터전압 출력 타이밍과 차지 쉐어링 타이밍을 제어한다. 데이터 구동회로(102)에 입력될 디지털 비디오 데이터가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 전송된다면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.The data timing control signal includes a source start pulse (SSP), a source sampling clock (SSC), a polarity control signal (POL), and a source output enable signal (SOE). It includes. The source start pulse SSP controls the start operation timing of the data driving circuit. The source sampling clock SSC is a clock signal for shifting the source start pulse SSP in the data driving circuit 102 and controls sampling timing of data. The polarity control signal POL controls the polarity of the data voltage output from the data driving circuit 102. The source output enable signal SOE controls the data voltage output timing and the charge sharing timing of the data driving circuit 102. If the digital video data to be input to the data driving circuit 102 is transmitted in mini LVDS (Low Voltage Differential Signaling) interface standard, the source start pulse SSP and the source sampling clock SSC may be omitted.

타이밍 콘트롤러(101)는 프레임 대표값 결정부(150)로부터 입력되는 방전 시간 정보에 응답하여 소스 출력 인에이블신호(SOE)의 타이밍을 조절함으로써 매 프레임기간 마다 프레임 대표값에 따라 방전 시간을 조정한다. 프레임 대표값 결정부(150), 프레임 메모리(151)는 타이밍 콘트롤러(101)에 내장될 수 있다. The timing controller 101 adjusts the discharge time according to the frame representative value every frame period by adjusting the timing of the source output enable signal SOE in response to the discharge time information input from the frame representative value determiner 150. . The frame representative value determiner 150 and the frame memory 151 may be built in the timing controller 101.

타이밍 콘트롤러(101)는 호스트 시스템(104)으로부터 입력되는 모드신호(MODE) 또는, 입력 영상 신호에 코딩된 모드 식별 코드에 기초하여 2D 모드와 3D 모드의 동작을 전환할 수 있다. 타이밍 콘트롤러(101) 또는 호스트 시스템(104)은 60Hz의 입력 프레임 주파수를 체배하여 액정표시패널(100)을 입력 프레임 주파수보다 높은 프레임 주파수로 구동할 수 있다. 입력 프레임 주파수는 PAL(Phase Alternate Line) 방식에서 50Hz이고 NTSC(National Television Standards Committee) 방식에서 60Hz이다. 액정표시패널(100)은 NTSC(National Television Standards Committee) 방식에서 60Hz 혹은 120Hz의 프레임 주파수로 구동될 수 있고, PAL(Phase Alternate Line) 방식에서 50Hz 또는 100Hz의 프레임 주파수로 구동될 수 있다. The timing controller 101 can switch the operation of the 2D mode and the 3D mode based on the mode signal MODE input from the host system 104 or the mode identification code coded in the input video signal. The timing controller 101 or the host system 104 may drive the liquid crystal display panel 100 at a frame frequency higher than the input frame frequency by multiplying an input frame frequency of 60 Hz. The input frame frequency is 50 Hz in the Phase Alternate Line (PAL) scheme and 60 Hz in the National Television Standards Committee (NTSC) scheme. The liquid crystal display panel 100 may be driven at a frame frequency of 60 Hz or 120 Hz in the NTSC (National Television Standards Committee) scheme, and may be driven at a frame frequency of 50 Hz or 100 Hz in the PAL (Phase Alternate Line) scheme.

데이터 구동회로(102)는 시프트 레지스터, 래치, 디지털-아날로그 변환기(이하, "DAC"라 한다), 출력 회로 등을 포함한다. 시프트 레지스터는 소스 스타트 펄스(SSP)를 소스 샘플링 클럭(SSC)에 맞추어 시프트시킴으로써 샘플링 클럭을 순차적으로 발생한다. 래치는 시프트 레지스터로부터 입력되는 샘플링 클럭을 기준으로 타이밍 콘트롤러(101)로부터 수신된 2D/3D 영상의 디지털 데이터를 샘플링하고 소스 출력 인에이블신호(SOE)의 로우 로직값(low logic value)에 응답하여 래치된 데이터들을 출력한다. DAC는 래치로부터 입력되는 데이터 각각을 정극성 감마기준전압과 부극성 감마기준저압으로 변환하여 정극성 데이터전압과 부극성 데이터전압을 출력한다. 출력 회로는 극성제어신호(POL)의 하이 로직값에 응답하여 정극성 데이터전압을 선택하고 극성제어신호(POL)의 로우 로직값에 응답하여 부극성 데이터전압을 선택한다. 또한, 출력 회로는 소스 출력 인에이블신호(SOE)의 하이 로직값에 응답하여 이웃하는 출력 채널들을 단락시켜 차지 쉐어링을 실시하고, 소스 출력 인에이블신호(SOE)의 로우 로직값에 응답하여 정극성/부극성 데이터전압을 출력채널들을 통해 데이터라인들(105)에 공급한다. The data driving circuit 102 includes a shift register, a latch, a digital-to-analog converter (hereinafter referred to as "DAC"), an output circuit, and the like. The shift register sequentially generates the sampling clock by shifting the source start pulse SSP in accordance with the source sampling clock SSC. The latch samples the digital data of the 2D / 3D image received from the timing controller 101 based on the sampling clock input from the shift register and responds to a low logic value of the source output enable signal SOE. Output the latched data. The DAC converts each of the data input from the latch into a positive gamma reference voltage and a negative gamma reference low voltage, and outputs a positive data voltage and a negative data voltage. The output circuit selects the positive data voltage in response to the high logic value of the polarity control signal POL and selects the negative data voltage in response to the low logic value of the polarity control signal POL. In addition, the output circuit performs charge sharing by shorting neighboring output channels in response to the high logic value of the source output enable signal SOE, and positive polarity in response to the low logic value of the source output enable signal SOE. The negative data voltage is supplied to the data lines 105 through the output channels.

소스 출력 인에이블신호(SOE)는 2D 모드에서 좌/우안 영상의 어드레싱 시간(T1, T2) 동안 1 수평 기간의 주기를 갖는 펄스로 반복적으로 발생된다. 이에 비하여, 소스 출력 인에이블신호(SOE)는 3D 모드에서 좌/우안 영상의 어드레싱 시간(T1, T2) 동안 1 수평 기간의 주기를 갖는 펄스로 발생되는 반면, 액정셀들의 전압을 블랙 계조까지 방전시키기 위한 방전 시간 동안 도 9 내지 도 12와 같이 하이 로직값을 유지한다. 따라서, 데이터 구동회로(102)는 3D 모드에서 매 프레임 기간 마다 좌/우안 영상의 어드레싱 시간(T1, T2) 동안 1 수평 기간마다 좌안/우안 영상의 데이터전압을 출력하고, 방전 시간 동안 차지 쉐어링을 통해 액정셀들의 전압을 그 액정셀의 계조가 블랙 계조가 될 때까지 방전시킨다. The source output enable signal SOE is repeatedly generated as a pulse having a period of one horizontal period during the addressing times T1 and T2 of the left and right eye images in the 2D mode. In contrast, the source output enable signal SOE is generated as a pulse having a period of one horizontal period during the addressing times T1 and T2 of the left and right images in the 3D mode, while discharging the voltages of the liquid crystal cells to the black gray level. The high logic value is maintained as shown in FIGS. 9 to 12 during the discharge time. Accordingly, the data driving circuit 102 outputs the data voltage of the left / right eye image every one horizontal period during the addressing time T1 and T2 of the left / right eye image every frame period in the 3D mode, and performs charge sharing during the discharge time. The voltage of the liquid crystal cells is discharged until the gray of the liquid crystal cell becomes black.

게이트 구동회로(103)는 게이트 타이밍 제어신호들에 응답하여 정극성/부극성 데이터전압과 동기되는 게이트펄스를 게이트라인들(106)에 순차적으로 공급한다.The gate driving circuit 103 sequentially supplies gate pulses synchronized with the positive / negative data voltages to the gate lines 106 in response to the gate timing control signals.

백라이트 콘트롤러(141)는 호스트 시스템(104) 또는 타이밍 콘트롤러(101)로부터 입력되는 글로벌/로컬 디밍신호(DIM)에 따라 백라이트 휘도가 조정되도록 상기 디밍신호(DIM)에 따라 PWM(pulse width modulation) 신호의 듀티비 조정값을 포함한 백라이트 제어 데이터를 SPI(Serial Peripheral Interface) 데이터 포맷으로 광원 구동부(142)에 전송한다. 백라이트 콘트롤러(141)는 타이밍 콘트롤러(101) 내에 내장될 수 있다. 광원 구동부(142)는 백라이트 콘트롤러(141)로부터의 백라이트 제어 데이터에 응답하여 PWM 방식으로 백라이트 유닛(140)의 광원들을 점등 및 소등한다. The backlight controller 141 generates a pulse width modulation (PWM) signal according to the dimming signal DIM such that the backlight luminance is adjusted according to the global / local dimming signal DIM input from the host system 104 or the timing controller 101. The backlight control data including the duty ratio adjustment value of the data is transmitted to the light source driver 142 in the SPI (Serial Peripheral Interface) data format. The backlight controller 141 may be built in the timing controller 101. The light source driver 142 turns on and off the light sources of the backlight unit 140 in a PWM manner in response to the backlight control data from the backlight controller 141.

호스트 시스템(104)은 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 2D 영상 또는 3D 영상의 데이터와 타이밍신호들(Vsync, Hsync, DE, CLK)을 타이밍 콘트롤러(101)에 공급한다. 호스트 시스템(104)은 2D 모드에서 2D 영상을 타이밍 콘트롤러(101)에 공급하는 반면, 3D 모드에서 좌안 영상과 우안 영상을 포함한 3D 영상을 타이밍 콘트롤러(101)에 공급한다. 호스트 시스템(104) 또는 타이밍 콘트롤러(101)는 영상 데이터를 분석하여 그 분석 결과에 따라 표시영상의 콘트라스트 특성을 높이기 위하여 글로벌/로컬 디밍값을 산출하여 디밍신호(DIM)를 발생할 수 있다. The host system 104 may timing data and timing signals (Vsync, Hsync, DE, and CLK) of 2D or 3D video through an interface such as a low voltage differential signaling (LVDS) interface or a transition minimized differential signaling (TMDS) interface. Supply to the controller 101. The host system 104 supplies a 2D image to the timing controller 101 in the 2D mode, while supplying a 3D image including a left eye image and a right eye image in the 3D mode to the timing controller 101. The host system 104 or the timing controller 101 may generate a dimming signal DIM by analyzing the image data and calculating a global / local dimming value to increase the contrast characteristic of the display image according to the analysis result.

사용자는 호스트 시스템(104)에 접속된 사용자 입력장치(110)를 통해 2D 모드와 3D 모드를 선택할 수 있다. 사용자 입력장치(110)는 액정표시패널(100) 상에 부착되거나 내장된 터치 스크린, 온 스크린 디스플레이(On screen display, OSD), 키보드, 마우스, 리모트 콘트롤러(Remote controller) 등을 포함한다. 호스트 시스템(104)는 사용자 입력장치(110)를 통해 입력되는 사용자 데이터에 응답하여 2D 모드 동작과 3D 모드 동작을 전환한다. 호스트 시스템(104)은 입력 영상의 데이터에 인코딩된 2D/3D 식별 코드를 통해 2D 모드의 동작과 3D 모드의 동작을 전환할 수도 있다. The user may select a 2D mode and a 3D mode through the user input device 110 connected to the host system 104. The user input device 110 may include a touch screen attached to or embedded in the liquid crystal display panel 100, an on screen display (OSD), a keyboard, a mouse, a remote controller, and the like. The host system 104 switches between 2D mode operation and 3D mode operation in response to user data input through the user input device 110. The host system 104 may switch the operation of the 2D mode and the operation of the 3D mode through the 2D / 3D identification code encoded in the data of the input image.

호스트 시스템(104)은 3D 모드에서 도 2 및 도 3과 같이 셔터 안경(130)의 좌안 셔터(STL)와 우안 셔터(STR)를 교대로 개폐하기 위하여, 셔터 제어신호 송신부(120)로 통해 셔터 제어신호를 출력한다. 셔터 제어신호 송신부(120)는 유/무선 인터페이스를 통해 셔터 제어신호를 셔터 제어신호 수신부(121)에 전송한다. 셔터 제어신호 수신부(121)는 셔터 안경(130)에 내장되거나 별도의 모듈로 제작되어 셔터 안경(130)에 부착될 수 있다. The host system 104 is connected to the shutter control signal transmitter 120 in order to alternately open and close the left eye shutter ST L and the right eye shutter ST R of the shutter glasses 130 as shown in FIGS. 2 and 3 in the 3D mode. Through the shutter control signal is output. The shutter control signal transmitter 120 transmits a shutter control signal to the shutter control signal receiver 121 through a wired / wireless interface. The shutter control signal receiver 121 may be built in the shutter glasses 130 or manufactured as a separate module and attached to the shutter glasses 130.

셔터 안경(130)은 전기적으로 개별 제어되는 좌안 셔터(STL)와 우안 셔터(STR)를 포함한다. 좌안 셔터(STL)와 우안 셔터(STR) 각각은 제1 투명기판, 제1 투명기판 상에 형성된 제1 투명전극, 제2 투명기판, 제2 투명기판 상에 형성된 제2 투명전극, 제1 및 제2 투명기판 사이에 협지된 액정층을 포함한다. 제1 투명전극에는 기준전압이 공급되고 제2 투명전극에는 ON/OFF 전압이 공급된다. 좌안 셔터(STL)와 우안 셔터(STR) 각각은 제2 투명전극에 ON 전압이 공급될 때 액정표시패널(100)로부터의 빛을 투과시키는 반면, 제2 투명전극에 OFF 전압이 공급될 때 액정표시패널(100)로부터의 빛을 차단한다. The shutter glasses 130 include a left eye shutter ST L and a right eye shutter ST R that are electrically controlled separately. Each of the left eye shutter ST L and the right eye shutter ST R may include a first transparent substrate, a first transparent electrode formed on the first transparent substrate, a second transparent substrate, and a second transparent electrode formed on the second transparent substrate, And a liquid crystal layer sandwiched between the first and second transparent substrates. The reference voltage is supplied to the first transparent electrode and the ON / OFF voltage is supplied to the second transparent electrode. Each of the left eye shutter ST L and the right eye shutter ST R transmits light from the liquid crystal display panel 100 when the ON voltage is supplied to the second transparent electrode, while the OFF voltage is supplied to the second transparent electrode. When the light from the liquid crystal display panel 100 is blocked.

셔터 제어신호 수신부(121)는 유/무선 인터페이스를 통해 셔터 제어신호를 수신하고, 셔터 제어신호에 따라 셔터 안경(130)의 좌안 셔터(STL)와 우안 셔터(STR)를 교대로 개폐한다. 셔터 제어신호가 제1 논리값으로 셔터 제어신호 수신부(121)에 입력될 때, 좌안 셔터(STL)의 제2 투명전극에 ON 전압이 공급되는 반면에, 우안 셔터(STR)의 제2 투명전극에 OFF 전압이 공급된다. 셔터 제어신호가 제2 논리값으로 셔터 제어신호 수신부(121)에 입력될 때, 좌안 셔터(STL)의 제2 투명전극에 OFF 전압이 공급되는 반면에, 우안 셔터(STR)의 제2 투명전극에 ON 전압이 공급된다. 따라서, 셔터 안경(130)의 좌안 셔터(STL)는 셔터 제어신호가 제1 논리값으로 발생될 때 개방되고, 셔터 안경(130)의 우안 셔터(STR)는 셔터 제어신호가 제2 논리값으로 발생될 때 개방된다. The shutter control signal receiver 121 receives a shutter control signal through a wired / wireless interface and alternately opens and closes the left eye shutter ST L and the right eye shutter ST R of the shutter glasses 130 according to the shutter control signal. . When the shutter control signal is input to the shutter control signal receiver 121 as the first logic value, the ON voltage is supplied to the second transparent electrode of the left eye shutter ST L , while the second of the right eye shutter ST R is supplied. OFF voltage is supplied to the transparent electrode. When the shutter control signal is input to the shutter control signal receiver 121 as the second logic value, the OFF voltage is supplied to the second transparent electrode of the left eye shutter ST L , while the second of the right eye shutter ST R is supplied. The ON voltage is supplied to the transparent electrode. Accordingly, the left eye shutter ST L of the shutter eyeglasses 130 is opened when the shutter control signal is generated as the first logic value, and the right eye shutter ST R of the shutter eyeglasses 130 is the second logic of the shutter control signal. Open when generated by value.

도 8은 도 7에 도시된 데이터 구동회로(102)의 출력 회로와 액정표시패널의 픽셀 어레이 일부를 보여 주는 회로도이다. 도 9는 방전 시간을 제어하는 소스 출력 인에이블신호를 보여 주는 파형도이다. 도 10은 방전 시간을 제어하는 소스 출력 인에이블신호와 데이터 구동회로의 출력 전압을 보여 주는 파형도이다. FIG. 8 is a circuit diagram illustrating a portion of an output circuit of the data driving circuit 102 of FIG. 7 and a pixel array of the liquid crystal display panel. 9 is a waveform diagram illustrating a source output enable signal controlling a discharge time. FIG. 10 is a waveform diagram illustrating a source output enable signal for controlling a discharge time and an output voltage of a data driving circuit.

도 8 내지 도 10을 참조하면, 데이터 구동회로(102)의 출력 회로는 소스 출력 인에블신호(SOE)의 로우 로직값에 응답하여 출력 버퍼(BUF)를 통해 입력되는 정극성/부극성 데이터전압들(DATA1~DATA4)을 데이터라인들(D1~D4)로 출력한다. 또한, 데이터 구동회로(102)의 출력 회로는 소스 출력 인에이블신호(SOE)의 하이 로직 값에 응답하여 데이터라인들(D1~D4)을 서로 접속시켜 단락 회로를 구성함으로써 데이터라인들(D1~D4)의 전압을 평균화한다. 8 to 10, the output circuit of the data driving circuit 102 receives the positive / negative data input through the output buffer BUF in response to a low logic value of the source output enable signal SOE. The voltages DATA1 to DATA4 are output to the data lines D1 to D4. In addition, the output circuit of the data driving circuit 102 connects the data lines D1 to D4 to each other in response to a high logic value of the source output enable signal SOE to form a short circuit, thereby forming the data lines D1 to. The voltage of D4) is averaged.

데이터 구동회로(102)의 출력 회로는 출력 버퍼(BUF)와 데이터라인들(D1~D4)을 선택적으로 1:1로 접속시키는 제1 스위치들(SW1)과, 이웃하는 데이터라인들(D1~D4)을 선택적으로 접속시키는 제2 스위치들(SW2)을 포함한다. 제1 스위치들(SW1)은 소스 출력 인에이블신호(SOE)의 로우 로직값에 응답하여 출력 버퍼들(BUF)과 데이터라인들(D1~D4)을 연결하고, 소스 출력 인에이블 신호(SOE)가 하이 로직 값일 때 출력 버퍼들(BUF)과 데이터라인들(D1~D4) 사이의 전류 패스를 차단한다. 제2 스위치들(SW2)은 소스 출력 인에이블 신호(SOE)의 하이 로직 값에 응답하여 데이터라인들(D1~D4)을 연결하여 이웃하는 데이터라인들 간의 차지 쉐어링을 유도하고, 소스 출력 인에이블 신호(SOE)가 로우 로직 값일일 때 데이터라인들(D1~D4)을 전기적으로 분리시킨다. The output circuit of the data driving circuit 102 includes first switches SW1 for selectively connecting the output buffer BUF and the data lines D1 to D4 1: 1, and neighboring data lines D1 to. And second switches SW2 for selectively connecting D4). The first switches SW1 connect the output buffers BUF and the data lines D1 to D4 in response to a low logic value of the source output enable signal SOE, and the source output enable signal SOE. Is a high logic value to block the current path between the output buffers BUF and the data lines D1 to D4. The second switches SW2 connect the data lines D1 to D4 in response to a high logic value of the source output enable signal SOE to induce charge sharing between neighboring data lines, and enable source output. The data lines D1 to D4 are electrically separated when the signal SOE is at a low logic value.

데이터라인들의 차지 쉐어링은 소스 출력 인에이블신호(SOE)의 펄스 폭 기간이나 소스 출력 인에이블신호(SOE)가 하이 로직 전압일 때 발생된다. 데이터라인의 차지 쉐어링 동작 구간(CS) 동안, 게이트펄스에 의해 TFT들이 턴-온되면 액정셀들의 전압은 데이터라인들을 통해 방전되어 정극성 데이터전압과 부극성 데이터전압의 평균전압에 도달한다. 차지 쉐어링을 통해서 발생되는 평균전압은 공통전압(Vcom)과 유사한 전위를 가지며 액정셀들의 블랙 계조 전압이다. Charge sharing of the data lines occurs when the pulse width period of the source output enable signal SOE or the source output enable signal SOE is a high logic voltage. During the charge sharing operation period CS of the data line, when the TFTs are turned on by the gate pulse, the voltages of the liquid crystal cells are discharged through the data lines to reach the average voltages of the positive data voltage and the negative data voltage. The average voltage generated through the charge sharing has a potential similar to that of the common voltage Vcom and is a black gray voltage of the liquid crystal cells.

3D 모드에서 매 프레임 기간마다 방전 시간 동안, 도 9 및 도 10과 같이 소스 출력 인에이블신호(SOE)가 하이 로직 값을 유지하고 게이트라인들(G1)에 게이트펄스가 인가되면 액정셀들은 블랙 계조 전압까지 방전된다. 따라서, 소스 출력 인에이블 신호(SOE)가 하이 로직 유지 기간은 방전 시간으로서, 전술한 바와 같이 프레임 대표값들의 차이 또는 현재 프레임 대표값에 따라 가변될 수 있다. When the source output enable signal SOE maintains a high logic value and a gate pulse is applied to the gate lines G1 during the discharge time every frame period in the 3D mode, the liquid crystal cells are black gray. Discharge to voltage. Accordingly, the high logic holding period of the source output enable signal SOE is a discharge time, and as described above, may vary according to a difference between frame representative values or a current frame representative value.

본 발명은 액정셀들 각각에서 방전 시간을 충분히 늘리기 위하여, 이웃하는 게이트라인들에 공급되는 게이트펄스들을 도 11과 같이 중첩시킬 수 있다. 게이트펄스들을 중첩시키면, 게이트펄스의 펄스폭(W2)을 1 수평기간 이상으로 길게할 수 있다. 이에 비하여, 좌/우안 영상의 데이터 어드레스 기간(T1, T2) 동안, 게이트펄스의 펄스폭(W1)은 비중첩되고, 대략 1 수평기간으로 설정된다. 이러한 게이트펄스의 펄스폭(W1, W2)과 중첩 또는 비중첩은 타이밍 콘트롤러(101)에 의해 발생되는 게이트 타이밍 제어신호들에 의해 제어될 수 있다.In the present invention, in order to sufficiently increase the discharge time in each of the liquid crystal cells, gate pulses supplied to neighboring gate lines may be overlapped as shown in FIG. 11. By superimposing the gate pulses, the pulse width W2 of the gate pulses can be made longer than one horizontal period. In contrast, during the data address periods T1 and T2 of the left and right eye images, the pulse width W1 of the gate pulse is non-overlapping and is set to approximately one horizontal period. The overlapping or non-overlapping of the pulse widths W1 and W2 of the gate pulses may be controlled by gate timing control signals generated by the timing controller 101.

도 12는 연속되는 3 프레임 기간에서 프레임 대표값에 따라 가변되는 방전 시간과 액정표시패널에서 1 프레임 기간 내에서의 계조 변화를 보여 주는 도면이다. FIG. 12 is a view showing discharge time varying according to a frame representative value in three consecutive frame periods and gray level change within one frame period in a liquid crystal display panel.

도 12를 참조하면, 제N-1 프레임 기간의 프레임 대표값이 화이트 계조값 'G255'이면 제N-1 프레임 기간의 방전 시간은 최대가 된다. 제N-1 프레임 기간의 좌/우안 영상의 어드레스기간(T1, T2) 동안 계조값 'G255'을 충전한 액정셀들의 계조는 'G255'로부터 제N-1 프레임 기간의 방전 시간 내에 블랙 계조 'G0'에 도달한다. Referring to FIG. 12, when the frame representative value of the N-th frame period is the white gray value 'G255', the discharge time of the N-th frame period is maximized. The gray level of the liquid crystal cells charged with the gray scale value 'G255' during the address periods T1 and T2 of the left / right eye image of the N-1th frame period is black gray within the discharge time of the N-1th frame period from 'G255'. G0 'is reached.

제N 프레임 기간의 프레임 대표값이 계조값 'G191'이면 제N 프레임 기간의 방전 시간은 제N-1 프레임 기간의 그 것보다 작게 설정된다. 제N 프레임 기간의 좌/우안 영상의 어드레스기간(T1, T2) 동안 계조값 '191'을 충전한 액정셀들의 계조는 계조값 'G191'로부터 제N 프레임 기간의 방전 시간 내에 블랙 계조 'G0'에 도달한다. If the frame representative value of the Nth frame period is the gray scale value 'G191', the discharge time of the Nth frame period is set smaller than that of the Nth frame period. The gray level of the liquid crystal cells charged with the gray value '191' during the address periods T1 and T2 of the left / right eye image of the Nth frame period is black from the gray level 'G191' within the discharge time of the Nth frame period. To reach.

제N+1 프레임 기간의 프레임 대표값이 계조값 'G127'이면 제N+1 프레임 기간의 방전 시간은 제N-1 프레임 기간의 그 것보다 작게 설정된다. 제N+1 프레임 기간의 좌/우안 영상의 어드레스기간(T1, T2) 동안 계조값 'G127'을 충전한 액정셀들의 계조는 계조값 'G191'로부터 제N+1 프레임 기간의 방전 시간 내에 블랙 계조 'G0'에 도달한다. If the frame representative value of the N + 1th frame period is the gray scale value 'G127', the discharge time of the N + 1th frame period is set smaller than that of the N-1th frame period. The gray level of the liquid crystal cells charged with the gray value 'G127' during the address periods T1 and T2 of the left / right eye image of the N + 1th frame period is black within the discharge time of the N + 1th frame period from the gray value 'G191'. The gray level 'G0' is reached.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the present invention should not be limited to the details described in the detailed description, but should be defined by the claims.

100 : 표시패널 101 : 타이밍 콘트롤러
102 : 데이터 구동회로 103 : 게이트 구동회로
104 : 호스트 시스템 130 : 셔터 안경
140 : 백라이트 유닛 141 : 백라이트 콘트롤러
142 : 광원 구동부100: display panel 101: timing controller
102: data driving circuit 103: gate driving circuit
104: host system 130: shutter glasses
140: backlight unit 141: backlight controller
142: light source driving unit

Claims (22)

데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 액정셀들을 포함하는 액정표시패널;
소스 출력 인에이블신호의 하이 로직 값에 응답하여 상기 데이터라인들에 데이터전압을 공급하고 상기 소스 출력 인에이블신호의 로우 로직 값에 응답하여 상기 데이터라인들을 단락시켜 차지 쉐어링을 실시하는 데이터 구동회로;
상기 데이터전압에 동기되는 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로;
히스토그램의 분석을 통해 현재 입력되는 영상의 현재 프레임 대표값을 선정하고 그 현재 프레임 대표값과 이전 프레임 대표값의 차이에 따라 가변되는 방전 시간 정보를 출력하는 프레임 대표값 결정부; 및
상기 방전 시간 정보에 기초하여 1 프레임 기간 내에서 방전 시간을 가변하고 상기 방전 시간 동안 상기 소스 출력 인에이블신호를 하이 논리값으로 유지하고 상기 방전 시간 동안 상기 게이트펄스가 출력되도록 상기 게이트 구동회로를 제어하는 타이밍 콘트롤러를 포함하는 것을 특징으로 하는 입체 영상 표시장치.
A liquid crystal display panel including data lines, gate lines crossing the data lines, and liquid crystal cells disposed in a matrix form;
A data driving circuit configured to supply a data voltage to the data lines in response to a high logic value of a source output enable signal and to perform charge sharing by shorting the data lines in response to a low logic value of the source output enable signal;
A gate driving circuit which sequentially supplies gate pulses synchronized with the data voltage to the gate lines;
A frame representative value determiner which selects a current frame representative value of a currently input image through analysis of a histogram and outputs discharge time information that is varied according to a difference between the current frame representative value and a previous frame representative value; And
The gate driving circuit is controlled to vary the discharge time within one frame period based on the discharge time information, to maintain the source output enable signal at a high logic value during the discharge time, and to output the gate pulse during the discharge time. And a timing controller.
제 1 항에 있어서,
상기 현재 프레임 대표값과 상기 이전 프레임 대표값 각각은,
히스토그램 분석 결과에서 픽셀 데이터 개수가 가장 많은 계조값인 것을 특징으로 하는 입체 영상 표시장치.
The method of claim 1,
Each of the current frame representative value and the previous frame representative value,
3. The stereoscopic image display device of claim 1, wherein the number of pixel data is the highest gray value in the histogram analysis result.
제 2 항에 있어서,
상기 현재 프레임 대표값이 상기 이전 프레임 대표값 보다 높으면 상기 방전 시간을 이전 프레임 기간의 방전 시간보다 더 길게 하는 것을 특징으로 하는 입체 영상 표시장치.
The method of claim 2,
And when the current frame representative value is higher than the previous frame representative value, the discharge time is longer than the discharge time of the previous frame period.
제 2 항에 있어서,
상기 현재 프레임 대표값이 상기 이전 프레임 대표값 보다 낮으면 상기 방전 시간을 이전 프레임 기간의 방전 시간보다 더 짧게 하는 것을 특징으로 하는 입체 영상 표시장치.
The method of claim 2,
And when the current frame representative value is lower than the previous frame representative value, the discharge time is shorter than the discharge time of the previous frame period.
제 1 항에 있어서,
상기 히스토그램의 계조별 픽셀 데이터 개수가 고르게 분산된 경우에 상기 방전 시간은 이전 프레임 기간의 방전 시간과 동일하게 설정되는 것을 특징으로 하는 입체 영상 표시장치.
The method of claim 1,
And when the number of pixel data for each gray level of the histogram is evenly distributed, the discharge time is set to be equal to the discharge time of the previous frame period.
제 1 항에 있어서,
상기 방전 시간은 1/2 프레임 기간보다 길고 상기 1 프레임 기간 보다 짧은 시간 내에서 가변되는 것을 특징으로 하는 입체 영상 표시장치.
The method of claim 1,
And the discharge time is longer than a half frame period and variable within a time shorter than the one frame period.
데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 액정셀들을 포함하는 액정표시패널;
소스 출력 인에이블신호의 하이 로직 값에 응답하여 상기 데이터라인들에 데이터전압을 공급하고 상기 소스 출력 인에이블신호의 로우 로직 값에 응답하여 상기 데이터라인들을 단락시켜 차지 쉐어링을 실시하는 데이터 구동회로;
상기 데이터전압에 동기되는 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로;
히스토그램의 분석을 통해 현재 입력되는 영상의 프레임 대표값을 선정하고 그 프레임 대표값에 따라 가변되는 방전 시간 정보를 출력하는 프레임 대표값 결정부; 및
상기 방전 시간 정보에 기초하여 1 프레임 기간 내에서 방전 시간을 가변하고 상기 방전 시간 동안 상기 소스 출력 인에이블신호를 하이 논리값으로 유지하고 상기 방전 시간 동안 상기 게이트펄스가 출력되도록 상기 게이트 구동회로를 제어하는 타이밍 콘트롤러를 포함하는 것을 특징으로 하는 입체 영상 표시장치.
A liquid crystal display panel including data lines, gate lines crossing the data lines, and liquid crystal cells disposed in a matrix form;
A data driving circuit configured to supply a data voltage to the data lines in response to a high logic value of a source output enable signal and to perform charge sharing by shorting the data lines in response to a low logic value of the source output enable signal;
A gate driving circuit which sequentially supplies gate pulses synchronized with the data voltage to the gate lines;
A frame representative value determiner which selects a frame representative value of the currently input image through analysis of the histogram and outputs discharge time information that is variable according to the frame representative value; And
The gate driving circuit is controlled to vary the discharge time within one frame period based on the discharge time information, to maintain the source output enable signal at a high logic value during the discharge time, and to output the gate pulse during the discharge time. And a timing controller.
제 7 항에 있어서,
상기 프레임 대표값은,
히스토그램 분석 결과에서 픽셀 데이터 개수가 가장 많은 계조값인 것을 특징으로 하는 입체 영상 표시장치.
The method of claim 7, wherein
The frame representative value is,
3. The stereoscopic image display device of claim 1, wherein the number of pixel data is the highest gray value in the histogram analysis result.
제 8 항에 있어서,
상기 프레임 대표값이 화이트 계조값일 때의 상기 방전 시간은 상기 프레임 대표값이 중간 계조값일 때의 상기 방전 시간보다 길고,
상기 프레임 대표값이 상기 중간 계조값일 때의 상기 방전 시간은 상기 프레임 대표값이 하위 계조값일 때의 상기 방전 시간보다 긴 것을 특징으로 하는 입체 영상 표시장치.
The method of claim 8,
The discharge time when the frame representative value is a white gray value is longer than the discharge time when the frame representative value is a middle gray value,
And wherein the discharge time when the frame representative value is the intermediate gray scale value is longer than the discharge time when the frame representative value is a lower gray scale value.
제 7 항에 있어서,
상기 히스토그램의 계조별 픽셀 데이터 개수가 고르게 분산된 경우에 상기 방전 시간은 이전 프레임 기간의 방전 시간과 동일하게 설정되는 것을 특징으로 하는 입체 영상 표시장치.
The method of claim 7, wherein
And when the number of pixel data for each gray level of the histogram is evenly distributed, the discharge time is set to be equal to the discharge time of the previous frame period.
제 7 항에 있어서,
상기 방전 시간은 1/2 프레임 기간보다 길고 상기 1 프레임 기간 보다 짧은 시간 내에서 가변되는 것을 특징으로 하는 입체 영상 표시장치.
The method of claim 7, wherein
And the discharge time is longer than a half frame period and variable within a time shorter than the one frame period.
히스토그램의 분석을 통해 현재 입력되는 영상의 현재 프레임 대표값을 선정하고 그 현재 프레임 대표값과 이전 프레임 대표값의 차이에 따라 방전 시간을 가변하는 단계; 및
상기 방전 시간 동안 상기 소스 출력 인에이블신호를 하이 논리값으로 유지하여 액정표시패널의 데이터라인들이 단락되는 차지 쉐어링을 유지시키고 상기 액정표시패널의 게이트라인들에 게이트펄스를 순차적으로 공급하는 단계를 포함하는 것을 특징으로 하는 입체 영상 표시장치의 픽셀 방전 시간 제어 방법.
Selecting a current frame representative value of the currently input image through analysis of the histogram and varying a discharge time according to a difference between the current frame representative value and a previous frame representative value; And
Maintaining a charge sharing in which data lines of the liquid crystal display panel are shorted by maintaining the source output enable signal at a high logic value during the discharge time, and sequentially supplying gate pulses to gate lines of the liquid crystal display panel. And a pixel discharge time control method of a stereoscopic image display device.
제 12 항에 있어서,
상기 현재 프레임 대표값과 상기 이전 프레임 대표값 각각은,
히스토그램 분석 결과에서 픽셀 데이터 개수가 가장 많은 계조값인 것을 특징으로 하는 입체 영상 표시장치의 픽셀 방전 시간 제어 방법.
The method of claim 12,
Each of the current frame representative value and the previous frame representative value,
The method of controlling the pixel discharge time of a stereoscopic image display device, characterized in that the number of pixel data is the highest gray level value in the histogram analysis result.
제 13 항에 있어서,
상기 현재 프레임 대표값이 상기 이전 프레임 대표값 보다 높으면 상기 방전 시간을 이전 프레임 기간의 방전 시간보다 더 길게 하는 것을 특징으로 하는 입체 영상 표시장치의 픽셀 방전 시간 제어 방법.
The method of claim 13,
And if the current frame representative value is higher than the previous frame representative value, the discharge time is longer than the discharge time of the previous frame period.
제 13 항에 있어서,
상기 현재 프레임 대표값이 상기 이전 프레임 대표값 보다 낮으면 상기 방전 시간을 이전 프레임 기간의 방전 시간보다 더 짧게 하는 것을 특징으로 하는 입체 영상 표시장치의 픽셀 방전 시간 제어 방법.
The method of claim 13,
And if the current frame representative value is lower than the previous frame representative value, the discharge time is shorter than the discharge time of the previous frame period.
제 12 항에 있어서,
상기 히스토그램의 계조별 픽셀 데이터 개수가 고르게 분산된 경우에 상기 방전 시간은 이전 프레임 기간의 방전 시간과 동일하게 설정되는 것을 특징으로 하는 입체 영상 표시장치의 픽셀 방전 시간 제어 방법.
The method of claim 12,
And wherein the discharge time is set equal to the discharge time of a previous frame period when the number of pixel data for each gray level of the histogram is evenly distributed.
제 12 항에 있어서,
상기 방전 시간은 1/2 프레임 기간보다 길고 상기 1 프레임 기간 보다 짧은 시간 내에서 가변되는 것을 특징으로 하는 입체 영상 표시장치의 픽셀 방전 시간 제어 방법.
The method of claim 12,
And the discharge time is longer than a 1/2 frame period and variable within a time shorter than the one frame period.
히스토그램의 분석을 통해 현재 입력되는 영상의 프레임 대표값을 선정하고 그 프레임 대표값에 따라 방전 시간을 가변하는 단계; 및
상기 방전 시간 동안 상기 소스 출력 인에이블신호를 하이 논리값으로 유지하여 액정표시패널의 데이터라인들이 단락되는 차지 쉐어링을 유지시키고 상기 액정표시패널의 게이트라인들에 게이트펄스를 순차적으로 공급하는 단계를 포함하는 것을 특징으로 하는 입체 영상 표시장치의 픽셀 방전 시간 제어 방법.
Selecting a frame representative value of an image currently input through analysis of a histogram and varying a discharge time according to the frame representative value; And
Maintaining a charge sharing in which data lines of the liquid crystal display panel are shorted by maintaining the source output enable signal at a high logic value during the discharge time, and sequentially supplying gate pulses to gate lines of the liquid crystal display panel. And a pixel discharge time control method of a stereoscopic image display device.
제 18 항에 있어서,
상기 프레임 대표값은,
히스토그램 분석 결과에서 픽셀 데이터 개수가 가장 많은 계조값인 것을 특징으로 하는 입체 영상 표시장치의 픽셀 방전 시간 제어 방법.
The method of claim 18,
The frame representative value is,
The method of controlling the pixel discharge time of a stereoscopic image display device, characterized in that the number of pixel data is the highest gray level value in the histogram analysis result.
제 19 항에 있어서,
상기 프레임 대표값이 화이트 계조값일 때의 상기 방전 시간은 상기 프레임 대표값이 중간 계조값일 때의 상기 방전 시간보다 길고,
상기 프레임 대표값이 상기 중간 계조값일 때의 상기 방전 시간은 상기 프레임 대표값이 하위 계조값일 때의 상기 방전 시간보다 긴 것을 특징으로 하는 입체 영상 표시장치의 픽셀 방전 시간 제어 방법.
The method of claim 19,
The discharge time when the frame representative value is a white gray value is longer than the discharge time when the frame representative value is a middle gray value,
And the discharge time when the frame representative value is the half gray level is longer than the discharge time when the frame representative value is a low gray scale value.
제 18 항에 있어서,
상기 히스토그램의 계조별 픽셀 데이터 개수가 고르게 분산된 경우에 상기 방전 시간은 이전 프레임 기간의 방전 시간과 동일하게 설정되는 것을 특징으로 하는 입체 영상 표시장치의 픽셀 방전 시간 제어 방법.
The method of claim 18,
And wherein the discharge time is set equal to the discharge time of a previous frame period when the number of pixel data for each gray level of the histogram is evenly distributed.
제 18 항에 있어서,
상기 방전 시간은 1/2 프레임 기간보다 길고 상기 1 프레임 기간 보다 짧은 시간 내에서 가변되는 것을 특징으로 하는 입체 영상 표시장치의 픽셀 방전 시간 제어 방법.The method of claim 18,
And the discharge time is longer than a 1/2 frame period and variable within a time shorter than the one frame period.
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