KR20120075046A - 박막 트랜지스터 어레이 기판 및 이의 제조 방법 - Google Patents
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Abstract
박막 트랜지스터 어레이 기판은, 제1 도전막과 금속막을 포함하는 다수의 게이트 라인; 각 게이트 라인과의 교차에 의해 화소 영역을 정의하는 다수의 데이터 라인; 각 게이트 라인과 각 데이터 라인에 연결된 다수의 박막 트랜지스터; 각 박막 트랜지스터에 연결되고, 제1 도전막을 포함하는 다수의 화소 전극; 데이터 라인과 박막 트랜지스터 상에 콘택홀을 포함하는 보호막; 콘택홀을 통해 화소 전극과 박막 트랜지스터의 드레인 전극을 연결하기 위한 콘택 전극; 및 각 화소 영역의 보호막 상에 콘택 전극과 동일 층에 형성된 다수의 공통 전극을 포함한다.
Description
실시예는 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것이다.
정보를 표시하기 위한 표시 장치가 활발히 개발되고 있다. 예컨대, 표시 장치는 액정표시장치, 플라즈마표시장치, 전계발광표시장치 또는 전계방출표시장치를 포함할 수 있다. 이러한 표시장치는 CRT에 비해 가볍고 대화면 구현이 가능하고 두께가 얇은 장점을 가진다.
이 중에서 액정표시장치는 동화상 표시가 우수하고 높은 콘트라스트비를 가지므로, 노트북, 모니터, 텔레비전 및 네비게이션에 널리 사용되고 있다.
액정표시장치는 박막 트랜지스터가 배열된 박막 트랜지스터 어레이 기판, 컬러 필터가 배열된 컬러 필터 어레이 기판 및 이들 기판들 사이에 개재된 액정층을 포함한다.
도 1은 종래의 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 2는 도 1의 박막 트랜지스터 어레이 기판을 I-I' 라인을 따라 절단한 단면도이다.
도 1 및 도 2에 도시한 바와 같이, 게이트 라인(102)과 데이터 라인(121)이 교차하여 화소 영역을 정의하고, 게이트 라인(102)과 데이터 라인(121)에 박막 트랜지스터(122)가 전기적으로 연결된다.
박막 트랜지스터(122)는 게이트 전극(107), 반도체층(117), 소스 전극(123) 및 드레인 전극(125)에 의해 형성된다.
반도체층(117)은 활성층(113)과 오믹 콘택층(115)을 포함한다.
게이트 전극(107) 상에 게이트 절연막(111)이 형성된다.
화소 영역에는 박막 트랜지스터(122)와 전기적으로 연결된 화소 전극(109)이 형성된다.
게이트 라인(102)과 게이트 전극(107)은 도전막(103)과 금속막(105)을 포함하고, 화소 전극(109)은 도전막을 포함한다.
보호막(127)이 형성되고, 콘택홀(129)이 형성된다.
보호막(127) 상에 콘택 전극(131)과 다수의 공통 전극 바들(133a, 13b, 133c, 133d)을 포함하는 공통 전극(133)이 형성된다.
콘택 전극(131)은 콘택홀(129)을 통해 박막 트랜지스터(122)의 드레인 전극(125)과 화소 전극(109)을 연결시킨다.
콘택 전극(131)과 공통 전극(133)은 동일층에 형성된다.
콘택 전극(131)과 공통 전극(133)은 쇼트되지 않아야 하므로, 콘택 전극(131)과 공통 전극(133)이 쇼트되지 않기 위한 최소의 거리인 쇼트 마진이 확보되어야 하고, 콘택 전극(131)을 형성시 마스크의 어라인에 의한 최최대 시프트 거리인 오버레이 마진이 확보되어야 한다.
따라서, 종래의 박막 트랜지스터 어레이 기판은 오버레이 마진과 쇼트 마진이 확보되어야 하므로, 공통 전극(133), 즉 공통 전극 바들(133a, 133b, 133c, 133d)이 콘택홀(129)에 보다 더 가까이 근접하여 형성할 수 없으므로, 개구율을 확보하는데에 한계가 있다.
한편, 콘택 전극(131)을 형성하기 위한 습식 식각 공정시 습식 식각 용액에 의해 콘택홀(129)에 노출된 화소 전극(109)에 식각되든지 부식되어, 화소 전극의 불량이 야기될 수 있다.
실시예는 개구율을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 이의 제조 방법을 제공한다.
실시예는 화소 전극의 불량을 방지할 수 있는 박막 트랜지스터 어레이 기판 및 이의 제조 방법을 제공한다.
실시예는 오버레이 마진을 최소화할 수 있는 박막 트랜지스터 어레이 기판 및 이의 제조 방법을 제공한다.
실시예에 따르면, 박막 트랜지스터 어레이 기판은, 제1 도전막과 금속막을 포함하는 다수의 게이트 라인; 상기 각 게이트 라인과의 교차에 의해 화소 영역을 정의하는 다수의 데이터 라인; 상기 각 게이트 라인과 상기 각 데이터 라인에 연결된 다수의 박막 트랜지스터; 상기 각 박막 트랜지스터에 연결되고, 상기 제1 도전막을 포함하는 다수의 화소 전극; 상기 데이터 라인과 상기 박막 트랜지스터 상에 콘택홀을 포함하는 보호막; 상기 콘택홀을 통해 상기 화소 전극과 상기 박막 트랜지스터의 드레인 전극을 연결하기 위한 콘택 전극; 및 상기 각 화소 영역의 상기 보호막 상에 상기 콘택 전극과 동일 층에 형성된 다수의 공통 전극을 포함한다.
실시예에 따르면, 박막 트랜지스터의 어레이 기판의 제조 방법은, 기판 상에 도전막과 금속막 중 적어도 하나를 포함하는 게이트 라인, 게이트 전극, 스토퍼 및 화소 전극을 포함하는 제1 패턴 그룹을 형성하는 단계; 상기 제1 패턴 그룹을 포함하는 상기 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 반도체층과 데이터 라인, 소스 전극, 드레인 전극 및 완충 바를 포함하는 제2 패턴 그룹을 형성하는 단계; 상기 제2 패턴 그룹을 포함하는 상기 기판 상에 콘택홀을 포함하는 보호막을 형성하는 단계; 및 상기 보호막 상에 콘택 전극과 공통 전극을 포함하는 제3 패턴 그룹을 형성하는 단계를 포함한다.
실시예는 개구율을 향상시킬 수 있다.
실시예는 화소 전극의 불량을 방지할 수 있다.
실시예는 오버레이 마진을 최소화할 수 있다.
도 1은 종래의 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 2는 도 1의 박막 트랜지스터 어레이 기판을 I-I' 라인을 따라 절단한 단면도이다.
도 3은 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 4는 도 3의 박막 트랜지스터 어레이 기판을 K-K' 라인을 따라 절단한 단면도이다.
도 5a 내지 도 5d는 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 단면도이다.
도 6a 내지 도 6e는 도 5a의 제1 패턴 그룹을 형성하는 공정을 도시한 단면도이다.
도 7a 내지 도 7e는 도 5b의 반도체층 및 제2 패턴 그룹을 형성하는 공정을 도시한 단면도이다.
도 8a 내지 도 8c는 도 5d의 제3 패턴 그룹을 형성하는 공정을 도시한 단면도이다.
도 2는 도 1의 박막 트랜지스터 어레이 기판을 I-I' 라인을 따라 절단한 단면도이다.
도 3은 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
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도 5a 내지 도 5d는 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 단면도이다.
도 6a 내지 도 6e는 도 5a의 제1 패턴 그룹을 형성하는 공정을 도시한 단면도이다.
도 7a 내지 도 7e는 도 5b의 반도체층 및 제2 패턴 그룹을 형성하는 공정을 도시한 단면도이다.
도 8a 내지 도 8c는 도 5d의 제3 패턴 그룹을 형성하는 공정을 도시한 단면도이다.
이하 첨부된 도면들을 참고하여 실시예를 상세히 설명한다.
도 3은 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 4는 도 3의 박막 트랜지스터 어레이 기판을 K-K' 라인을 따라 절단한 단면도이다.
도 3을 참고하면, 제1 방향(가로 방향)을 따라 게이트 라인(2)이 형성되고, 제2 방향(세로 방향), 즉 상기 게이트 라인(2)에 교차하는 방향을 따라 데이터 라인(21)이 형성된다.
상기 게이트 라인(2)과 상기 데이터 라인(21)의 교차에 의해 화소 영역이 정의된다.
상기 화소 영역의 상기 게이트 라인(2)과 상기 데이터 라인(21)에 박막 트랜지스터(22)가 전기적으로 연결된다.
상기 박막 트랜지스터(22)는 게이트 전극(7), 반도체층(17), 소스 전극(23) 및 드레인 전극(25)에 의해 형성된다.
상기 게이트 라인(2)은 상기 박막 트랜지스터(22)의 게이트 전극(7)에 전기적으로 연결되고, 상기 데이터 라인(21)은 상기 박막 트랜지스터(22)의 소스 전극(23)에 전기적으로 연결될 수 있다.
상기 게이트 전극(7)은 상기 게이트 라인(2)으로부터 돌출 형성되고, 상기 소스 전극(23)은 상기 데이터 라인(21)으로부터 돌출 형성될 수 있다.
상기 드레인 전극(25)과 이격되어 완충 바(26)가 형성된다. 상기 완층 바(26)는 적어도 활성층(13), 오믹 콘택층(15) 및 금속 패턴을 포함할 수 있다. 상기 금속 패턴은 상기 드레인 전극(25)과 동일 물질로 동일 층에 형성될 수 있다. 상기 완충 바(26)는 드레인 전극(25) 측과 동일 층들을 포함하여 동일 높이가 되도록 하여, 콘택 전극(31)의 형성을 위한 감광막을 노광할 때 감광막이 콘택홀(29)을 많이 벗어나도록 형성되는 것을 방지한다. 만일 완충 바(26)가 형성되지 않는 경우, 드레인 전극 층에 비해 완충 바 형성 영역은 상대적으로 낮은 높이를 갖게 되고, 드레인 전극과 완충 바 사이의 콘택홀에 콘택 전극을 위한 감광막을 형성할 때 감광막이 콘택홀을 많이 벗어나 보호막 상에 형성되게 되어 결과적으로 콘택 전극이 콘택홀을 많이 벗어나도록 형성되고, 이러한 콘택 전극과의 쇼트 마진으로 인해 공통 전극 바들은 더욱 더 콘택홀과 멀어지게 되므로, 개구율이 상당히 작아지게 된다.
상기 게이트 라인(2)과 상기 게이트 전극(7)은 투명한 도전 물질로 이루어진 도전 패턴(3)과 금속 물질로 이루어진 금속 패턴(5)을 포함할 수 있다.
상기 도전 패턴은 ITO, IZO 및 ITZO 중 하나를 포함하는 투명한 도전 물질로 형성될 수 있다. 상기 금속 패턴은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 불투명한 금속 물질로 형성될 수 있다.
상기 화소 영역에는 상기 박막 트랜지스터(22)의 드레인 전극(25)과 전기적으로 연결된 화소 전극(9)이 형성될 수 있다. 상기 화소 전극(9)은 상기 도전 패턴(3)과 동일한 투명한 도전 물질로 형성될 수 있다. 상기 도전 물질은 ITO, IZO 및 ITZO 중 하나일 수 있다.
상기 화소 전극(9)은 상기 게이트 라인(2)의 도전 패턴(3)과 동일 층에 형성될 수 있다.
다시 말해, 상기 게이트 라인(2)의 도전 패턴(3)과 상기 화소 전극(9)은 동일 물질로 동일 층에 형성될 수 있다.
상기 드레인 전극(25)과 상기 완충 바(26) 사이에 콘택홀(29)이 형성될 수 있다. 상기 콘택홀(29)에 의해 상기 드레인 전극(25)과 상기 완충 바(26)의 일부 영역들이 노출될 수 있다.
상기 드레인 전극(25)과 상기 완충 바(26) 사이의 콘택홀(29)에 대응하여 스토퍼(8)가 형성될 수 있다.
상기 스토퍼(8)는 상기 게이트 라인(2)과 동일 물질로 동일 층에 형성될 수 있다. 즉, 상기 스토퍼(8)는 도전 패턴(3)과 금속 패턴(5)을 포함할 수 있다. 이러한 경우, 상기 스토퍼(8)의 도전 패턴(3)은 상기 화소 전극(9)로부터 연장 형성될 수 있다.
또는 상기 스토퍼(8)는 상기 화소 전극(9)이 상기 드레인 전극(25)과 상기 완충 바(26) 사이의 콘택홀(29)에 대응하는 영역까지 형성되고, 상기 드레인 전극(25)과 상기 완충 바(26) 사이의 콘택홀(29)에 대응하는 상기 화소 전극(9) 상에 형성될 수 있다. 이러한 경우, 상기 스토퍼(8)는 상기 게이트 라인(2)의 금속 패턴(5)과 동일 물질로 동일 층에 형성될 수 있다.
상기 스토퍼(8)는 상기 콘택 전극(31)의 형성을 위해 습식 식각 공정을 수행할 때 습식 식각 용액이 콘택홀(29)에 의해 노출된 화소 전극을 식각하거나 부식시키는 것을 방지하기 위해 형성될 수 있다. 이를 위해 상기 스토퍼(8)는 적어도 상기 콘택홀(29)보다 넓은 사이즈를 가질 수 있다. 아울러, 상기 콘택홀(29)에 의해 상기 화소 전극(9)은 노출되지 않고 상기 스토퍼(8)만 노출되게 된다. 따라서, 상기 습식 식각 용액에 의한 식각 공정이 수행되더라도 상기 습식 식각 용액이 콘택홀(29)을 통해 스토퍼(8)만 접촉하고 상기 화소 전극(9)에는 접촉되지 않게 되므로, 상기 화소 전극(9)의 불량을 방지할 수 있다.
상기 드레인 전극(25)을 상기 화소 전극(9) 상의 상기 스토퍼(8)와 전기적으로 연결시키기 위한 콘택 전극(31)이 상기 콘택홀(29)에 형성될 수 있다. 상기 콘택 전극(31)은 콘택홀(29) 내에서 적어도 상기 드레인 전극(25)으로부터 상기 스토퍼(8) 및 상기 완충 바(26) 중 하나로 연장 형성될 수 있다. 즉, 상기 콘택 전극(31)은 상기 콘택홀(29) 내에서 적어도 상기 드레인 전극(25)으로부터 상기 스토퍼(8)로 연장 형성될 수 있다. 또는 상기 콘택 전극(31)은 상기 콘택홀(29) 내에서 적어도 상기 드레인 전극(25)으로부터 상기 완충 바(26)로 연장 형성될 수 있다.
상기 콘택 전극(31)과 동일 물질로 동일 층에 다수의 공통 전극 바들(33a, 33b, 33c, 33d)을 포함하는 공통 전극(33)이 형성될 수 있다.
오버레이 마진에 의해 상기 콘택 전극(31)은 상기 스토퍼(8) 상이나 상기 완충 바(26) 상에 형성될 수 있다. 따라서, 상기 콘택 전극(31)은 상기 완충 바(26)를 벗어나서 상기 콘택홀(29) 이외의 영역으로 형성되지 않는다.
상기 공통 전극 바들(33a, 33b, 33c, 33d) 중 상기 콘택홀(29)에 근접하여 형성된 공통 전극 바들(33a)은 상기 콘택홀(29) 내에 형성된 상기 콘택 전극(31)으로부터 쇼트 마진의 거리를 두고 형성될 수 있다.
따라서, 상기 공통 전극 바들(33a, 33b, 33c, 33d)은 상기 콘택홀(29)에 최대한 근접하여 형성될 수 있기 때문에, 개구율이 최대한 향상될 수 있다.
제1 방향의 화소 영역들의 공통 전극들(33)은 동일 물질로 동일 층에 형성된 공통 연결 전극(35)에 의해 전기적으로 연결될 수 있다.
도 4를 참고하면, 기판(1) 상에 게이트 라인(2), 게이트 전극(7), 스토퍼(8) 및 화소 전극(9)을 포함하는 제1 패턴 그룹을 형성한다.
상기 게이트 전극(7)은 상기 게이트 라인(2)으로부터 돌출 형성될 수 있다.
상기 게이트 라인(2)과 상기 게이트 전극(7)은 도전 패턴(3)과 금속 패턴(5)의 2중층을 포함할 수 있다. 상기 도전 패턴(3)은 ITO, IZO 및 ITZO 중 하나를 포함하는 투명한 도전 물질일 수 있다. 상기 금속 패턴(5)은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 금속 물질일 수 있다.
상기 스토퍼(8)는 상기 도전 패턴(3)과 상기 금속 패턴(5)의 2중층으로 형성되고, 상기 화소 전극(9)은 상기 도전 패턴(3)으로 형성될 수 있다. 상기 스토퍼(8)의 도전 패턴(3)은 상기 화소 전극(9)으로부터 연장 형성될 수 있다.
또는 상기 스토퍼(8)는 상기 화소 전극(9) 상에 형성될 수 있다. 즉, 상기 화소 전극(9)은 상기 도전 패턴(3)으로 형성되고, 상기 스토퍼(8)는 상기 금속 패턴(5)으로 형성되고 상기 화소 전극(9) 상에 형성될 수 있다.
상기 제1 패턴 그룹을 포함하는 기판(1) 상에 게이트 절연막(11)을 형성한다.
상기 게이트 절연막(11) 상에 반도체층(17)과 데이터 라인(21), 소스 전극(23), 드레인 전극(25) 및 완충 바(26)를 포함하는 제2 패턴 그룹을 형성한다.
상기 반도체층(17)은 활성층(13)과 오믹 콘택층(15)을 포함할 수 있다.
상기 데이터 라인(21)은 상기 게이트 라인(2)과 교차하도록 형성될 수 있다. 상기 게이트 라인(2)과 상기 데이터 라인(21)의 교차에 의해 화소 영역이 정의될 수 있다.
상기 화소 영역에 상기 화소 전극(9)이 편평한 면 형상으로 형성될 수 있다.
상기 소스 전극(23)은 상기 데이터 라인(21)으로부터 돌출 형성될 수 있다.
상기 데이터 라인(21), 상기 소스 전극(23) 및 상기 드레인 전극(25)은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 금속 물질일 수 있다.
상기 게이트 전극(7), 상기 반도체층(17), 상기 소스 전극(23) 및 상기 드레인 전극(25)에 의해 박막 트랜지스터(22)가 형성될 수 있다.
상기 완충 바(26)는 활성층(13), 오믹 콘택층(15) 및 드레인 전극(25)과 동일 금속 물질인 금속 패턴을 포함할 수 있다.
상기 제2 패턴 그룹을 포함하는 기판(1) 상에 보호막(27)을 형성하고, 상기 보호막(27)에 상기 드레인 전극(25), 상기 스토퍼(8) 및 상기 완충 바(26)가 노출되는 콘택홀(29)이 형성될 수 있다.
상기 콘택홀(29)은 적어도 상기 드레인 전극(25)과 상기 완충 바(26) 사이에서 상기 드레인 전극(25)과 상기 완충 바(26)의 일부 영역이 노출되도록 형성될 수 있다.
상기 콘택홀(29)은 상기 보호막(27)과 게이트 절연막(11)을 관통하여 형성될 수 있다.
상기 보호막(29) 상에 콘택 전극(31)과 다수의 공통 전극 바들(33a, 33b, 33c, 33d)을 포함하는 공통 전극(33)을 포함하는 제3 패턴 그룹을 형성한다.
상기 다수의 공통 전극 바들(33a, 33b, 33c, 33d)을 포함하는 상기 공통 전극(33)은 각 화소 영역의 보호막(27) 상에 형성될 수 있다.
상기 공통 전극 바들(33a, 33b, 33c, 33d)은 상기 공통 전극(33)으로부터 제2 방향을 따라 돌출 형성될 수 있다. 상기 공통 전극 바들(33a, 33b, 33c, 33d)은 상기 화소 영역 내에서 서로 평행하게 이격되도록 형성될 수 있다.
상기 콘택 전극(31)은 상기 콘택홀(29)을 통해 적어도 상기 드레인 전극(25)과 상기 스토퍼(8) 사이에 형성될 수 있다.
즉, 상기 콘택 전극(31)은 적어도 상기 드레인 전극(25)으로부터 상기 스토퍼(8) 및 상기 완충 바(26) 중 하나로 연장 형성될 수 있다. 따라서, 상기 콘택 전극(31)은 상기 완충 바(26)를 벗어나 상기 콘택홀(29) 외부에 형성되지 않게 된다.
상기 콘택 전극(31)으로부터 쇼트 마진의 거리를 두고 상기 공통 전극 바들(33a, 33b, 33c, 33d)이 형성될 수 있다. 따라서, 공통 전극 바들(33a, 33b, 33c, 33d)을 최대한 콘택홀(29) 근접하여 형성될 수 있으므로, 개구율이 최대로 향상될 수 있다.
상기 콘택 전극(31), 상기 공통 전극 바들(33a, 33b, 33c, 33d) 및 상기 공통 전극(33)은 ITO, IZO 및 ITZO 중 하나를 포함하는 투명한 도전 물질로 형성될 수 있다.
상기 콘택 전극(31)은 상기 드레인 전극(25)과 상기 스토퍼(8)를 전기적으로 연결시키고, 상기 스토퍼(8)는 상기 화소 전극(9)에 접촉하므로, 상기 드레인 전극(25)으로 공급된 데이터 신호는 상기 콘택 전극(31) 및 상기 스토퍼(8)를 경유하여 상기 화소 전극(9)으로 공급될 수 있다.
상기 화소 전극(9)으로 공급된 데이터 신호와 상기 공통 전극 바들(33a, 33b, 33c, 33d)로 공급된 공통 전압 사이의 전계에 의해 액정층의 액정 분자들이 변위시키고, 이에 따라 광을 투과/차단이 조절되어 정보가 표시될 수 있다.
도 5a 내지 도 5d는 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 단면도이다.
도 5a에 도시한 바와 같이, 기판(1) 상에 제1 마스크 공정을 이용하여 게이트 라인(2), 게이트 전극(7), 스토퍼(8) 및 화소 전극(9)을 포함하는 제1 패턴 그룹을 형성한다.
제1 패턴 그룹의 형성을 도 6a 내지 도 6e를 참고하여 더욱 상세히 설명한다.
도 6a에 도시한 바와 같이, 기판(1) 상에 제1 도전막(41), 제1 금속막(43) 및 제1 감광막(45)을 형성하고, 그 위에 제1 하프톤 마스크(47)를 정렬시킨다.
상기 제1 도전막(41)은 ITO, IZO 및 ITZO 중 하나를 포함할 수 있다. 상기 제1 금속막(43)은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 제1 하프톤 마스크(47)는 광이 투과되는 투과 영역(47a), 광이 차단되는 차단 영역(47b) 및 광이 부분적으로 투과되는 반투과 영역(47c)을 포함할 수 있다
상기 차단 영역(47b)은 게이트 라인, 게이트 전극 및 스토퍼를 형성하는 영역에 위치되고, 상기 반투과 영역(47c)은 화소 전극을 형성하는 영역에 위치될 수 있다.
도 6b에 도시한 바와 같이, 상기 제1 하프톤 마스크(47)로 광을 조사하면, 상기 투과 영역(47a)에 대응하는 제1 감광막(45)은 제거되고, 상기 차단 영역(47b)에 대응되는 제1 감광막(45)은 그대로 존재하고, 상기 반투과 영역(47c)에 대응되는 제1 감광막(45)은 그 상부 영역이 제거된 제1 감광 패턴(45a)이 형성될 수 있다. 따라서, 반투과 영역(47c)에 대응되는 제1 감광막(45)은 상기 차단 영역(47c)에 대응되는 제1 감광막(45)에 비해 더 낮은 두께를 가질 수 있다.
도 6c에 도시한 바와 같이, 제1 감광 패턴(45a)을 제1 식각용 마스크로 하여 상기 제1 금속막(43)과 상기 제1 도전막(41)을 연속하여 패터닝하여 게이트 라인과 게이트 전극(7)을 형성한다. 상기 게이트 라인과 상기 게이트 전극(7)은 도전 패턴(3)과 금속 패턴(5)의 이중층으로 이루어질 수 있다.
도 6d에 도시한 바와 같이, 상기 반투과 영역(47c)에 대응되는 제1 금속막(43)이 노출되도록 상기 반투과 영역(47c)에 대응되는 상기 제1 감광 패턴(45a)을 완전히 제거하기 위해 상기 제1 감광 패턴(45a)을 애싱(ashing)한다.
이에 따라, 상기 차단 영역(47b)에 대응되는 제1 감광 패턴(45a)의 상부 영역이 제거되지만 상기 차단 영역(47b)에 대응되는 제1 감광 패턴(45a)의 하부 영역은 남게 되고 상기 반투과 영역(47c)에 대응되는 제1 감광 패턴(45a)은 완전히 제거된 제2 감광 패턴(45b)이 형성될 수 있다.
도 6e에 도시한 바와 같이, 상기 제2 감광 패턴(45b)을 제2 식각용 마스크로 하여 상기 반투과 영역(47c)에 대응되는 제1 금속막(43)을 제거하여 스토퍼(8)와 화소 전극(9)을 형성한다.
상기 화소 전극(9)은 제1 도전막(41)을 포함하고, 상기 스토퍼(8)는 제1 금속막(43)을 포함하고 상기 화소 전극(9) 상에 형성될 수 있다.
또는 상기 화소 전극(9)은 제1 도전막(41)을 포함하고, 상기 스토퍼(8)는 제1 도전막(41)과 제1 금속막(43)을 포함하고 상기 스토퍼(8)의 제1 도전막(41)은 상기 화소 전극(9)으로부터 연장 형성될 수 있다.
도 5b를 참고하면, 상기 제1 패턴 그룹을 포함하는 기판(1) 상에 게이트 절연막(11)을 형성하고, 상기 게이트 절연막(11) 상에 제2 마스크 공정을 이용하여 반도체층(17)과 데이터 라인(21), 소스 전극(23), 드레인 전극(25) 및 완충 바(26)를 포함하는 제2 패턴 그룹을 형성한다.
상기 반도체층(17)은 비정질막으로부터 형성된 활성층(13)과 불순물을 포함하는 비정질막으로부터 형성된 오믹 콘택층(15)을 포함할 수 있다.
상기 데이터 라인(21)은 상기 게이트 라인과 교차하여 화소 영역을 정의할 수 있다.
상기 게이트 전극(7), 상기 반도체층(17), 상기 소스 전극(23) 및 상기 드레인 전극(25)에 의해 박막 트랜지스터(22)가 형성될 수 있다.
상기 데이터 라인(21), 상기 소스 전극(23) 및 상기 드레인 전극(25)은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 완층 바(26)는 적어도 활성층(13), 오믹 콘택층(15) 및 상기 드레인 전극(25)과 동일한 물질로 형성된 금속 패턴을 포함할 수 있다. 상기 금속 패턴은 상기 드레인 전극(25)과 동일층을 가질 수 있다. 상기 완충 바(26)는 드레인 전극(25) 측과 동일 층들을 포함하여 동일 높이가 되도록 하여, 콘택 전극을 위한 감광막을 노광할 때 감광막이 콘택홀을 많이 벗어나도록 형성되는 것을 방지한다.
도 7a에 도시한 바와 같이, 제1 패턴 그룹을 포함하는 기판(1) 상에 게이트 절연막(11), 제1 비정질막(51), 제2 비정질막(53), 제2 금속막(55) 및 제2 감광막(57)을 형성하고, 그 위에 제2 하프톤 마스크(59)를 정렬시킨다.
상기 제1 비정질막(51)은 불순물이 도핑되지 않은 실리콘막이고, 상기 제2 비정질막(53)은 불순물이 도핑된 실리콘막일 수 있다.
상기 제2 금속막(55)은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 제2 하프톤 마스크(59)는 광이 투과되는 투과 영역(59a), 광이 차단되는 차단 영역(59b) 및 광이 부분적으로 투과되는 반투과 영역(59c)을 포함할 수 있다
상기 차단 영역(59b)은 데이터 라인, 소스 전극, 드레인 전극, 완충 바 및 활성층을 형성하는 영역에 위치되고, 상기 반투과 영역(59c)은 오믹 콘택층을 형성하는 영역에 위치될 수 있다.
도 7b에 도시한 바와 같이, 상기 제2 하프톤 마스크(59)로 광을 조사하면, 상기 투과 영역(59a)에 대응하는 제2 감광막(57)은 제거되고, 상기 차단 영역(59b)에 대응되는 제2 감광막(57)은 그대로 존재하고, 상기 반투과 영역(59c)에 대응되는 제2 감광막(57)은 그 상부 영역이 제거된 제1 감광 패턴(57a)이 형성될 수 있다. 따라서, 반투과 영역(59c)에 대응되는 제2 감광막(57)은 상기 차단 영역(59b)에 대응되는 제2 감광막(57)에 비해 더 낮은 두께를 가질 수 있다.
도 7c에 도시한 바와 같이, 제1 감광 패턴(57a)을 제1 식각용 마스크로 하여 상기 제2 금속막(55), 제2 비정질막(53) 및 제1 비정질막(51)을 연속하여 패터닝하여 데이터 라인(21), 완충 바(26) 및 활성층(13)을 형성한다.
상기 완충 바(26)는 제1 및 제2 비정질막(51, 53)과 제2 금속막(55)을 포함할 수 있다.
도 7d에 도시한 바와 같이, 상기 반투과 영역(59c)에 대응되는 제2금속막(57)이 노출되도록 상기 반투과 영역(59c)에 대응되는 상기 제1 감광 패턴(57a)을 완전히 제거하기 위해 상기 제1 감광 패턴(57a)을 애싱한다.
이에 따라, 상기 차단 영역(59b)에 대응되는 제1 감광 패턴(57a)의 상부 영역이 제거되지만 상기 차단 영역(59b)에 대응되는 제1 감광 패턴(57a)의 하부 영역은 남게 되고 상기 반투과 영역(59c)에 대응되는 제1 감광 패턴(57a)은 완전히 제거된 제2 감광 패턴(57b)이 형성될 수 있다.
도 7e에 도시한 바와 같이, 상기 제2 감광 패턴(57b)을 제2 식각용 마스크로 하여 상기 반투과 영역(59c)에 대응되는 제2 금속막(55)과 제2 비정질막(53)을 제거하여 소스 전극(23), 드레인 전극(25) 및 오믹 콘택층(15)을 형성한다.
상기 활성층(13)과 상기 오믹 콘택층(15)에 의해 반도체층(17)이 형성될 수 있다.
상기 데이터 라인(21)은 상기 게이트 라인과 교차하여 화소 영역을 정의한다.
상기 화소 영역에 편평한 면 상의 화소 전극이 형성될 수 있다. 앞서 설명된 바와 같이, 상기 화소 전극은 상기 게이트 라인을 형성할 때 함께 형성될 수 있다.
상기 소스 전극(23)은 상기 데이터 라인(21)으로부터 돌출 형성된다.
상기 완충 바(26)가 형성됨에 따라, 상기 드레인 전극(25)의 상면의 높이와 상기 완충 바(26)의 상면의 높이는 동일하게 된다.
도 5c를 참고하면, 상기 제2 패턴 그룹을 포함하는 기판(1) 상에 보호막(27)을 형성하고, 제3 마스크 공정을 이용하여 콘택홀(29)을 형성한다.
상기 보호막(27)은 실리콘 질화물(SiNx)이나 실리콘 산화물(SiOx)과 같은 무기 절연 물질이나 BCB(benzocyclobutene)와 같은 유기 절연 물질을 포함할 수 있다.
상기 콘택홀(29)은 상기 드레인 전극(25)과 상기 완충 바(26) 사이에서 적어도 상기 드레인 전극(25), 상기 스토퍼(8) 및 상기 완충 바(26)가 노출되도록 형성될 수 있다.
상기 콘택홀(29)은 상기 보호막(27)과 상기 게이트 절연막(11)이 제거되어 상기 보호막(27)과 상기 게이트 절연막(11)을 관통하여 형성될 수 있다. 상기 콘택홀(29)에 의해 상기 드레인 전극(25)과 상기 완충 바(26)의 일부 영역이 노출되고 상기 스토퍼(8)의 상면이 노출될 수 있다.
상기 스토퍼(8)는 후 공정인 콘택 전극 형성시 식각 용액에 의해 화소 전극이 부식되거나 식각되는 것을 방지하기 위해 형성된 것이므로, 상기 스토퍼(8)는 상기 콘택홀(29)보다 더 넓은 사이즈를 가질 수 있다. 따라서, 상기 콘택홀(29)에 의해 상기 스토퍼(8)의 전 영역이 노출되지 않게 된다.
상기 노출된 스토퍼(8)의 상면으로부터 상기 화소 전극(9)의 상면 사이에는 게이트 절연막(11)이 상기 스토퍼(8)의 상면에 접촉하여 형성되므로, 식각 용액이 상기 스토퍼(8)와 상기 게이트 절연막(11)에 의해 차단되어 상기 화소 전극(9)에 접촉되지 않게 되어, 상기 식각 용액에 의해 상기 화소 전극(9)은 식각되거나 부식되지 않게 되어 화소 전극의 불량을 방지할 수 있다.
도 5d를 참고하면, 상기 보호막(27) 상에 제4 마스크 공정을 이용하여 콘택 전극(31)과, 다수의 공통 전극 바들(33a, 33b, 33c, 33d) 및 공통 전극(33)을 포함하는 제3 패턴 그룹을 형성한다.
상기 콘택 전극(31), 상기 공통 전극 바들(33a, 33b, 33c, 33d) 및 상기 공통 전극(33)은 ITO, IZO 및 ITZO 중 하나를 포함하는 투명한 도전 물질로 형성될 수 있다.
상기 콘택 전극(31), 상기 공통 전극 바들(33a, 33b, 33c, 33d) 및 상기 공통 전극(33)은 상기 화소 전극(9)과 동일 물질로 형성될 수 있다.
도 8a에 도시한 바와 같이, 상기 보호막(27) 상에 제2 도전막(61) 및 제3 감광막(63)을 형성하고, 그 위에 하프 그레이 마스크(half gray mask: HGM)(65)를 정렬시킨다.
상기 제2 도전막은 ITO, IZO 및 ITZO 중 하나를 포함할 수 있다.
상기 하프 그레이 마스크(65)는 광이 투과되는 투과 영역(65a), 광이 차단되는 차단 영역(65b) 및 광이 부분적으로 투과되는 반투과 영역(65c)을 포함할 수 있다
상기 반투과 영역(65c)은 서로 비대칭인 제1 및 제2 차단 패턴(67, 68)과 상기 제1 및 제2 차단 패턴(67, 68) 사이의 미세한 투과홀(69)을 포함할 수 있다.
상기 제1 차단 패턴(67)은 상기 제2 차단 패턴(68)의 5배 내지 10배의 폭을 가지고, 상기 제2 차단 패턴(68)은 상기 투과홀(69)의 10배 내지 30배의 폭을 가질 수 있다.
상기 투과홀(69)에 의해 미세한 회절이 발생되고, 상기 제2 투과 패턴(68)에 의해 상기 제1 투과 패턴에 비해 상대적으로 많은 광량이 상기 제2 투과 패턴(68)에 대응하는 제3 감광막에 조사될 수 있다.
상기 차단 영역(65b)은 상기 공통 전극 바들을 포함하는 공통 전극을 형성하는 영역에 위치되고, 상기 반투과 영역(65c)은 콘택 전극을 영역에 위치될 수 있다.
자세히 설명하면, 상기 투과홀(69)과 상기 제2 차단 패턴(68)은 상기 스토퍼(8)와 상기 완충 바(26) 사이에 대응될 수 있다.
도 8b에 도시한 바와 같이, 상기 하프 그레이 마스크(65)로 광을 조사하면, 상기 투과 영역(65a)에 대응하는 제3 감광막(63)은 제거되고, 상기 차단 영역(65b)에 대응되는 제3 감광막(63)은 그대로 존재하고, 상기 반투과 영역(65c)에 대응되는 제3 감광막(63)은 그 상부 영역이 드레인 전극(25)에서 완충 바(26)로 갈수록 상대적으로 많이 제거된 감광 패턴(63a)이 형성될 수 있다.
상기 제2 차단 패턴(68)의 폭이 상기 제1 차단 패턴(67)의 폭에 비해 상대적으로 작으므로, 상기 투과홀(69)과 상기 제2 차단 패턴(68)에 대응하는 제3 감광막(63)이 상기 제1 차단 패턴(67)에 대응하는 제3 감광막(63)에 비해 광의 조사량이 상대적으로 많게 된다. 따라서, 상기 제1 차단 패턴(67)으로부터 상기 제2 차단 패턴(68)으로 갈수록, 즉 상기 콘택홀(29) 내의 상기 드레인 전극(25)으로부터 상기 완충 바(26)로 갈수록 상기 제3 감광막(63)이 상대적으로 많이 제거될 수 있다. 이와 같이 제3 감광막(63)이 상기 드레인 전극(25)으로부터 상기 완충 바(26)로 갈수록 상기 제3 감광막(63)이 상대적으로 많이 제거됨에 따라 제3 감광막(63)이 상기 완충 바(26)를 벗어나 콘택홀(29) 외부에 형성되지 않게 된다.
도 8c에 도시한 바와 같이, 감광 패턴(63a)을 식각용 마스크로 하여 상기 제2 도전막(61)을 패터닝하여 콘택 전극(31)과 공통 전극 바들(33a,33b, 33c, 33d)을 포함하는 공통 전극(33)을 형성한다.
상기 콘택 전극(31)은 상기 콘택홀(29)을 통해 적어도 상기 드레인 전극(25)과 상기 스토퍼(8) 사이에 형성될 수 있다.
상기 콘택 전극(31)으로부터 쇼트 마진의 거리를 두고 상기 공통 전극 바들(33a, 33b, 33c, 33d)이 형성될 수 있다. 따라서, 공통 전극 바들(33a, 33b, 3c, 33d)을 최대한 콘택홀(29)에 근접하여 형성될 수 있으므로, 개구율이 최대로 향상될 수 있다.
상기 콘택 전극(31)은 상기 드레인 전극(25)과 상기 스토퍼(8)를 전기적으로 연결시키고, 상기 스토퍼(8)는 상기 화소 전극(9)에 접촉하므로, 상기 드레인 전극(25)으로 공급된 데이터 신호는 상기 콘택 전극(31) 및 상기 스토퍼(8)를 경유하여 상기 화소 전극(9)으로 공급될 수 있다.
상기 화소 전극(9)으로 공급된 데이터 신호와 상기 공통 전극 바들(33a, 33b, 33c, 33d)로 공급된 공통 전압 사이의 전계에 의해 액정층의 액정 분자들이 변위시키고, 이에 따라 광을 투과/차단이 조절되어 정보가 표시될 수 있다.
1: 기판 2; 게이트 라인
3: 도전 패턴 5: 금속 패턴
7: 게이트 전극 9: 화소 전극
11: 게이트 절연막 13: 활성층
15: 오믹 콘택층 17: 반도체층
21: 데이터 라인 22: 박막 트랜지스터
23: 소스 전극 25: 드레인 전극
27: 보호막 29: 콘택홀
31: 콘택 전극 33a, 33b, 33c, 33d: 공통 전극 바
33: 공통 전극
3: 도전 패턴 5: 금속 패턴
7: 게이트 전극 9: 화소 전극
11: 게이트 절연막 13: 활성층
15: 오믹 콘택층 17: 반도체층
21: 데이터 라인 22: 박막 트랜지스터
23: 소스 전극 25: 드레인 전극
27: 보호막 29: 콘택홀
31: 콘택 전극 33a, 33b, 33c, 33d: 공통 전극 바
33: 공통 전극
Claims (22)
- 제1 도전막과 금속막을 포함하는 다수의 게이트 라인;
상기 각 게이트 라인과의 교차에 의해 화소 영역을 정의하는 다수의 데이터 라인;
상기 각 게이트 라인과 상기 각 데이터 라인에 연결된 다수의 박막 트랜지스터;
상기 각 박막 트랜지스터에 연결되고, 상기 제1 도전막을 포함하는 다수의 화소 전극;
상기 데이터 라인과 상기 박막 트랜지스터 상에 콘택홀을 포함하는 보호막;
상기 콘택홀을 통해 상기 화소 전극과 상기 박막 트랜지스터의 드레인 전극을 연결하기 위한 콘택 전극; 및
상기 각 화소 영역의 상기 보호막 상에 상기 콘택 전극과 동일 층에 형성된 다수의 공통 전극을 포함하는 박막 트랜지스터 어레이 기판. - 제1항에 있어서,
상기 콘택 전극과 상기 공통 전극은 상기 제1 도전막과 동일한 물질인 박막 트랜지스터 어레이 기판. - 제1항에 있어서, 상기 화소 전극은 상기 게이트 라인의 상기 제1 도전막과 동일층에 형성되는 박막 트랜지스터 어레이 기판.
- 제1항에 있어서,
상기 박막 트랜지스터의 드레인 전극의 상면과 동일한 높이를 가지고 상기 드레인 전극과 이격된 완충 바를 더 포함하는 박막 트랜지스터 어레이 기판. - 제4항에 있어서,
상기 완충 바는 적어도 상기 박막 트랜지스터의 반도체층과 동일한 물질을 포함하는 제1층 및 상기 드레인 전극과 동일한 물질을 포함하는 제2층을 포함하는 박막 트랜지스터 어레이 기판. - 제4항에 있어서,
상기 드레인 전극과 상기 완충 바 사이의 상기 화소 전극 상에 형성된 스토퍼를 더 포함하는 박막 트랜지스터 어레이 기판. - 제6항에 있어서,
상기 스토퍼는 상기 금속막과 동일층에 형성되는 박막 트랜지스터 어레이 기판. - 제4항에 있어서,
상기 드레인 전극과 상기 완충 바 사이에서 상기 화소 전극과 연결된 스토퍼를 더 포함하는 박막 트랜지스터 어레이 기판. - 제8항에 있어서,
상기 스토퍼는 상기 제1 도전막과 상기 금속막을 포함하고,
상기 제1 도전막은 상기 화소 전극의 상기 제2 도전막이 연장 형성되는 박막 트랜지스터 어레이 기판. - 제6항 또는 제8항에 있어서,
상기 콘택홀에 의해 상기 스토퍼가 노출되고,
상기 콘택 전극은 적어도 상기 드레인 전극으로부터 상기 스토퍼 및 상기 완충 바 중 하나로 연장 형성되는 박막 트랜지스터 어레이 기판. - 제1항에 있어서,
상기 공통 전극은 다수의 공통 전극 바들을 포함하는 박막 트랜지스터 어레이 기판. - 기판 상에 제1 도전막과 금속막 중 적어도 하나를 포함하는 게이트 라인, 게이트 전극, 스토퍼 및 화소 전극을 포함하는 제1 패턴 그룹을 형성하는 단계;
상기 제1 패턴 그룹을 포함하는 상기 기판 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 반도체층과 데이터 라인, 소스 전극, 드레인 전극 및 완충 바를 포함하는 제2 패턴 그룹을 형성하는 단계;
상기 제2 패턴 그룹을 포함하는 상기 기판 상에 콘택홀을 포함하는 보호막을 형성하는 단계; 및
상기 보호막 상에 콘택 전극과 공통 전극을 포함하는 제3 패턴 그룹을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제12항에 있어서,
상기 게이트 라인과 상기 게이트 전극은 상기 도전막과 상기 금속막을 포함하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제12항에 있어서,
상기 화소 전극은 상기 도전막을 포함하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제12항에 있어서,
상기 완충 바는 상기 반도체층과 동일한 반도체 패턴과 상기 드레인 전극과 동일한 금속 패턴으로부터 형성되는 박막 트랜지스터 어레이 기판의 제조 방법. - 제12항에 있어서,
상기 스토퍼는 상기 드레인 전극과 상기 완충 바 사이의 상기 화소 전극 상에 형성되는 박막 트랜지스터 어레이 기판의 제조 방법. - 제16항에 있어서,
상기 스토퍼는 상기 금속막으로부터 형성되는 박막 트랜지스터 어레이 기판의 제조 방법. - 제12항에 있어서,
상기 스토퍼는 상기 드레인 전극과 상기 완충 바 사이에서 상기 화소 전극과 연결되는 박막 트랜지스터 어레이 기판의 제조 방법. - 제18항에 있어서,
상기 스토퍼는 상기 도전막과 상기 금속막을 포함하고,
상기 도전막은 상기 화소 전극으로부터 형성되는 박막 트랜지스터 어레이 기판의 제조 방법. - 제16항 또는 제18항에 있어서,
상기 콘택홀에 의해 상기 스토퍼가 노출되고,
상기 콘택 전극은 적어도 상기 드레인 전극으로부터 상기 스토퍼 및 상기 완충 바 중 하나로 연장 형성되는 박막 트랜지스터 어레이 기판의 제조 방법. - 제12항에 있어서, 상기 제3 패턴 그룹을 형성하는 단계는,
상기 보호막 상에 제2 도전막과 감광막을 형성하는 단계;
상기 감광막 상에 비대칭 폭을 갖는 제1 및 제2 차단 패턴과 상기 제1 및 제2 차단 패턴 사이의 투과홀을 포함하는 반투과 영역을 적어도 포함하는 하프 그레이 마스크를 정렬하는 단계;
광을 조사하여 상기 반투과 영역에 대응하는 감광막이 상기 콘택홀 내의 상기 콘택홀 내의 상기 드레인 전극으로부터 상기 완충 바로 갈수록 상대적으로 보다 많이 제거된 감광 패턴을 형성하는 단계; 및
상기 감광 패턴을 식각 마스크로 하여 상기 제2 도전막을 패터닝하여 상기 콘택 전극 및 상기 공통 전극을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제21항에 있어서,
상기 제2 도전막은 상기 제1 도전막과 동일한 물질인 박막 트랜지스터 어레이 기판의 제조 방법.
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|---|---|---|---|
| KR1020100137065A KR20120075046A (ko) | 2010-12-28 | 2010-12-28 | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 |
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| KR1020100137065A KR20120075046A (ko) | 2010-12-28 | 2010-12-28 | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 |
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| Publication Number | Publication Date |
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| KR20120075046A true KR20120075046A (ko) | 2012-07-06 |
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ID=46709093
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| KR (1) | KR20120075046A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105158996A (zh) * | 2015-10-13 | 2015-12-16 | 京东方科技集团股份有限公司 | 阵列基板、显示面板及显示装置 |
| KR20160082455A (ko) * | 2014-12-30 | 2016-07-08 | 엘지디스플레이 주식회사 | 액정표시패널 및 그 제조 방법 |
-
2010
- 2010-12-28 KR KR1020100137065A patent/KR20120075046A/ko not_active Application Discontinuation
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