KR20120071049A - Method of fabricating a semiconductor memory device having buried gate - Google Patents

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KR20120071049A KR1020100132631A KR20100132631A KR20120071049A KR 20120071049 A KR20120071049 A KR 20120071049A KR 1020100132631 A KR1020100132631 A KR 1020100132631A KR 20100132631 A KR20100132631 A KR 20100132631A KR 20120071049 A KR20120071049 A KR 20120071049A
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Abstract

PURPOSE: A method of manufacturing a semiconductor memory device having a buried gate is provided to prevent a phenomenon that neighboring storage node contacts are bridged by filling an opening portion, which abnormally exposes a storage node contact, with a gap filling dielectric layer. CONSTITUTION: A bit line pattern(120) is formed on a substrate(110). A gap between bit line patterns is filled with a storage node contact(144) and an insulating layer. A sacrificial insulation layer pattern and a dielectric layer pattern(152), exposing a partial surface of the storage node contact, are formed. An opening portion abnormally formed by misalignment is filled with a gap filling dielectric layer(180). A storage node(190) is formed in order to be electrically connected to the exposed part of the storage node contact.

Description

매몰게이트를 갖는 반도체 메모리소자의 제조방법{Method of fabricating a semiconductor memory device having buried gate}Method of fabricating a semiconductor memory device having a buried gate

본 발명은 반도체 메모리소자의 제조방법에 관한 것으로서, 특히 매몰게이트를 갖는 반도체 메모리소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor memory device, and more particularly, to a method for manufacturing a semiconductor memory device having a buried gate.

최근 반도체소자의 집적도가 급격하게 증가하고 있는 추세이다. 따라서 최근에는 매립게이트(buried gate)를 적용하여 반도체소자의 신뢰성 및 집적도를 확보하는 시도가 다양하게 이루어지고 있다. 매립게이트는 반도체기판 내에 게이트가 매립되어 있는 구조를 의미한다. 이와 같은 매립게이트를 반도체소자, 특히 디램(DRAM)과 같은 반도체 메모리소자에 적용함에 따라, 게이트에 의해 구성되는 워드라인과 비트라인 사이의 기생 커패시턴스(parasitic capacitance)를 현저하게 줄일 수 있으며, 이에 따라 비트라인 센싱마진(sensing margin)을 증가시킬 수 있다는 장점이 제공된다. 비트라인 센싱마진이 증가됨에 따라 상대적으로 셀 커패시턴스의 값을 감소시킬 수 있으며, 이는 커패시터의 유전체막 물질을 다양하게 선택할 수 있다는 효과를 제공한다.Recently, the degree of integration of semiconductor devices is increasing rapidly. Therefore, in recent years, various attempts have been made to secure a reliability and integration degree of a semiconductor device by applying a buried gate. The buried gate refers to a structure in which a gate is embedded in a semiconductor substrate. By applying such a buried gate to a semiconductor device, particularly a semiconductor memory device such as a DRAM, parasitic capacitance between the word line and the bit line constituted by the gate can be significantly reduced, thereby The advantage is that the bit line sensing margin can be increased. As the bitline sensing margin increases, the value of the cell capacitance can be relatively reduced, which provides a variety of choices for the dielectric film material of the capacitor.

그러나 이와 같은 장점에도 불구하고, 반도체 메모리소자의 집적도가 한계 수준 이상으로 증가함에 따라 여러 가지 다른 문제들이 발생되고 있는데, 그 중 하나는 스토리지노드컨택과 스토리지노드 컨택홀 사이의 미스얼라인(misalign) 문제이다. 즉 매몰게이트를 채용하게 되면, 비트라인 사이에 스토리지노드컨택이 배치되며, 스토리지노드는 이 비트라인 사이의 스토리지노드컨택에 전기적으로 연결되도록 형성되어야 한다. 그런데 집적도 증가에 따라 비트라인 사이의 공간도 협소해지며, 이에 따라 스토리지노드컨택의 폭 또한 감소된다. 스토리지노드컨택의 폭이 감소됨에 따라 스토리지노드를 형성하기 위한 스토리지노드 컨택홀 형성 과정에서 미스얼라인이 발생되고, 그 결과 하나의 스토리지노드 컨택홀에 의해 인접한 스토리지노드 컨택들이 함께 노출되는 현상이 발생되며, 이는 후속의 스토리지노드 형성과정에서 인접한 스토리지노드들이 전기적으로 연결되는 브리지(bridge) 현상을 유발한다.Despite these advantages, however, as the integration of semiconductor memory devices increases beyond the limit, many other problems arise, one of which is misalignment between storage node contacts and storage node contact holes. It is a problem. That is, when the investment gate is adopted, the storage node contacts are disposed between the bit lines, and the storage nodes must be formed to be electrically connected to the storage node contacts between the bit lines. However, as the density increases, the space between the bit lines also narrows, which reduces the width of the storage node contacts. As the width of the storage node contact decreases, misalignment occurs during the formation of the storage node contact hole for forming the storage node, and as a result, adjacent storage node contacts are exposed together by one storage node contact hole. This causes a bridge phenomenon in which adjacent storage nodes are electrically connected during subsequent storage node formation.

이와 같은 브리지는 반도체 메모리소자를 불량으로 만드는 주요 원인들 중의 하나이므로 반도체 메모리 제조과정에서 이를 방지할 필요가 있다. 최근 40nm 이하의 반도체 메모리소자의 경우 스토리지노드 컨택홀을 형성하는 과정에서 미스얼라인을 근본적으로 제거하기는 어려운 실정이며, 따라서 미스얼라인이 발생하더라도 인접한 스토리지노드들 사이의 브리지가 발생되는 것을 막을 방법을 개발할 필요가 있다.Since such a bridge is one of the main causes of making a semiconductor memory device defective, it is necessary to prevent it in the semiconductor memory manufacturing process. In the case of semiconductor memory devices of less than 40 nm, it is difficult to fundamentally remove the misalignment during the formation of the storage node contact hole. Therefore, even if a misalignment occurs, the bridge between adjacent storage nodes is prevented from occurring. You need to develop a method.

본 발명이 해결하려는 과제는, 고집적 반도체 메모리소자에 매몰게이트를 채택함에 따라 스토리지노드컨택과 스토리지노드 컨택홀 사이에 미스얼라인이 발생하더라도 인접한 스토리지노드들 사이의 브리지가 발생되지 않도록 하는 매몰게이트를 갖는 반도체 메모리소자의 제조방법을 제공하는 것이다.The problem to be solved by the present invention is to adopt a buried gate in a highly integrated semiconductor memory device, even if a misalignment occurs between the storage node contact and the storage node contact hole, the buried gate to prevent the bridge between the adjacent storage nodes are generated. It is to provide a method of manufacturing a semiconductor memory device having.

본 발명의 일 예에 따른 반도체 메모리소자의 제조방법은, 매몰게이트가 형성된 기판 위에 비트라인패턴들을 형성하는 단계와, 비트라인패턴들 사이를 스토리지노드컨택 및 절연층으로 매립시키는 단계와, 비트라인패턴들 및 절연층 위에 식각정지층을 형성하는 단계와, 식각정지층 위에 스토리지노드 컨택홀 형성을 위한 희생절연층을 형성하는 단계와, 희생절연층 및 절연층의 일부를 제거하여 스토리지노드컨택의 일부 표면을 노출시키는 희생절연층패턴 및 절연층패턴을 형성하는 단계와, 절연층패턴에 의해 스토리지노드컨택을 노출시키는 개구부 중에서 미스얼라인에 의해 비정상적으로 형성된 개구부를 갭필절연층으로 채우는 단계와, 그리고 스토리지노드컨택의 노출된 부분에 전기적으로 연결되도록 스토리지노드를 형성하는 단계를 포함한다.A method of manufacturing a semiconductor memory device according to an embodiment of the present invention may include forming bit line patterns on a substrate on which a buried gate is formed, filling the bit line patterns with a storage node contact and an insulating layer between the bit line patterns, and forming a bit line. Forming an etch stop layer over the patterns and the insulating layer, forming a sacrificial insulating layer for forming a storage node contact hole on the etch stop layer, and removing a portion of the sacrificial insulating layer and the insulating layer to form a storage node contact. Forming a sacrificial insulating layer pattern and an insulating layer pattern exposing a portion of the surface, and filling an opening formed abnormally by misalignment with the gap fill insulating layer among the openings exposing the storage node contact by the insulating layer pattern; And forming the storage node to be electrically connected to the exposed portion of the storage node contact. do.

일 예에서, 비트라인패턴은, 비트라인도전층패턴 및 비트라인하드마스크층패턴이 순차적으로 적층되는 구조로 형성한다.In one example, the bit line pattern is formed in a structure in which the bit line conductive layer pattern and the bit line hard mask layer pattern are sequentially stacked.

일 예에서, 비트라인패턴들 사이를 스토리지노드컨택 및 절연층으로 매립시키는 단계는, 비트라인패턴들 사이가 채워지도록 스토리지노드컨택용 도전층을 형성하는 단계와, 비트라인패턴들이 노출되도록 스토리지노드컨택용 도전층에 대한 평탄화를 수행하는 단계와, 평탄화가 수행된 스토리지노드컨택용 도전층에 대한 에치백(etchback)을 수행하여 비트라인패턴 표면으로부터 리세스된 스토리지노드컨택을 형성하는 단계와, 스토리지노드컨택의 리세스된 부분이 채워지도록 절연층을 형성하는 단계와, 그리고 비트라인패턴 표면이 노출되도록 절연층에 대한 평탄화를 수행하는 단계를 포함한다.In one example, filling the bit line patterns between the storage node contact and the insulating layer may include forming a conductive layer for the storage node contact so as to fill the bit line patterns, and to expose the bit line patterns. Performing planarization on the contact conductive layer, etching back the conductive layer for the storage node contact which has been planarized, to form a storage node contact recessed from the bit line pattern surface; Forming an insulating layer to fill the recessed portion of the storage node contact, and planarizing the insulating layer to expose the bit line pattern surface.

이 경우, 스토리지노드컨택용 도전층은 폴리실리콘층으로 형성할 수 있다. 그리고 평탄화가 수행된 스토리지노드컨택용 도전층에 대한 에치백(etchback)을 수행하는 단계는, 스토리지노드컨택이 상기 비트라인패턴의 표면으로부터 300-400Å 깊이만큼 리세스되도록 수행할 수 있다. 또한 절연층은, BPSG(Boron Phosphorus Silicate Glass) 산화층으로 형성할 수 있다.In this case, the storage node contact conductive layer may be formed of a polysilicon layer. The etching of the conductive layer for the storage node contact, which has been planarized, may be performed such that the storage node contact is recessed by 300-400 Å from the surface of the bit line pattern. The insulating layer may be formed of a BPSG (Boron Phosphorus Silicate Glass) oxide layer.

일 예에서, 상기 미스얼라인에 의해 비정상적으로 형성된 개구부를 갭필절연층으로 채우는 단계는, 희생절연층패턴 및 절연층패턴이 형성된 결과물 전면에 증강된 고 어스텍트 비 공정(eHARP)으로 갭필절연층을 형성하는 단계와, 그리고 갭필절연층에 대한 식각을 수행하여 미스얼라인에 의해 비정상적으로 형성된 개구부 내에 배치된 갭필절연층을 제외한 나머지 갭필절연층을 제거하는 단계를 포함한다.In one example, the filling of the gap fill insulating layer abnormally formed by the misalignment with the gap fill insulating layer may include a gap fill insulating layer formed by a high attack ratio process (eHARP) enhanced on the entire surface of the product on which the sacrificial insulating layer pattern and the insulating layer pattern are formed. And removing the remaining gap fill insulating layer except for the gap fill insulating layer disposed in the opening formed abnormally by misalignment by etching the gap fill insulating layer.

일 예에서, 증강된 고 어스펙트비 공정(eHARP)으로 갭필절연층을 형성하는 단계는, 400-460 torr의 압력 및 470-570℃의 온도에서 수행할 수 있다.In one example, the step of forming the gap fill insulating layer with an enhanced high aspect ratio process (eHARP) may be performed at a pressure of 400-460 torr and a temperature of 470-570 ° C.

일 예에서, 증강된 고 어스펙트비 공정(eHARP)으로 갭필절연층을 형성하는 단계는, 0.3-0.5 Å/초의 증착속도를 유지하면서 수행할 수 있다.In one example, the step of forming the gap fill insulating layer with an enhanced high aspect ratio process (eHARP) may be performed while maintaining a deposition rate of 0.3-0.5 Pa / sec.

일 예에서, 증강된 고 어스펙트비 공정(eHARP)으로 갭필절연층을 형성하는 단계는, O3 TEOS(TetraEthyl OrthoSilicate) 산화층을 형성하여 수행할 수 있다.In one example, the step of forming a gap fill insulating layer by an enhanced high aspect ratio process (eHARP) may be performed by forming an O 3 TEOS (TetraEthyl OrthoSilicate) oxide layer.

일 예에서, 증강된 고 어스펙트비 공정(eHARP)으로 갭필절연층을 형성하는 단계는, H2O:TEOS:O3:N2 소스를 9:1:15:26의 비율로 공급하여 수행할 수 있다.In one example, the step of forming a gapfill insulating layer with an enhanced high aspect ratio process (eHARP) is performed by feeding a H 2 O: TEOS: O 3 : N 2 source in a ratio of 9: 1: 15: 26. can do.

일 예에서, 갭필절연층에 대한 식각을 수행하는 단계는, 습식식각방법을 사용하여 수행할 수 있다. 이 경우, 습식식각방법은 HF 식각액을 사용하여 수행할 수 있다.In one example, the etching of the gap fill insulating layer may be performed using a wet etching method. In this case, the wet etching method may be performed using an HF etchant.

본 발명에 따르면, 매몰게이트를 갖는 반도체 메모리소자에 있어서 소자의 고집적화에 따라 스토리지노드 컨택홀 형성과정에서 하부의 스토리지노드컨택과의 미스얼라인이 발생하더라도, 미스얼라인으로 인해 비정상적으로 스토리지노드컨택을 노출시키는 개구부를 증강된 고 어스텍트비 공정(eHARP)으로 매립절연층으로 채움으로써 스토리지노드가 인접한 스토리지노드와 원하지 않게 전기적으로 연결되는 브리지(bridge)가 발생되는 것을 방지할 수 있다는 이점이 제공된다.According to the present invention, in the semiconductor memory device having the buried gate, even if a misalignment occurs with the lower storage node contact during the formation of the storage node contact hole due to the high integration of the device, the misalignment of the storage node occurs abnormally due to the misalignment. By filling the buried insulating layer with an enhanced high-assignment ratio process (eHARP), the openings exposing the openings can be prevented from creating bridges that undesirably electrically connect to adjacent storage nodes. do.

도 1 내지 도 10은 본 발명에 따른 매몰게이트를 갖는 반도체 메모리소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.1 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor memory device having a buried gate according to the present invention.

도 1 내지 도 10은 본 발명에 따른 매몰게이트를 갖는 반도체 메모리소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 먼저 도 1에 나타낸 바와 같이, 실리콘기판과 같은 기판(110) 위에 비트라인패턴(120)을 형성한다. 비트라인패턴(120)은 비트라인도전층패턴(122) 및 비트라인하드마스크층패턴(124)이 순차적으로 적층된 구조로 형성한다. 일 예에서, 비트라인도전층패턴(122)은 폴리실리콘층패턴 또는 금속층패턴이다. 그리고 비트라인하드마스크층패턴(124)은 질화층패턴이다. 비트라인패턴(120)을 형성한 후에는 그 측벽에 절연성의 비트라인 스페이서(130)를 형성한다. 비록 도면에 나타내지는 않았지만, 비트라인패턴(120)을 형성하기 전에 기판(110) 내에 매몰게이트(미도시)를 먼저 형성한다. 매몰게이트는, 기판 내에 게이트가 완전히 매몰되어 있는 구조를 의미한다. 이와 같은 매몰게이트를 형성하기 위해서는 먼저 기판(110)에 트랜치를 형성한다. 그리고 트랜치 하부를 게이트절연막을 개재하여 도전층이나 금속층으로 매립한 후에, 그 위를 절연층으로 매립한다.1 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor memory device having a buried gate according to the present invention. First, as shown in FIG. 1, a bit line pattern 120 is formed on a substrate 110 such as a silicon substrate. The bit line pattern 120 has a structure in which the bit line conductive layer pattern 122 and the bit line hard mask layer pattern 124 are sequentially stacked. In one example, the bit line conductive layer pattern 122 is a polysilicon layer pattern or a metal layer pattern. The bit line hard mask layer pattern 124 is a nitride layer pattern. After the bit line pattern 120 is formed, an insulating bit line spacer 130 is formed on the sidewalls of the bit line pattern 120. Although not shown in the drawings, a buried gate (not shown) is first formed in the substrate 110 before the bit line pattern 120 is formed. An investment gate means a structure in which a gate is completely buried in a substrate. In order to form such a buried gate, a trench is first formed in the substrate 110. After the trench is buried in the conductive layer or the metal layer through the gate insulating film, the trench is buried in the insulating layer.

비트라인패턴(120) 및 비트라인 스페이서(130)를 형성함에 따라 비트라인패턴(120) 및 비트라인 스페이서(130) 사이에는 스토리지노드컨택 형성을 위한 개구부가 만들어진다. 이 개구부가 채워지도록 전면에 스토리지노드컨택용 도전층(140)을 형성한다. 일 예에서 스토리지노드컨택용 도전층(140)은 폴리실리콘층으로 형성한다. 다음에 스토리지노드컨택용 도전층(140)에 대한 평탄화를 수행하여, 도 2에 나타낸 바와 같이, 비트라인패턴(120)을 구성하는 비트라인하드마스크층패턴(124)의 상부 표면이 노출되도록 한다. 일 예에서, 이 평탄화는 화학적기계적폴리싱(CMP; Chemical Mechanical Polishing) 방법을 사용하여 수행한다. 이 평탄화에 의해 비트라인패턴(120) 및 비트라인 스페이서(130) 사이의 개구부를 모두 채우는 스토리지노드컨택(142)이 만들어진다.As the bit line pattern 120 and the bit line spacer 130 are formed, an opening for forming a storage node contact is formed between the bit line pattern 120 and the bit line spacer 130. The conductive layer 140 for a storage node contact is formed on the entire surface of the opening to fill the opening. In one example, the conductive layer 140 for the storage node contact is formed of a polysilicon layer. Next, the planarization of the conductive layer 140 for the storage node contact is performed to expose the upper surface of the bit line hard mask layer pattern 124 constituting the bit line pattern 120 as shown in FIG. 2. . In one example, this planarization is performed using a Chemical Mechanical Polishing (CMP) method. The planarization makes the storage node contact 142 filling all of the openings between the bit line pattern 120 and the bit line spacer 130.

다음에 스토리지노드컨택(142)에 대한 이방성식각을 수행하여, 도 3에 나타낸 바와 같이, 비트라인패턴(120)을 구성하는 비트라인 하드마스크층패턴(124) 표면으로부터 일정 깊이(d)만큼 리세스(recess)된 스토리지노드컨택(144)을 형성한다. 일 예에서, 스토리지노드컨택(142)에 대한 이방성식각은, 이방성의 건식식각방법, 예컨대 에치백(etchback) 방법을 사용하여 수행할 수 있다. 이때 식각에 의해 비트라인 하드마스크층패턴(124)이 영향받는 것을 최소화하기 위해서 스토리지노드컨택(142)과 비트라인 하드마스크층패턴(124) 사이의 식각비는 적어도 10:1 이상이 되는 조건으로 식각을 수행한다. 스토리지노드컨택(142)에 의해 식각되어 리세스되는 두께(d)는 대략 300-400Å이 되도록 한다.Next, anisotropic etching is performed on the storage node contact 142, and as shown in FIG. 3, a predetermined depth d is removed from the surface of the bit line hard mask layer pattern 124 constituting the bit line pattern 120. The recessed storage node contact 144 is formed. In one example, the anisotropic etching for the storage node contact 142 may be performed using an anisotropic dry etching method, such as an etchback method. In this case, in order to minimize the influence of the bit line hard mask layer pattern 124 due to etching, the etching ratio between the storage node contact 142 and the bit line hard mask layer pattern 124 is at least 10: 1. Perform etching. The thickness d etched and recessed by the storage node contact 142 is approximately 300-400 kPa.

다음에 스토리지노드컨택(144) 상부의 리세스된 부분이 채워지도록 전면에 절연층(150)을 형성한다. 일 예에서, 절연층(150)은 BPSG(Boron Phosphorus Silicate Glass) 산화층으로 형성한다. 이 경우 보론(B)은 대략 2.1%, 포스포러스는 대략 2.5%의 농도 조건으로 적층 공정을 수행하며, 적층 공정을 수행한 후에는 대략 775℃의 온도에서 어닐링(annealing)을 수행한다. 다음에 절연층(150)에 대한 평탄화를 수행하여 도 4에 나타낸 바와 같이, 비트라인패턴(120)을 구성하는 비트라인하드마스크층패턴(124)의 상부 표면이 노출되도록 한다. 일 예에서, 이 평탄화는 화학적기계적폴리싱(CMP) 방법을 사용하여 수행한다.Next, an insulating layer 150 is formed on the front surface of the storage node contact 144 so as to fill the recessed portion above the storage node contact 144. In one example, the insulating layer 150 is formed of a Boron Phosphorus Silicate Glass (BPSG) oxide layer. In this case, the boron (B) is about 2.1%, the phosphorus is carried out the lamination process at a concentration of about 2.5%, after performing the lamination process is carried out annealing (annealing) at a temperature of about 775 ℃. Next, the insulating layer 150 is planarized to expose the upper surface of the bit line hard mask layer pattern 124 constituting the bit line pattern 120 as shown in FIG. 4. In one example, this planarization is performed using a chemical mechanical polishing (CMP) method.

다음에 도 5에 나타낸 바와 같이, 비트라인하드마스크층패턴(124) 및 절연층(150) 위에 식각정지층(160)을 형성한다. 식각정지층(160)은 절연층(150)과의 식각선택비가 충분한 물질로 형성한다. 일 예에서, 절연층(150)을 BPSG 산화층으로 형성한 경우, 식각정지층(160)은 질화층으로 형성할 수 있다. 다음에 식각정지층(160) 위에 희생절연층(170)을 형성한다. 희생절연층(170)은 식각정지층(160)과 충분한 식각선택비를 갖는 물질로 형성한다. 식각정지층(160)을 질화층으로 형성한 경우, 희생절연층(170)은 산화층으로 형성할 수 있다. 비록 도면상에는 희생절연층(170)이 단층으로 이루어져 있는 것으로 도시되어 있지만, 경우에 따라서는 복수의 절연층으로 이루어질 수도 있다. 또한 희생절연층(170) 내에는 후속의 형성되는 스토리지노드를 지지하기 위한 지지층(미도시)이 배치되도록 할 수도 있다.Next, as shown in FIG. 5, an etch stop layer 160 is formed on the bit line hard mask layer pattern 124 and the insulating layer 150. The etch stop layer 160 is formed of a material having sufficient etching selectivity with the insulating layer 150. In an example, when the insulating layer 150 is formed of a BPSG oxide layer, the etch stop layer 160 may be formed of a nitride layer. Next, a sacrificial insulating layer 170 is formed on the etch stop layer 160. The sacrificial insulating layer 170 is formed of a material having a sufficient etching selectivity with the etch stop layer 160. When the etch stop layer 160 is formed of a nitride layer, the sacrificial insulating layer 170 may be formed of an oxide layer. Although the sacrificial insulating layer 170 is illustrated as being made of a single layer in the drawing, in some cases, the sacrificial insulating layer 170 may be formed of a plurality of insulating layers. In addition, a support layer (not shown) for supporting a storage node to be formed later may be disposed in the sacrificial insulating layer 170.

다음에 희생절연층(170)에 대한 패터닝을 수행하여, 도 6에 나타낸 바와 같이, 희생절연층패턴(174)을 형성한다. 희생절연층패턴(174) 형성을 위한 패터닝은, 통상의 포토레지스트층 코팅공정과, 포토레지스트층패턴 형성을 위한 포토레지스트층에 대한 노광 및 현상공정과, 그리고 포토레지스트층패턴을 식각마스크로 한 식각공정을 통해 이루어진다. 그런데 소자의 집적도가 증가하여, 예컨대 40nm 이하의 피치가 되면 패턴들 사이의 간격은 극히 협소해지지만, 노광장비 내에서의 정렬오차, 노광 공정의 한계 등은 여전히 존재하며, 그 결과, 원하지 않은 미스얼라인(misalign)이 발생할 가능성이 높아진다. 도 6에서 미스얼라인이 발생되지 않은 경우 형성된 희생절연층패턴(172)은 점선으로 나타내었으며, 반면에 본 예에서와 같이 미스얼라인이 발생된 경우 형성된 희생절연층패턴(174)은 실선으로 나타내었다. 즉 도면에서 화살표로 나타낸 바와 같이, 정확하게 정렬이 이루어지는 경우 형성된 희생절연층패턴(172)보다 오른쪽 방향으로 일정 간격(a)만큼 이동된 상태로 희생절연층패턴(174)이 형성되었으며, 이에 따라 후속으로 형성되는 스토리지노드와 하부의 스토리지노드컨택(144) 사이의 정렬 문제가 발생될 수 있으며, 이로 인해 인접한 스토리지노드 사이의 브리지(bridge) 현상이 발생될 수 있다. 본 예에서는 이를 방지하기 위해 증강된 고 어스펙트 비 공정(eHARP; enhanced High Aspect Ratio Process)을 사용하여 갭필절연층을 형성하는데, 이에 대해서는 아래에 상세히 설명하기로 한다.Next, the sacrificial insulating layer 170 is patterned to form the sacrificial insulating layer pattern 174 as shown in FIG. 6. Patterning for forming the sacrificial insulating layer pattern 174 includes a conventional photoresist layer coating process, an exposure and development process of a photoresist layer for forming a photoresist layer pattern, and a photoresist layer pattern as an etch mask. It is made through the etching process. However, when the degree of integration of the device increases, for example, a pitch of 40 nm or less, the spacing between the patterns becomes extremely narrow, but there are still alignment errors in the exposure equipment, limitations of the exposure process, and as a result, unwanted misses The likelihood of misalignment increases. In FIG. 6, the sacrificial insulating layer pattern 172 formed when no misalignment is generated is shown by a dotted line, whereas the sacrificial insulating layer pattern 174 formed when a misalignment is generated as in this example is represented by a solid line. Indicated. That is, as indicated by the arrows in the figure, the sacrificial insulating layer pattern 174 is formed in a state in which it is moved by a predetermined distance (a) to the right direction than the sacrificial insulating layer pattern 172 formed when the alignment is made correctly. An alignment problem between the storage node formed as a lower portion and the storage node contact 144 formed below may occur, which may cause a bridge phenomenon between adjacent storage nodes. In this example, a gap fill insulating layer is formed using an enhanced high aspect ratio process (eHARP) to prevent this, which will be described in detail below.

희생절연층패턴(174)을 형성한 후에는, 도 7에 나타낸 바와 같이, 희생절연층패턴(174)에 의해 노출되는 식각정지층(160)을 제거하여 식각정지층패턴(162)을 형성한다. 도 4 및 도 5를 참조하여 설명한 바와 같이, 식각정지층(160)은 희생절연층패턴(174) 및 절연층(150)과 충분한 식각선택비를 갖는 물질로 형성하므로, 식각정지층패턴(162)이 형성되는 과정에서 희생절연층패턴(174) 및 절연층(150)은 큰 영향을 받지 않는다. 다음에 희생절연층패턴(174) 및 식각정지층패턴(162)에 의해 노출되는 절연층(150)을 제거하여 절연층패턴(152)을 형성한다. 절연층패턴(152), 식각정지층패턴(162), 및 희생절연층패턴(174)에 의해 하부의 스토리지노드컨택(144)의 일부 표면을 노출시키는 스토리지노드 컨택홀(176)이 한정된다. 도 6을 참조하여 설명한 바와 같이, 미스얼라인이 발생되지 않고 정상적으로 형성된 희생절연층패턴(172)의 경우, 하나의 스토리지노드 컨택홀(176) 내에 하나의 스토리지노드컨택(144)만 노출된다. 그러나 본 예에서와 같이 미스얼라인이 발생되어 비정상적으로 형성된 희생절연층패턴(174)의 경우, 도 7에서 왼쪽에 배치되는 제1 스토리지노드컨택(144a)을 노출시키는 정상적인 제1 개구부(152a)와 함께, 인접한 제2 스토리지노드컨택(144b)의 표면 일부를 노출시키는 비정상적인 제2 개구부(152b)가 스토리지노드 컨택홀(176) 내에 포함된다. 이 상태에서 스토리지노드를 형성하는 경우 상호 인접한 제1 스토리지노드컨택(144a) 및 제2 스토리지노드컨택(144b)이 하나의 스토리지노드에 의해 상호 전기적으로 연결되는 브리지(bridge)가 발생하게 된다.After the sacrificial insulating layer pattern 174 is formed, as shown in FIG. 7, the etch stop layer 160 exposed by the sacrificial insulating layer pattern 174 is removed to form the etch stop layer pattern 162. . As described above with reference to FIGS. 4 and 5, the etch stop layer 160 is formed of a material having sufficient etching selectivity with the sacrificial insulating layer pattern 174 and the insulating layer 150, and thus the etch stop layer pattern 162. ), The sacrificial insulating layer pattern 174 and the insulating layer 150 are not significantly affected. Next, the insulating layer 150 exposed by the sacrificial insulating layer pattern 174 and the etch stop layer pattern 162 is removed to form the insulating layer pattern 152. The storage node contact hole 176 exposing a portion of the surface of the lower storage node contact 144 is defined by the insulating layer pattern 152, the etch stop layer pattern 162, and the sacrificial insulating layer pattern 174. As described with reference to FIG. 6, in the case of the sacrificial insulating layer pattern 172 formed without a misalignment, only one storage node contact 144 is exposed in one storage node contact hole 176. However, in the case of the sacrificial insulating layer pattern 174 that is abnormally formed due to misalignment as in this example, the normal first opening 152a exposing the first storage node contact 144a disposed on the left side in FIG. 7. In addition, an abnormal second opening 152b that exposes a portion of the surface of the adjacent second storage node contact 144b is included in the storage node contact hole 176. When the storage node is formed in this state, a bridge is formed in which adjacent first storage node contacts 144a and second storage node contacts 144b are electrically connected to each other by one storage node.

따라서 이를 방지하기 위해, 도 8에 나타낸 바와 같이, 전면에 갭필절연층(180)을 형성한다. 이때 갭필절연층(180)은 비정상적인 제2 개구부(152b) 내부를 완전히 매립할 수 있도록 형성하는데, 일 예로 대략 40-50Å의 두께로 형성한다. 본 예에서, 갭필절연층(180)은 H2O와 함께 O3/TEOS(TetraEthyl OrthoSilicate)를 이용한 "증강된 고 어스펙트 비 공정"(eHARP)을 사용하여 형성한다. 이에 따라 갭필절연층(180)은, O3 TEOS(TetraEthyl OrthoSilicate) 산화층으로 형성된다. 증강된 고 어스펙트비 공정(eHARP)은, 대략 400-460 torr의 압력 및 대략 470-570℃의 온도에서 대략 0.3-0.5 Å/초의 증착속도가 유지되도록 하는 조건하에서 수행한다. 이때 H2O:TEOS:O3:N2 소스는 대략 9:1:15:26의 비율로 공급한다. 이와 같이 증강된 고 어스펙트비 공정(eHARP)을 이용하여 형성된 캡필절연층(180)은, H2O의 이용으로 증착되는 막 내부에 불순물이 매우 적으며, 증착율이 매우 낮으므로 스텝 커버리지(step coverage)가 100%에 가가운 특성을 나타낸다. 따라서 비록 비정상적인 제2 개구부(152b) 내부의 어스펙트 비가 12:1 이상보다 높더라도 보이드(void) 없이 충분히 매립되도록 할 수 있다.Therefore, in order to prevent this, as shown in FIG. 8, a gap fill insulating layer 180 is formed on the entire surface. In this case, the gap fill insulating layer 180 is formed to completely fill the abnormal second opening 152b. For example, the gap fill insulating layer 180 is formed to have a thickness of about 40-50 μs. In this example, the gap fill insulating layer 180 is formed using an "enhanced high aspect ratio process" (eHARP) using O 3 / TEOS (TetraEthyl OrthoSilicate) with H 2 O. Accordingly, the gap fill insulating layer 180 is formed of an O 3 TEOS (TetraEthyl OrthoSilicate) oxide layer. The enhanced high aspect ratio process (eHARP) is performed under conditions such that a deposition rate of approximately 0.3-0.5 kPa / sec is maintained at a pressure of approximately 400-460 torr and a temperature of approximately 470-570 ° C. The H 2 O: TEOS: O 3 : N 2 source is then fed at a ratio of approximately 9: 1: 15: 26. The cap fill insulating layer 180 formed by using the enhanced high aspect ratio process (eHARP) has very little impurities in the film deposited by using H 2 O, and the deposition rate is very low. The coverage shows a characteristic that is close to 100%. Therefore, even if the aspect ratio inside the abnormal second opening 152b is higher than 12: 1 or more, it can be sufficiently buried without voids.

다음에 캡필절연층(180)에 대한 식각을 수행하여, 도 9에 나타낸 바와 같이, 미스얼라인에 의해 비정상적으로 형성된 제2 개구부(152b) 내에 배치된 갭필절연층(180)을 제외한 나머지 갭필절연층을 모두 제거한다. 일 예에서, 갭필절연층(180)에 대한 식각은, HF 식각액을 이용한 습식식각방법을 사용하여 수행한다. HF 식각액을 이용한 습식식각을 수행하는 경우, 비정상적으로 형성된 제2 개구부(152b) 내에 배치된 캡필절연층(180)은, 증강된 고 어스펙트 비 공정(eHARP)의 특성에 의해 높은 스텝 커버리지로 견고하게 형성되어 있으므로, 나머지 캡필절연층(180)이 모두 제거되더라도 제2 개구부(152b) 내부에 남게 된다. 다음에 도 10에 나타낸 바와 같이, 전면에 스토리지노드용 도전막(미도시)을 형성하고, 통상의 노드분리공정을 수행하여 노드 분리된 스토리지노드(190)를 형성한다. 비록 스토리지노드 컨택홀(도 9의 176)을 한정하는 희생절연층패턴(174)이 미스얼라인이 발생한 상태로 형성되더라도, 비정상적으로 형성된 개구부 내에는 갭필절연층(180)이 채워져 있으므로, 스토리지노드(190)에 의해 인접한 스토리지노드컨택들(144a, 144b)이 브리지되는 현상을 발생되지 않는다.Next, the cap fill insulating layer 180 is etched, and as shown in FIG. 9, the remaining gap fill insulating layer excluding the gap fill insulating layer 180 disposed in the second opening 152b abnormally formed by misalignment. Remove all layers. In one example, the etching of the gap fill insulating layer 180 is performed using a wet etching method using an HF etchant. When performing wet etching using an HF etchant, the cap fill insulating layer 180 disposed in the abnormally formed second opening 152b has a high step coverage due to the enhanced high aspect ratio process (eHARP). Since the remaining cap fill insulating layer 180 is removed, the inside of the second opening 152b remains. Next, as illustrated in FIG. 10, a conductive node for a storage node (not shown) is formed on the entire surface, and a storage node 190 separated from a node is formed by performing a normal node separation process. Although the sacrificial insulating layer pattern 174 defining the storage node contact hole 176 of FIG. 9 is formed in a misaligned state, the gap fill insulating layer 180 is filled in the abnormally formed opening. The adjacent storage node contacts 144a and 144b are not bridged by the 190.

110...기판 120...비트라인패턴
130...비트라인스페이서 140...스토리지노드컨택용 도전막
142, 144...스토리지노드컨택 150...절연층
152...절연층패턴 160...식각정지층
162...식각정지층패턴 170...희생절연층
172, 174...희생절연층패턴 176...스토리지노드 컨택홀
180...캡핑절연층 190...노드분리된 스토리지노드110 ... substrate 120 ... bit line pattern
130 ... Bit Liner 140 ... Conductive Film for Storage Node Contact
142, 144 Storage node contact 150 Insulation layer
152 Insulation layer pattern 160 Etch stop layer
162 etch stop layer pattern 170 sacrificial insulation layer
172, 174 ... Sacrifice insulation layer pattern 176 ... Storage node contact hole
180 ... Capping insulation layer 190 ... Separated storage node

Claims (13)

매몰게이트가 형성된 기판 위에 비트라인패턴들을 형성하는 단계;
상기 비트라인패턴들 사이를 스토리지노드컨택 및 절연층으로 매립시키는 단계;
상기 비트라인패턴들 및 절연층 위에 식각정지층을 형성하는 단계;
상기 식각정지층 위에 스토리지노드 컨택홀 형성을 위한 희생절연층을 형성하는 단계;
상기 희생절연층 및 절연층의 일부를 제거하여 상기 스토리지노드컨택의 일부 표면을 노출시키는 희생절연층패턴 및 절연층패턴을 형성하는 단계;
상기 절연층패턴에 의해 상기 스토리지노드컨택을 노출시키는 개구부 중에서 미스얼라인에 의해 비정상적으로 형성된 개구부를 갭필절연층으로 채우는 단계; 및
상기 스토리지노드컨택의 노출된 부분에 전기적으로 연결되도록 스토리지노드를 형성하는 단계를 포함하는 반도체 메모리소자의 제조방법.Forming bit line patterns on the substrate on which the investment gate is formed;
Filling the bit line patterns with the storage node contact and the insulating layer;
Forming an etch stop layer on the bit line patterns and the insulating layer;
Forming a sacrificial insulating layer for forming a storage node contact hole on the etch stop layer;
Removing the sacrificial insulating layer and a portion of the insulating layer to form a sacrificial insulating layer pattern and an insulating layer pattern exposing a part of the surface of the storage node contact;
Filling an opening formed abnormally by a misalignment with a gap fill insulating layer among openings exposing the storage node contact by the insulating layer pattern; And
Forming a storage node to be electrically connected to an exposed portion of the storage node contact. 제1항에 있어서,
상기 비트라인패턴은, 비트라인도전층패턴 및 비트라인하드마스크층패턴이 순차적으로 적층되는 구조로 형성하는 반도체 메모리소자의 제조방법.The method of claim 1,
And the bit line pattern has a structure in which a bit line conductive layer pattern and a bit line hard mask layer pattern are sequentially stacked. 제1항에 있어서, 상기 비트라인패턴들 사이를 스토리지노드컨택 및 절연층으로 매립시키는 단계는,
상기 비트라인패턴들 사이가 채워지도록 스토리지노드컨택용 도전층을 형성하는 단계;
상기 비트라인패턴들이 노출되도록 상기 스토리지노드컨택용 도전층에 대한 평탄화를 수행하는 단계;
상기 평탄화가 수행된 스토리지노드컨택용 도전층에 대한 에치백(etchback)을 수행하여 상기 비트라인패턴 표면으로부터 리세스된 스토리지노드컨택을 형성하는 단계;
상기 스토리지노드컨택의 리세스된 부분이 채워지도록 절연층을 형성하는 단계; 및
상기 비트라인패턴 표면이 노출되도록 상기 절연층에 대한 평탄화를 수행하는 단계를 포함하는 반도체 메모리소자의 제조방법.The method of claim 1, wherein the filling of the bit line patterns with the storage node contact and the insulating layer comprises:
Forming a conductive layer for a storage node contact to fill the bit line patterns;
Planarizing the conductive layer for the storage node contact to expose the bit line patterns;
Performing a etchback on the planarized storage node contact conductive layer to form a storage node contact recessed from the bit line pattern surface;
Forming an insulating layer to fill the recessed portion of the storage node contact; And
And planarizing the insulating layer to expose the bit line pattern surface. 제3항에 있어서,
상기 스토리지노드컨택용 도전층은 폴리실리콘층으로 형성하는 반도체 메모리소자의 제조방법.The method of claim 3,
And the conductive node for storage node contact is formed of a polysilicon layer. 제3항에 있어서,
상기 평탄화가 수행된 스토리지노드컨택용 도전층에 대한 에치백(etchback)을 수행하는 단계는, 상기 스토리지노드컨택이 상기 비트라인패턴의 표면으로부터 300-400Å 깊이만큼 리세스되도록 수행하는 반도체 메모리소자의 제조방법.The method of claim 3,
Etching the conductive layer for the storage node contact on which the planarization has been performed may include performing the step of allowing the storage node contact to be recessed by a depth of 300-400 μs from the surface of the bit line pattern. Manufacturing method. 제3항에 있어서,
상기 절연층은, BPSG(Boron Phosphorus Silicate Glass) 산화층으로 형성하는 반도체 메모리소자의 제조방법.The method of claim 3,
The insulating layer is a semiconductor memory device manufacturing method of forming a BPSG (Boron Phosphorus Silicate Glass) oxide layer. 제1항에 있어서, 상기 미스얼라인에 의해 비정상적으로 형성된 개구부를 갭필절연층으로 채우는 단계는,
상기 희생절연층패턴 및 절연층패턴이 형성된 결과물 전면에 증강된 고 어스텍트 비 공정(eHARP)으로 갭필절연층을 형성하는 단계; 및
상기 갭필절연층에 대한 식각을 수행하여 상기 미스얼라인에 의해 비정상적으로 형성된 개구부 내에 배치된 갭필절연층을 제외한 나머지 갭필절연층을 제거하는 단계를 포함하는 반도체 메모리소자의 제조방법.The method of claim 1, wherein filling the openings abnormally formed by the misalignment with a gap fill insulating layer comprises:
Forming a gap fill insulating layer on the sacrificial insulating layer pattern and the resultant layer on the entire surface of the resulting product by an enhanced high ratio ratio process (eHARP); And
And etching the gap fill insulating layer to remove the remaining gap fill insulating layer except for the gap fill insulating layer disposed in the opening formed abnormally by the misalignment. 제7항에 있어서,
상기 증강된 고 어스펙트비 공정(eHARP)으로 갭필절연층을 형성하는 단계는, 400-460 torr의 압력 및 470-570℃의 온도에서 수행하는 반도체 메모리소자의 제조방법.The method of claim 7, wherein
The forming of the gap fill insulating layer by the enhanced high aspect ratio process (eHARP) is performed at a pressure of 400-460 torr and a temperature of 470-570 ° C. 제8항에 있어서,
상기 증강된 고 어스펙트비 공정(eHARP)으로 갭필절연층을 형성하는 단계는, 0.3-0.5 Å/초의 증착속도를 유지하면서 수행하는 반도체 메모리소자의 제조방법.The method of claim 8,
Forming a gap fill insulating layer by the enhanced high aspect ratio process (eHARP), while maintaining a deposition rate of 0.3-0.5 s / sec. 제8항에 있어서,
상기 증강된 고 어스펙트비 공정(eHARP)으로 갭필절연층을 형성하는 단계는, O3 TEOS(TetraEthyl OrthoSilicate) 산화층을 형성하여 수행하는 반도체 메모리소자의 제조방법.The method of claim 8,
The forming of the gap fill insulating layer by the enhanced high aspect ratio process (eHARP) is performed by forming an oxide layer of O 3 TEOS (TetraEthyl OrthoSilicate). 제8항에 있어서,
상기 증강된 고 어스펙트비 공정(eHARP)으로 갭필절연층을 형성하는 단계는, H2O:TEOS:O3:N2 소스를 9:1:15:26의 비율로 공급하여 수행하는 반도체 메모리소자의 제조방법.The method of claim 8,
The forming of the gap fill insulating layer by the enhanced high aspect ratio process (eHARP) may be performed by supplying a H 2 O: TEOS: O 3 : N 2 source at a ratio of 9: 1: 15: 26. Method of manufacturing the device. 제8항에 있어서,
상기 갭필절연층에 대한 식각을 수행하는 단계는, 습식식각방법을 사용하여 수행하는 반도체 메모리소자의 제조방법.The method of claim 8,
The etching of the gap fill insulating layer may be performed by using a wet etching method. 제12항에 있어서,
상기 습식식각방법은 HF 식각액을 사용하여 수행하는 반도체 메모리소자의 제조방법.The method of claim 12,
The wet etching method is a method of manufacturing a semiconductor memory device using a HF etchant.
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