KR20080061493A - Method of fabricating storage node contact in the semiconductor device - Google Patents

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KR20080061493A KR1020060136284A KR20060136284A KR20080061493A KR 20080061493 A KR20080061493 A KR 20080061493A KR 1020060136284 A KR1020060136284 A KR 1020060136284A KR 20060136284 A KR20060136284 A KR 20060136284A KR 20080061493 A KR20080061493 A KR 20080061493A
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Abstract

A method for forming a storage node contact of a semiconductor device is provided to reduce the burden of an etch process for forming a storage node contact hole by removing an insulation layer pattern between bitlines to form a storage node contact hole. An insulation layer pattern is formed on a semiconductor substrate(102) having a cell transistor and a contact plug. A bitline is formed between the insulation layer patterns. The insulation layer pattern is removed to form a storage node contact hole between the bitlines. A first conductive layer(122) is formed in a portion of the storage node contact hole. A second conductive layer(128) having a width greater than that of the first conductive layer is formed on the first conductive layer to form a storage node contact. A damascene process can be performed to form the bitline.

Description

반도체 소자의 스토리지 노드 콘택 형성 방법{Method of fabricating storage node contact in the semiconductor device} Method for fabricating storage node contact in the semiconductor device

도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 스토리지 노드 콘택 형성 방법을 설명하기 위한 소자의 단면도들이다. 1A to 1I are cross-sectional views of devices for describing a method of forming a storage node contact of a semiconductor device according to the present invention.

<도면의 주요 부호에 대한 부호 설명><Description of Signs for Main Signs in Drawings>

102 : 반도체 기판 104 : 제1 절연막102 semiconductor substrate 104 first insulating film

106 : 제2 절연막 패턴 108 : 스페이서106: second insulating film pattern 108: spacer

110 : 금속 장벽층 112 : 금속층110: metal barrier layer 112: metal layer

114 : 제1 하드 마스크 116 : 제2 하드 마스크114: first hard mask 116: second hard mask

118 : 반사 방지막 120 : 포토 레지스트 패턴118: antireflection film 120: photoresist pattern

122 : 제1 도전막 124 : 제3 하드 마스크122: first conductive film 124: third hard mask

126 : 포토 레지스트 패턴 128 : 제2 도전막126 photoresist pattern 128 second conductive film

본 발명은 반도체 소자의 스토리지 노드 콘택(Storage Node Contact; SNC) 형성 방법에 관한 것으로, 특히 스토리지 노드 콘택 형성시 식각 공정의 부담을 줄 일 수 있는 반도체 소자의 스토리지 노드 콘택 방법에 관한 것이다.The present invention relates to a method of forming a storage node contact (SNC) of a semiconductor device, and more particularly, to a method of contacting a storage node of a semiconductor device capable of reducing the burden of an etching process when forming a storage node contact.

반도체 소자의 고집적화에 따라, 디램(DRAM) 등의 반도체 소자에서 비트 라인콘택(Bit Line Contact; BLC) 또는 캐패시터의 스토리지 노드 콘택 공정시 충분한 공정마진을 확보하기 위하여 자기 정렬 콘택(Self Align Contact; SAC) 공정을 적용하고 있다.As semiconductor devices are highly integrated, self-aligned contacts (SAC) are used to secure sufficient process margins during bit line contact (BLC) or storage node contact processes of capacitors in semiconductor devices such as DRAMs. ) Process is applied.

이러한 자기 정렬 콘택 공정을 적용한 종래의 스토리지 노드 콘택 형성방법에 따르면, 먼저 반도체 기판 상에 금속 장벽층, 금속막 및 하드 마스크가 순차적으로 적층된 비트라인을 형성한다. 그 다음, 비트 라인을 덮도록 반도체 기판 전면 상에 질화막을 증착하고 식각하여 비트 라인 측벽에 비트 라인 스페이서를 형성한다. 그 후, 비트라인 사이의 공간을 매립하도록 기판 전면 상에 고밀도 플라즈마(High Density Plamsa; HDP) 절연막으로 층간 절연막을 형성하고, 화학기계연마(Chemical Mechanical Polishing; CMP)로 평탄화를 수행한다. 그 다음, SAC 공정에 의해 비트 라인 사이의 기판이 일부 노출되도록 층간 절연막을 식각하여 스토리지 노드 콘택홀을 형성한다. 그 후, 콘택홀 세정 공정을 수행하고, 증착 및 분리공정에 의해 콘택홀을 매립하도록 스토리지 노드 콘택을 형성한다.According to the conventional storage node contact forming method applying the self-aligned contact process, first, a bit line in which a metal barrier layer, a metal film, and a hard mask are sequentially stacked is formed on a semiconductor substrate. Next, a nitride film is deposited on the entire surface of the semiconductor substrate so as to cover the bit lines and etched to form bit line spacers on the sidewalls of the bit lines. Thereafter, an interlayer insulating film is formed of a high density plasma (HDP) insulating film on the entire surface of the substrate so as to fill the space between the bit lines, and planarization is performed by chemical mechanical polishing (CMP). Next, the interlayer insulating layer is etched to partially expose the substrate between the bit lines by the SAC process to form a storage node contact hole. Thereafter, the contact hole cleaning process is performed, and the storage node contacts are formed to fill the contact holes by deposition and separation processes.

그러나, 소자의 고집적화가 점점 더 가속화되면서 비트 라인과 스토리지 노드 콘택 사이의 정렬마진이 부족해지고, 이에 따라 비트 라인의 높이가 높아져서 식각해야 하는 층간 절연막의 높이도 높아지게 된다. 따라서 자기 정렬 콘택 공정에 의한 콘택홀 식각 공정시 상당한 부담이 되어 스토리지 노드 콘택홀이 제 위치에 형성되지 않거나 비트 라인이 기울어지는 문제점이 발생할 수 있다. 이로 인하 여 소자 패일(fail)이 발생함으로써, 결국 소자의 수율 및 신뢰성을 저하시키게 된다.However, as the integration of devices becomes more and more accelerated, the alignment margin between the bit line and the storage node contact is insufficient, thereby increasing the height of the bit line and increasing the height of the interlayer insulating layer to be etched. Therefore, the contact hole etching process by the self-aligned contact process is a significant burden may cause the storage node contact hole is not formed in place or the bit line is inclined. As a result, an element fail occurs, resulting in a decrease in yield and reliability of the element.

본 발명은 비트 라인 사이에 형성된 절연막 패턴을 제거하여 스토리지 노드 콘택홀을 형성함으로써 스토리지 노드 콘택홀을 형성하는 식각 공정의 부담을 줄일 수 있다.The present invention can reduce the burden of the etching process of forming the storage node contact holes by removing the insulating layer pattern formed between the bit lines to form the storage node contact holes.

본 발명의 바람직한 실시예에 따른 반도체 소자의 스토리지 노드 콘택 형성 방법은, 셀 트랜지스터와 콘택 플러그가 형성된 반도체 기판 상부에 절연막 패턴을 형성하고 상기 절연막 패턴 사이에 비트 라인을 형성하는 단계와, 상기 절연막 패턴을 제거하여 상기 비트 라인 사이에 스토리지 노드 콘택홀을 형성하는 단계와, 상기 스토리지 노드 콘택홀의 일부에 제1 도전막을 형성하는 단계 및 상기 제1 도전막 상부에 상기 제1 도전막보다 폭이 넓은 제2 도전막을 형성하여 스토리지 노드 콘택을 형성하는 단계를 포함한다.According to an embodiment of the present disclosure, a method of forming a storage node contact of a semiconductor device may include forming an insulating layer pattern on a semiconductor substrate on which a cell transistor and a contact plug are formed, and forming a bit line between the insulating layer pattern and the insulating layer pattern. Forming a storage node contact hole between the bit lines by forming a storage node contact hole; forming a first conductive layer on a portion of the storage node contact hole; and forming a storage node contact hole in a portion of the storage node contact hole, and having a wider width than the first conductive layer on the first conductive layer. Forming a second conductive layer to form a storage node contact.

상기 비트 라인은 다마신 공정으로 형성할 수 있다. 상기 제2 도전막을 형성하는 단계는, 상기 제1 도전막의 일부가 노출되며 상기 제1 도전막의 폭보다 큰 폭으로 하드 마스크 패턴을 형성하는 단계 및 상기 하드 마스크 패턴 사이를 상기 제2 도전막으로 매립하는 단계를 포함할 수 있다. 상기 하드 마스크는 열 공정 후 수축될 수 있다. 상기 하드 마스크는 BPSG로 형성할 수 있다.The bit line may be formed by a damascene process. The forming of the second conductive layer may include forming a hard mask pattern in which a portion of the first conductive layer is exposed and greater than the width of the first conductive layer, and filling the second conductive layer between the hard mask patterns. It may include the step. The hard mask may shrink after the thermal process. The hard mask may be formed of BPSG.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 비트 라인 형성방법을 설명하기 위한 소자의 단면도들이다. 1A to 1I are cross-sectional views of devices for explaining a method of forming a bit line of a semiconductor device according to the present invention.

도 1a를 참조하면, 게이트 및 소오스/드레인 영역을 포함하는 셀 트랜지스터(도시하지 않음)가 형성된 반도체 기판(102) 상부에 제1 절연막(104)을 형성한다. 제1 절연막(104)에는 상기 셀 트랜지스터와 연결된 다수의 콘택 플러그들(도시하지 않음)이 형성된다. 그리고, 제1 절연막(104) 상부에 제2 절연막 패턴(106)을 형성한다. 바람직하게, 제2 절연막 패턴(106)은 산화막으로 형성할 수 있다. Referring to FIG. 1A, a first insulating layer 104 is formed on a semiconductor substrate 102 on which a cell transistor (not shown) including a gate and a source / drain region is formed. A plurality of contact plugs (not shown) connected to the cell transistor are formed in the first insulating layer 104. The second insulating film pattern 106 is formed on the first insulating film 104. Preferably, the second insulating film pattern 106 may be formed of an oxide film.

이어서, 제2 절연막 패턴(106)의 측벽에 스페이서(108)를 형성한다. 스페이서(108)는 후속하는 자기 정렬 콘택(Self Align Contact; SAC) 식각 공정시 패일이 발생하는 것을 방지한다. 바람직하게는 스페이서(108)는 질화막으로 형성할 수 있다.Subsequently, spacers 108 are formed on sidewalls of the second insulating layer pattern 106. The spacer 108 prevents a failure from occurring in a subsequent Self Align Contact (SAC) etch process. Preferably, the spacer 108 may be formed of a nitride film.

이어서, 스페이서(108) 사이의 공간중 제1 절연막(104)과 접하는 영역에 금 속 장벽층(110)을 형성한다. 바람직하게는 금속 장벽층(110)은 Ti/TiN 적층막으로 형성할 수 있다. 그리고 금속 장벽층(110) 상부에 금속층(112)을 형성하고, 금속층 상부에 제1 하드 마스크(114)를 형성한다. 바람직하게는, 금속층은 청스텐(W)을 이용하여 형성하며, 제1 하드 마스크(114)는 질화막으로 형성할 수 있다. 그리고 전체 구조 상부를 평탄화 공정, 예를 들면 화학 물리 연마 공정을 실시하여 평탄화시킴으로써 다마신(damascene) 공정으로 비트 라인을 형성한다.Subsequently, the metal barrier layer 110 is formed in a region of the space between the spacers 108 and in contact with the first insulating layer 104. Preferably, the metal barrier layer 110 may be formed of a Ti / TiN laminate. The metal layer 112 is formed on the metal barrier layer 110, and the first hard mask 114 is formed on the metal layer. Preferably, the metal layer may be formed using the blue stainless steel (W), and the first hard mask 114 may be formed of a nitride film. Then, the upper part of the entire structure is planarized, for example, by chemical physical polishing to planarize, thereby forming a bit line in a damascene process.

도 1b를 참조하면, 상기 비트 라인을 포함한 전체 구조 상부에 제2 하드 마스크(116)와 반사 방지막(118)을 형성하고 반사 방지막 상부에 포토 레지스트 패턴(120)을 형성한다. Referring to FIG. 1B, the second hard mask 116 and the antireflection film 118 are formed on the entire structure including the bit line, and the photoresist pattern 120 is formed on the antireflection film.

도 1c를 참조하면, 포토 레지스트 패턴(120; 도 1b 참조)을 식각 마스크로 이용한 식각 공정을 실시하여 제2 하드 마스크(116; 도 1b 참조)을 패터닝한다. 이어서 포토 레지스트 패턴(120)과 반사 방지막(118; 도 1b 참조)를 제거한다. 그리고 제2 하드 마스크(116) 패턴을 이용한 식각 공정을 실시하여 제2 절연막 패턴(106)을 제거함으로써, 후속하는 공정에서 스토리지 노드 콘택이 형성될 콘택홀을 형성한다. 이후에 제2 하드 마스크(116) 패턴을 제거한다.Referring to FIG. 1C, the second hard mask 116 (see FIG. 1B) is patterned by performing an etching process using the photoresist pattern 120 (see FIG. 1B) as an etching mask. Next, the photoresist pattern 120 and the anti-reflection film 118 (see FIG. 1B) are removed. The second insulating layer pattern 106 is removed by performing an etching process using the second hard mask 116 pattern to form a contact hole in which a storage node contact is to be formed in a subsequent process. Thereafter, the second hard mask 116 pattern is removed.

종래 기술에서는 비트 라인을 형성한 후 비트 라인 상부까지 층간 절연막을 형성하고, 상기 층간 절연막을 식각하여 스토리지 노드 콘택홀을 형성한다. 이로 인하여 종래 기술에서는 두꺼운 절연막을 한번에 식각해야 하기 때문에 스토리지 노드 콘택홀을 형성하는 공정이 용이하지 않다. 이에 따라 스토리지 노드 콘택홀이 제 위치에 형성되지 않아 소자 패일이 발생할 수 있다. 하지만 본 발명에서는 비트 라인 형성 후에 비트 라인 사이에 형성된 제2 절연막 패턴(106)을 제거하여 스토리지 노드 콘택이 형성될 콘택홀을 형성하기 때문에, 종래 기술에 비해 제거해야 하는 절연막의 두께가 감소된다. 이에 따라 식각 공정에 대한 부담이 줄어들어 스토리지 노드 콘택홀을 보다 용이하게 형성할 수 있다.In the related art, after the bit line is formed, an interlayer insulating layer is formed to the upper portion of the bit line, and the interlayer insulating layer is etched to form a storage node contact hole. For this reason, in the prior art, the process of forming the storage node contact hole is not easy because the thick insulating film must be etched at once. Accordingly, the storage node contact hole may not be formed in place, and device fail may occur. However, in the present invention, since the second insulating film pattern 106 formed between the bit lines is formed after the bit line is formed to form a contact hole in which the storage node contact is to be formed, the thickness of the insulating film to be removed is reduced compared to the prior art. As a result, the burden on the etching process is reduced, so that the storage node contact hole can be more easily formed.

도 1d를 참조하면, 상기 콘택홀을 포함하는 전체 구조 상부에 제1 도전막(122)을 형성하여 상기 콘택홀을 제1 도전막(122)으로 매립한다. 바람직하게 제1 도전막(122)은 폴리 실리콘으로 형성할 수 있다.Referring to FIG. 1D, a first conductive layer 122 is formed on the entire structure including the contact hole to fill the contact hole with the first conductive layer 122. Preferably, the first conductive layer 122 may be formed of polysilicon.

도 1e를 참조하면, 제1 도전막(122)에 대해 전면 식각 공정을 실시하여 상기 콘택홀의 일부에만 제1 도전막(122)이 남도록 형성한다.Referring to FIG. 1E, an entire surface etching process may be performed on the first conductive layer 122 so that the first conductive layer 122 remains only in a part of the contact hole.

도 1f를 참조하면, 상기 콘택홀을 포함하는 전체 구조 상부에 제3 하드 마스크(124)를 형성한다. 제3 하드 마스크(124)는 열 공정을 통해 수축하는 성질이 있는 물질, 예를 들면 BPSG(Borophospho Silicate Glass) 산화막 등을 이용하여 형성할 수 있다. 그리고 제3 하드 마스크(124) 상부에 포토 레지스트 패턴(126)을 형성한다.Referring to FIG. 1F, a third hard mask 124 is formed on the entire structure including the contact hole. The third hard mask 124 may be formed using a material having a property of shrinking through a thermal process, for example, a BPSG (Borophospho Silicate Glass) oxide film. The photoresist pattern 126 is formed on the third hard mask 124.

도 1g를 참조하면, 포토 레지스트 패턴(126)을 이용한 식각 공정을 실시하여 제3 하드 마스크(124)의 일부를 제거하여 제3 하드 마스크(124) 패턴을 형성한다. 이때 제1 도전막(122)의 일부가 노출된다.Referring to FIG. 1G, an etching process using the photoresist pattern 126 is performed to remove a portion of the third hard mask 124 to form a third hard mask 124 pattern. At this time, a part of the first conductive film 122 is exposed.

도 1h를 참조하면, 제3 하드 마스크(124) 패턴에 대해 열공정을 실시하여 제3 하드 마스크(124) 패턴의 크기가 수축된다. 이로써 제3 하드 마스크(124) 패턴의 폭이 넓어질 수 있다.Referring to FIG. 1H, a thermal process is performed on the third hard mask 124 pattern to shrink the size of the third hard mask 124 pattern. As a result, the width of the third hard mask 124 pattern may be widened.

도 1i를 참조하면, 제3 하드 마스크(124) 패턴을 포함하는 전체 구조 상부에 제2 도전막(128)을 형성하여 제3 하드 마스크(124) 패턴을 제2 도전막(128)으로 매립한다. 이어서 전체 구조 상부에 대해 평탄화 공정, 예를 들면 화학 물리 연마 공정을 실시하여 평탄화시킴으로써 스토리지 노드 콘택의 형성을 완료한다.Referring to FIG. 1I, the second conductive layer 128 is formed on the entire structure including the third hard mask 124 pattern to fill the third hard mask 124 pattern with the second conductive layer 128. . Subsequently, a planarization process, for example, a chemical physical polishing process, is performed on the entire structure to be planarized to complete formation of the storage node contact.

이와 같이, 제2 도전막(128)의 폭을 제1 도전막(122)의 폭보다 넓게 형성하여 스토리지 노드 콘택을 형성하기 때문에, 스토리지 노드 콘택의 저항을 보다 감소시킬 수 있다.As described above, since the width of the second conductive layer 128 is formed to be wider than the width of the first conductive layer 122 to form the storage node contact, the resistance of the storage node contact can be further reduced.

본 발명에 따른 반도체 소자의 스토리지 노드 콘택 형성 방법에 의하면, 절연막 패턴 사이에 비트 라인을 형성한 후 절연막 패턴을 제거하여 스토리지 노드 콘택홀을 형성함으로써, 종래 기술에 비하여 스토리지 노드 콘택홀을 형성할 때 식각 공정의 부담을 줄일 수 있다. 이로 인하여 스토리지 콘택홀을 용이하게 형성할 수 있다. 또한 스토리지 노드 콘택을 두 단계로 형성하며, 특히 스토리지 노드 콘택의 일부가 폭이 넓게 형성되기 때문에 스토리지 노드 콘택의 저항을 감소시킬 수 있다. 이로써 소자의 수율 및 신뢰성을 향상시킬 수 있다.According to the method of forming a storage node contact of a semiconductor device according to the present invention, a storage node contact hole is formed by forming a bit line between an insulating film pattern and then removing the insulating film pattern, thereby forming a storage node contact hole as compared with the related art. The burden on the etching process can be reduced. As a result, the storage contact hole can be easily formed. In addition, the storage node contact is formed in two stages. In particular, since a portion of the storage node contact is wide, the resistance of the storage node contact can be reduced. As a result, the yield and reliability of the device can be improved.

Claims (5)

셀 트랜지스터와 콘택 플러그가 형성된 반도체 기판 상부에 절연막 패턴을 형성하는 단계;Forming an insulating film pattern on the semiconductor substrate on which the cell transistor and the contact plug are formed; 상기 절연막 패턴 사이에 비트 라인을 형성하는 단계;Forming a bit line between the insulating film patterns; 상기 절연막 패턴을 제거하여 상기 비트 라인 사이에 스토리지 노드 콘택홀을 형성하는 단계;Removing the insulating layer pattern to form a storage node contact hole between the bit lines; 상기 스토리지 노드 콘택홀의 일부에 제1 도전막을 형성하는 단계;Forming a first conductive layer in a portion of the storage node contact hole; 상기 제1 도전막 상부에 상기 제1 도전막보다 폭이 넓은 제2 도전막을 형성하여 스토리지 노드 콘택을 형성하는 단계를 포함하는 반도체 소자의 스토리지 노드 콘택 형성 방법.Forming a storage node contact by forming a second conductive layer having a width wider than that of the first conductive layer on the first conductive layer. 제1항에 있어서,The method of claim 1, 상기 비트 라인은 다마신 공정으로 형성하는 반도체 소자의 스토리지 노드 콘택 형성 방법.The bit line is formed by a damascene process. 제1항에 있어서, 상기 제2 도전막을 형성하는 단계는,The method of claim 1, wherein the forming of the second conductive film includes: 상기 제1 도전막의 일부가 노출되며 상기 제1 도전막의 폭보다 큰 폭으로 하 드 마스크 패턴을 형성하는 단계; 및Forming a hard mask pattern having a portion of the first conductive layer exposed to a width greater than a width of the first conductive layer; And 상기 하드 마스크 패턴 사이를 상기 제2 도전막으로 매립하는 단계를 포함하는 반도체 소자의 스토리지 노드 콘택 형성 방법.And filling the second conductive layer between the hard mask patterns. 제3항에 있어서,The method of claim 3, 상기 하드 마스크는 열 공정 후 수축되는 반도체 소자의 스토리지 노드 콘택 형성 방법.The hard mask shrinks after the thermal process. 제4항에 있어서,The method of claim 4, wherein 상기 하드 마스크는 BPSG로 형성하는 반도체 소자의 스토리지 노드 콘택 형성 방법.The hard mask is a storage node contact forming method of a semiconductor device to form a BPSG.
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