KR20120070927A - 씨모스 전력 증폭기의 보호회로 - Google Patents

Abstract

씨모스 전력 증폭기의 보호회로가 개시된다. 씨모스 전력 증폭기의 보호회로는 소스단자가 접지에 연결되며 게이트 단자로 고주파 입력 신호가 입력되는 제1 NMOS FET와, 소스단자가 제1 NMOS FET의 드레인 단자에 연결되며, 드레인 단자에 전원 전압이 인가되는 제2 NMOS FET와, 전원 전압으로 과전압이 인가되는 경우 제1 NMOS FET와 제2 NMOS FET 각각의 게이트-소스 전압 및 게이트-드레인 전압이 항복 전압 이하가 되도록 함으로써, 제1 NMOS FET와 제2 NMOS FET의 게이트 산화막이 파괴되는 것을 방지하기 위한 보호회로를 포함하는 씨모스 증폭기의 보호회로를 포함함으로써, 과전압으로부터 씨모스 전력 증폭기의 게이트 산화막이 파괴되는 것을 방지하여 신뢰성을 개선할 수 있는 효과가 있다.

Description

씨모스 전력 증폭기의 보호회로{PROTECTION CIRCUIT FOR COMPLEMENTARY METAL OXIDE SEMICONDUCTOR POWER AMPLIFIER}

본 발명은 씨모스 전력 증폭기의 보호회로에 관한 것으로, 더욱 상세하게는 게이트 산화막을 과전압으로부터 보호함으로써 신뢰성을 개선하기 위한 씨모스 전력 증폭기의 보호회로에 관한 것이다.

일반적으로 무선통신 시스템용 전력 증폭기의 출력 전력의 크기는 전원 전압의 제곱에 비례한 특성을 가진다. 따라서, 높은 출력을 내기 위해서는 전원 전압을 증가시키는 것이 효율적이다. 하지만, 최근에는 점점 더 높은 동작 주파수를 가지는 고주파 회로에 대한 수요 증가로 인해, 반도체 소자인 씨모스(CMOS: Complementary Metal Oxide Semiconductor)가 많이 사용되고 있다.

하지만, CMOS는 구조적으로 낮은 게이트 산화막 항복전압을 가지며, 채널 길이가 감소할수록 이러한 전압은 더욱 낮아지게 된다. 따라서, 이러한 문제를 해결하기 위해 2개의 MOS FET를 직렬 연결한 캐스코드 타입의 증폭기를 사용하고 있다. 하지만, 캐스코드 타입의 증폭기 역시 과전압으로 인해 높은 게이트-드레인 또는 게이트-소스 전압이 인가되면, 게이트 산화막이 파괴될 수 있다는 문제점이 있다.

본 발명은 상기 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 과전압으로부터 씨모스 전력 증폭기의 게이트 산화막이 파괴되는 것을 방지하여 신뢰성을 개선할 수 있는 씨모스 증폭기의 보호회로를 제공하는데 있다.

상기한 본 발명의 과제를 해결하기 위한 본 발명의 제1 기술적인 측면은, 소스단자가 접지에 연결되며 게이트 단자로 고주파 입력 신호가 입력되는 제1 NMOS FET와, 소스단자가 제1 NMOS FET의 드레인 단자에 연결되며, 드레인 단자에 전원 전압이 인가되는 제2 NMOS FET와, 전원 전압으로 과전압이 인가되는 경우 제1 NMOS FET와 제2 NMOS FET 각각의 게이트-소스 전압 및 게이트-드레인 전압이 항복 전압 이하가 되도록 함으로써, 제1 NMOS FET와 제2 NMOS FET의 게이트 산화막이 파괴되는 것을 방지하기 위한 보호회로를 포함하는 씨모스 증폭기의 보호회로를 제안하는 것이다.

또한, 보호회로는, 전원 전압에 일단이 연결된 제1 저항과, 제1 저항과 접지 사이에 직렬 연결된 제2 저항과 제3 저항과, 제3 저항의 양단에 병렬 연결된 PMOS FET를 포함하며, 제1 저항과 제2 저항의 접속 노드에는 제2 NMOS FET의 게이트 단자가 연결될 수 있다.

또한, 전원 전압으로 과전압이 인가되는 경우, PMOS FET의 게이트에 인가되는 게이트 신호에 의해 PMOS FET가 턴온되며, 전원 전압으로 정상 전압이 인가되는 경우, PMOS FET의 게이트에 인가되는 게이트 신호에 의해 PMOS FET가 턴오프될 수 있다.

또한, 제1 저항 내지 제3 저항의 값들은, 전원 전압으로 10V가 인가되는 경우 제1 저항과 제2 저항의 연결부위인 제1 노드의 전압이 3.4V에서 5V가 되도록, 제1 NMOS FET의 드레인과 제2 NMOS FET의 소스의 연결부위인 제2 노드의 전압이 3.4V에서 3.6V가 되도록 설정될 수 있다.

본 발명에 따르면, 하나의 PMOS와 저항들을 사용하여 씨모스 전력 증폭기의 단자들간 전압차를 줄일 수 있기 때문에, 과전압으로부터 씨모스 전력 증폭기의 게이트 산화막이 파괴되는 것을 방지하여 신뢰성을 개선할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 씨모스 증폭기의 보호회로의 구성도이다.
도 2는 본 발명의 다른 실시예에 따라 전원전압으로 정상전압이 인가되는 경우 보호회로의 동작을 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따라 전원전압으로 과전압이 인가되는 경우 보호회로의 동작을 도시한 도면이다.

도 1은 본 발명의 일 실시예에 따른 씨모스 증폭기의 보호회로의 구성도이다. 씨모스(CMOS: Complementary Metal Oxide Semiconductor) 증폭기의 보호회로(100)는 저항 분배의 법칙에 의해 전원 전압(Vdd)의 분배된 전압을 제2 NMOS FET(N Metal Oxide Semiconductor Field Effect Transistor)(M2)의 게이트에 인가할 수 있도록 전원 전압(Vdd)에 직렬 연결된 제1 저항(R1) 내지 제3 저항(R3)과 하나의 PMOS FET(M3)를 포함할 수 있다. 이하 도 1을 참조하여, 씨모스 증폭기의 보호회로(100)에 대해 상세하게 설명하기로 한다.

도 1을 참조하면, 씨모스 증폭기는 2개의 NMOS FET가 캐스코드(Cascode) 구조로 이루어져 있다. 구체적으로, 씨모스 증폭기는 소스가 그라운드에 연결되며, 게이트로 고주파 입력 신호(Vin)가 입력되는 제1 NMOS FET(M1), 소스가 제1 NMOS FET(M1)의 드레인에 연결되며, 드레인이 RF 초크 코일(RFC)을 통해 전원 전압(Vdd)에 연결되며, 게이트가 저항(R)에 연결된 제2 NMOS FET(M2)를 포함하며, 제1 NMOS FET의 게이트와 그라운드 사이에는 저항(Rg1)과 직류 전원(Vg1)이 병렬 연결되어 있다.

한편, 상술한 캐스코드 구조의 제1 NMOS FET(M1)는 게이트로 입력되는 고주파 입력 신호를 증폭해주는 역할을 하며, 특히 본 발명의 일 실시예에 의하면, 제2 NMOS FET(M2)는 두꺼운 게이트 산화막(Thick Gate Oxide)의 트랜지스터를 사용함으로써, 높은 게이트 산화막 항복 전압(Gate Oxide Breakdown Voltage)에 견딜 수 있도록 할 수 있다.

한편, 본 발명의 일 실시예에 의하면, 전원전압(Vdd)으로 과전압이 인가될 때 제1 NMOS FET(M1)와 제2 NMOS FET(M2)의 게이트 산화막이 파괴되는 것을 방지하기 위해 보호회로(100)가 씨모스 증폭기에 부가될 수 있다. 보호회로는 전원 전압(Vdd)으로 과전압이 인가되는 경우 전원 전압(Vdd)의 분배된 전압을 제2 NMOS FET(M2)의 게이트 단자에 인가하도록 함으로써, 일종의 셀프-바이어스(self-biased) 회로와 같이 동작할 수 있다.

구체적으로, 보호회로(100)는 전원 전압(Vdd)에 일단이 연결된 제1 저항(R1)과, 제1 저항(R1)의 타단과 접지 사이에 직렬 연결된 제2 저항(R2)과 제3 저항(R3)과, 제3 저항(R3)의 양단에 병렬 연결된 PMOS FET(M3)를 포함할 수 있다. 제1 저항(R1)과 제2 저항(R2)의 접속 노드에는 제2 NMOS FET(M2)의 게이트 단자가 연결될 수 있다. 이러한 보호회로(100)는 전원 전압(Vdd)으로 과전압이 인가되는 경우 PMOS FET(M3)의 게이트에 인가되는 게이트 신호(EN)에 의해 PMOS FET(M3)가 턴온되며, 전원 전압(Vdd)으로 정상 전압이 인가되는 경우에는, PMOS FET(M3)의 게이트에 인가되는 게이트 신호(EN)에 의해 PMOS FET(M3)가 턴오프됨으로써, 제1 NMOS FET(M1)와 제2 NMOS FET(M2) 각각의 게이트-소스, 게이트-드레인 전압을 항복 전압(Breakdown Voltage) 이하로 되도록 하여 제1 NMOS FET(M1)와 제2 NMOS FET(M2)의 게이트 산화막이 파괴되는 것을 방지할 수 있다.

도 2는 본 발명의 다른 실시예에 전원전압으로 정상전압이 인가되는 경우 보호회로의 동작을 도시한 도면이다.

전원 전압으로 정상 전압, 예를 들면 3.4V 정도의 전압이 인가될 경우, 보호회로(100)를 동작시킬 필요가 없다. 따라서, 도 2에 도시된 바와 같이, 인가되는 게이트 신호(EN)(예를 들면, 3.4V)에 의해 PMOS FET(M3)는 턴 오프되며, 제1 NMOS FET(M1)의 게이트로 입력되는 고주파 입력 신호는 증폭되어 출력단자(Vo)를 통해 출력될 수 있다.

한편, 도 3은 본 발명의 일 실시예에 따라 전원전압으로 과전압이 인가되는 경우 보호회로의 동작을 도시한 도면이다.

전원 전압으로 과전압, 예를 들면 10V 정도의 전압이 인가될 경우, 보호회로(100)를 동작시킬 필요가 있다. 따라서, 도 3에 도시된 바와 같이, 인가되는 게이트 신호(EN)(예를 들면, 0V)에 의해 PMOS FET(M3)는 턴온되며, PMOS FET(M3)의 채널을 통해 전류가 흐르게 된다. 이때 제1 저항(R1) 내지 제3 저항(R3)의 값을 적절히 설정하여 제1 노드의 전압(V1)과 제2 노드의 전압(V2)의 값을 결정함으로써, 제1 NMOS FET(M1)와 제2 NMOS FET(M2) 각각의 게이트-소스, 게이트-드레인 전압을 항복 전압(Breakdown Voltage) 이하로 되도록 설정할 수 있다.

일 실시예에 의하면, 과전압으로 10V의 전압이 인가된다고 가정할 때 제1 노드의 전압(V1)이 3.4V에서 5V 이내의 값이 되도록, 제2 노드의 전압(V2)이 3.4V에서 3.6V 이내의 값이 되도록 제1 저항(R1) 내지 제3 저항(R3)의 값이 설정될 수 있다. 일 실시예에 의하면, 상술한 조건을 만족하도록 제1 저항(R1)은 141KΩ, 제2 저항(R2)이 105KΩ, 제3 저항(R3)이 353KΩ으로 설정될 수 있다.

상술한 바와 같이 하나의 PMOS와 저항을 사용하여 씨모스 전력 증폭기의 게이트-소스, 게이트-드레인 간의 전압차를 줄일 수 있기 때문에, 과전압으로부터 씨모스 전력 증폭기의 게이트 산화막이 파괴되는 것을 방지하여 신뢰성을 개선할 수 있는 효과가 있다.

이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100: 보호회로

Claims (4)

1. 소스단자가 접지에 연결되며 게이트 단자로 고주파 입력 신호가 입력되는 제1 NMOS FET;
   소스단자가 상기 제1 NMOS FET의 드레인 단자에 연결되며, 드레인 단자에 전원 전압이 인가되는 제2 NMOS FET; 및
   상기 전원 전압으로 과전압이 인가되는 경우 상기 제1 NMOS FET와 상기 제2 NMOS FET 각각의 게이트-소스 전압 및 게이트-드레인 전압이 항복 전압 이하가 되도록 함으로써, 상기 제1 NMOS FET와 상기 제2 NMOS FET의 게이트 산화막이 파괴되는 것을 방지하기 위한 보호회로를 포함하는 것을 씨모스 전력 증폭기의 보호회로.
2. 제1항에 있어서,
   상기 보호회로는,
   상기 전원 전압에 일단이 연결된 제1 저항;
   상기 제1 저항과 접지 사이에 직렬 연결된 제2 저항과 제3 저항; 및
   상기 제3 저항의 양단에 병렬 연결된 PMOS FET를 포함하며, 상기 제1 저항과 상기 제2 저항의 접속 노드에는 상기 제2 NMOS FET의 게이트 단자가 연결되는 것을 특징으로 하는 씨모스 전력 증폭기의 보호회로.
3. 제2항에 있어서,
   상기 전원 전압으로 과전압이 인가되는 경우, 상기 PMOS FET의 게이트에 인가되는 게이트 신호에 의해 상기 PMOS FET가 턴온되며,
   상기 전원 전압으로 정상 전압이 인가되는 경우, 상기 PMOS FET의 게이트에 인가되는 게이트 신호에 의해 상기 PMOS FET가 턴오프되는 것을 특징으로 하는 씨모스 전력 증폭기의 보호회로.
4. 제3항에 있어서,
   상기 제1 저항 내지 상기 제3 저항의 값들은,
   상기 전원 전압으로 10V가 인가되는 경우 상기 제1 저항과 상기 제2 저항의 연결부위인 제1 노드의 전압이 3.4V에서 5V가 되도록, 상기 제1 NMOS FET의 드레인과 상기 제2 NMOS FET의 소스의 연결부위인 제2 노드의 전압이 3.4V에서 3.6V가 되도록 설정되는 것을 특징으로 하는 씨모스 전력 증폭기의 보호회로.

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