KR20120062657A - Method for fabricating capacitor in semiconductor device - Google Patents

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KR20120062657A
KR20120062657A KR1020120044647A KR20120044647A KR20120062657A KR 20120062657 A KR20120062657 A KR 20120062657A KR 1020120044647 A KR1020120044647 A KR 1020120044647A KR 20120044647 A KR20120044647 A KR 20120044647A KR 20120062657 A KR20120062657 A KR 20120062657A
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노재성
곽노정
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에스케이하이닉스 주식회사
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Abstract

PURPOSE: A capacitor manufacturing method of a semiconductor device is provided to secure a process margin by providing an opening part through a plate node. CONSTITUTION: A plate node is formed on the upper part of a substrate by including an opening part which opens the substrate. A conductive film(18) and a dielectric film(20) are formed on a sidewall of the opening part. A storage node for filling the opening part is formed on the dielectric film. The plate node is formed into a laminating structure of a poly silicon film and a metal film or a single structure of the poly silicon film. An insulating film pattern is laminated on the plate node.

Description

반도체 장치의 캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}METHODS FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 캐패시터 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly, to a method of manufacturing capacitors in semiconductor devices.

반도체 장치의 축소화가 지속됨에 따라 요구되는 유전용량 확보가 한계점에 다다르고 있다. 한편, DRAM은 디자인 룰(Design Rule) 감소에 따라 셀(Cell) 크기가 줄어도 셀을 센싱(Sensing)하기 위해서는 20fF 이상의 유전용량이 요구되며, 따라서 디자인 룰이 40nm급 이하로 오면서 필요한 유전용량 확보를 위해 유전상수가 큰 새로운 유전막의 개발과 캐패시터 면적 확보를 위한 공정 개발이 필요시 되고 있다.As miniaturization of semiconductor devices continues, securing the required dielectric capacity is approaching its limit. On the other hand, DRAM requires more than 20fF of dielectric capacity to sense cell even if cell size decreases due to decrease of design rule, thus securing necessary dielectric capacity when design rule comes below 40nm class For this purpose, it is necessary to develop a new dielectric film having a high dielectric constant and to develop a process for securing a capacitor area.

현재 사용중인 캐패시터 구조로는 크게 콘케이브(Concave) 구조 또는 실린더(Cylinder) 구조가 있다. 콘케이브 구조는 스토리지 전극의 안쪽만을 형성하는 구조로, 캐패시터 형성 전 스토리지 노드 콘택을 형성한 후 절연막을 형성하고, 절연막을 식각하여 스토리지 노드 콘택을 오픈시키는 개구부를 형성한 후, 개구부의 표면을 따라 스토리지 노드 전극을 형성하고, 스토리지 노드 전극 상에 유전막 및 플레이트 전극을 형성하는 구조이다.The capacitor structure currently in use includes a concave structure or a cylinder structure. The concave structure forms only the inner side of the storage electrode. After forming the storage node contact before forming the capacitor, an insulating layer is formed, and the insulating layer is etched to form an opening for opening the storage node contact, and then along the surface of the opening. A storage node electrode is formed, and a dielectric film and a plate electrode are formed on the storage node electrode.

또한, 실린더 구조는, 스토리지 노드 전극의 안쪽 및 바깥쪽을 모두 사용하는 구조로 콘케이브 구조와 동일한 공정을 진행하나, 스토리지 노드 전극 형성 후 습식식각 공정을 통해 절연막을 제거하여 실린더형 구조를 형성하며, 이후 스토리지 노드 전극을 포함하는 결과물의 단차를 따라 유전막 및 플레이트 전극을 형성하는 구조이다.In addition, the cylinder structure is a structure using both the inside and the outside of the storage node electrode and proceeds in the same process as the concave structure, but after forming the storage node electrode to form a cylindrical structure by removing the insulating film through a wet etching process. Next, the dielectric layer and the plate electrode are formed along a step of the result including the storage node electrode.

일정한 디자인 룰을 갖는 DRAM 소자의 스토리지 노드 레이아웃(Storage Node Layout)에서 캐패시터 면적을 결정하는 스토리지 노드의 내경(a)은 주어진 스토리지 노드 피치(Pitch, b)에서 스토리지 노드 간의 단락(Short)을 막기위한 절연막의 분리막 두께(c)와 스토리지 노드의 전극 두께(d), 그리고 유전막 두께(e)의 합을 뺀 것이 된다.The internal diameter (a) of the storage node, which determines the capacitor area in the storage node layout of DRAM devices with certain design rules, is intended to prevent shorts between the storage nodes at a given storage node pitch (b). The sum of the separator thickness (c) of the insulating film, the electrode thickness (d) of the storage node, and the dielectric film thickness (e) is obtained.

즉, 이를 수식화 하면 a = b - (c + d + e)로 주어진다. In other words, formulating it gives a = b-(c + d + e).

35nm의 디자인 룰(pitch(b) = 70nm)에서 요구되는 콘케이브 구조의 분리막 두께(c)는 15nm?25nm이다. 스토리지 노드의 전극 두께(d)와 유전막 두께(e)를 각각 8nm로 가정할 때, 실제 유효 캐패시터 면적을 얻을 수 있는 내경(a)은 23nm(c = 15nm) ? 13nm(c = 25nm)로 작아지게 된다.The separator thickness (c) of the concave structure required by the design rule of 35 nm (pitch (b) = 70 nm) is 15 nm to 25 nm. Assuming that the electrode thickness (d) and the dielectric film thickness (e) of the storage node are each 8 nm, the inner diameter (a) from which the actual effective capacitor area can be obtained is 23 nm (c = 15 nm)? It becomes small to 13 nm (c = 25 nm).

위와 같이, 스토리지 노드의 내경이 작아지면 홀의 식각 역시 매우 어려워지는 문제점이 있다. 또한, 높이가 40nm급 이하에서의 캐패시터 높이는 2000nm정도의 높이가 요구되며, 이때 식각해야하는 스토리지 노드의 종횡비(Aspect ratio = 스토리지 노드의 높이/스토리지 노드 홀 바닥의 선폭(Critical Dimension))가 80:1을 넘는 결과를 갖고 오게 된다. As described above, when the inner diameter of the storage node is reduced, the etching of the hole is also very difficult. In addition, a capacitor height of 40 nm or less requires a height of about 2000 nm, with an aspect ratio of the storage node to be etched (Aspect ratio = height of the storage node / critical dimension of the storage node hole bottom) of 80: 1. The result is over.

실린더 구조의 경우, 콘케이브 구조보다 더 큰 분리막의 두께가 요구되므로 식각 공정을 진행하기가 더욱 어려우며, 스토리지 노드 식각 후 스토리지 노드 홀의 높은 종횡비에 의해 스토리지 노드 전극 및 유전막 역시 홀의 깊이에 따라 충분한 단차피복성(Step Coverage)을 확보하기가 어려운 문제점있다. 또한, 유전막 증착 후 플레이트 전극을 매립하는 것 역시 갭필 마진의 부족에 의해 더욱 어려워지게된다.
In the case of the cylinder structure, a larger thickness of the separator is required than the concave structure, making the etching process more difficult.In addition, due to the high aspect ratio of the storage node holes after etching the storage node, the storage node electrodes and the dielectric film also have sufficient step coverage depending on the hole depth. It is difficult to secure step coverage. Also, embedding the plate electrode after the deposition of the dielectric film becomes more difficult due to the lack of gap fill margin.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 요구되는 유전용량을 확보하고, 캐패시터 형성을 용이하게 하는 반도체 장치의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and an object thereof is to provide a method of manufacturing a capacitor of a semiconductor device which secures a required dielectric capacity and facilitates the formation of a capacitor.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 캐패시터 제조 방법은 기판 상부에 상기 기판을 오픈시키는 개구부를 갖는 플레이트 노드를 형성하는 단계; 상기 개구부의 측벽에 도전막 및 유전막을 형성하는 단계; 및 상기 유전막 상에 상기 개구부를 매립하는 스토리지 노드를 형성하는 단계를 포함할 수 있다.
According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device. Forming a conductive film and a dielectric film on sidewalls of the opening; And forming a storage node filling the opening on the dielectric layer.

상술한 본 발명의 실시예에 따른 반도체 장치의 캐패시터 제조 방법은 면적 증가 및 유전용량이 증가되는 효과가 있다. 또한, 공정 마진이 확보되는 효과가 있다.
The capacitor manufacturing method of the semiconductor device according to the embodiment of the present invention described above has the effect of increasing the area and increasing the dielectric capacity. In addition, the process margin is secured.

도 1a 내지 도 1i는 본 발명의 제1실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2d는 본 발명의 제2실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도.
도 3a 내지 도 3e는 본 발명의 제3실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도.
도 4a 및 도 4b는 콘케이브 캐패시터 구조와 본 발명의 실시예에 따른 캐패시터의 유전용량을 비교하기 위한 평면도.1A to 1I are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the first embodiment of the present invention.
2A to 2D are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with a second embodiment of the present invention.
3A to 3E are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to a third embodiment of the present invention.
4A and 4B are plan views for comparing the dielectric structure of the concave capacitor structure and the capacitor according to the embodiment of the present invention.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

((실시예 1))((Example 1))

도 1a 내지 도 1i는 본 발명의 제1실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.1A to 1I are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to a first embodiment of the present invention.

도 1a에 도시된 바와 같이, 기판(10) 상에 제1절연막(11)을 형성한다. 기판(10)은 디램(DRAM) 공정이 진행되는 반도체(실리콘) 기판일 수 있다. 또한, 제1절연막(11)을 형성하기 전에 기판(10) 상에 게이트, 비트라인 등의 소정 공정이 진행된다. As shown in FIG. 1A, the first insulating layer 11 is formed on the substrate 10. The substrate 10 may be a semiconductor (silicon) substrate on which a DRAM process is performed. In addition, a predetermined process such as a gate and a bit line is performed on the substrate 10 before the first insulating film 11 is formed.

제1절연막(11)은 기판(10)과 상부층 간의 층간절연을 위한 것으로, 산화막으로 형성하는 것이 바람직하다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.The first insulating film 11 is for interlayer insulation between the substrate 10 and the upper layer, and is preferably formed of an oxide film. The oxide film is HDP (High Density Plasma) oxide film, BPSG (Boron Phosphorus Silicate Glass) film, PSG (Phosphorus Silicate Glass) film, BSG (Boron Silicate Glass) film, TEOS (Tetra Ethyle Ortho Silicate) film, USG (Un-doped Silicate) film Glass (FSG), Fluorinated Silicate Glass (FSG) film, Carbon Doped Oxide (CDO) film, and Organic Silicate Glass (OSG) film, or any one selected from the group consisting of a laminated film of at least two or more layers can be formed have. Alternatively, the film may be formed by a spin coating method such as a spin on dielectric (SOD) film.

이어서, 제1절연막(11)을 관통하여 기판(10)에 연결되는 스토리지 노드 콘택 플러그(12, Storage Node Contact Plug)를 형성한다. 스토리지 노드 콘택 플러그(12)는 제1절연막(11)을 식각하여 기판(10)을 노출시키는 콘택홀(Contact Hole)을 형성한 후, 콘택홀에 도전물질을 매립하고, 제1절연막(11)의 표면이 드러나는 타겟으로 도전물질을 연마 및 식각하여 형성한다. 이때, 도전물질은 예컨대, 도전성 물질로는 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나로 형성한다. 또한, 불순물 이온이 도핑된(doped) 다결정실리콘막으로 형성한다. 또한, 상기 도전성 물질들이 적어도 2층 이상 적층된 적층 구조로 형성할 수도 있다.Subsequently, a storage node contact plug 12 is formed through the first insulating layer 11 and connected to the substrate 10. The storage node contact plug 12 may etch the first insulating layer 11 to form a contact hole for exposing the substrate 10, and then fill a conductive material in the contact hole, and then form the first insulating layer 11. It is formed by polishing and etching a conductive material with a target having the surface of. In this case, for example, the conductive material may be formed of any one selected from the group consisting of a transition metal film, a rare earth metal film, an alloy film thereof, and a silicide film thereof. Also, a polysilicon film doped with impurity ions is formed. In addition, the conductive materials may be formed in a laminated structure in which at least two layers are stacked.

이어서, 스토리지 노드 콘택 플러그(12)를 포함하는 전체구조 상에 식각정지막(13)을 형성한다. 식각정지막(13)은 후속 콘택홀 형성시 식각정지 역할을 하여 하부층의 손실을 방지하기 위한 것으로, 제1절연막(11) 및 후속 희생층과 선택비를 갖는 물질로 형성하며, 질화막으로 형성하는 것이 바람직하다.Subsequently, the etch stop layer 13 is formed on the entire structure including the storage node contact plug 12. The etch stop layer 13 serves to stop the loss of the lower layer by forming an etch stop during subsequent contact hole formation, and is formed of a material having a selectivity with the first insulating layer 11 and the subsequent sacrificial layer, and formed of a nitride layer. It is preferable.

이어서, 식각정지막(13) 상에 희생막(14)을 형성한다. 희생막(14)은 스토리지 노드를 형성하기 위한 공간을 마련하기 위한 것으로, 제거하기 용이한 물질로 형성하는 것이 바람직하다. 희생막(14)은 카본계 물질로 형성하며, 예컨대 카본계 물질은 비정질 카본을 포함한다.Subsequently, a sacrificial layer 14 is formed on the etch stop layer 13. The sacrificial layer 14 is to provide a space for forming the storage node, and is preferably formed of a material that is easy to remove. The sacrificial layer 14 is formed of a carbon-based material, for example, the carbon-based material includes amorphous carbon.

이어서, 희생막(14) 상에 마스크 패턴(15)을 형성한다. 마스크 패턴(15)은 희생막(14)을 식각하기 위한 것으로, 감광막 패턴 또는 식각마진 확보를 위해 질화막 패턴으로 형성할 수 있다.Subsequently, a mask pattern 15 is formed on the sacrificial layer 14. The mask pattern 15 is used to etch the sacrificial layer 14, and may be formed as a nitride layer pattern to secure a photoresist layer pattern or an etching margin.

도 1b에 도시된 바와 같이, 마스크 패턴(15, 도 1a 참조)을 식각장벽으로 희생막(14, 도 1a 참조) 및 식각정지막(13, 도 1a 참조)을 식각하여 스토리지 노드 콘택 플러그(12)를 오픈시키는 개구부(16)를 형성한다. As illustrated in FIG. 1B, the sacrificial layer 14 (see FIG. 1A) and the etch stop layer 13 (see FIG. 1A) are etched using the mask pattern 15 (see FIG. 1A) as an etch barrier to form a storage node contact plug 12. ), An opening 16 is opened.

식각된 희생막(14, 도 1a 참조)은 '희생막 패턴(14A)'이 되고, 식각된 식각정지막(13, 도 1a 참조)은 '식각정지막 패턴(13A)'이 된다.The etched sacrificial layer 14 (refer to FIG. 1A) may be a 'sacrificial layer pattern 14A', and the etched etch stop layer 13 (refer to FIG. 1A) may be an 'etch stop layer pattern 13A'.

도 1c에 도시된 바와 같이, 개구부(16)에 캡핑막(17)을 매립한다. 캡핑막(17)은 개구부(16)를 충분히 매립하는 두께로 캡핑막을 형성하고, 캡핑막이 개구부(16) 내부에만 잔류하도록 희생막 패턴(14A)의 표면이 노출되는 타겟으로 평탄화할 수 있다. 이때, 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다.As shown in FIG. 1C, the capping layer 17 is embedded in the opening 16. The capping layer 17 may form a capping layer with a thickness sufficiently filling the opening 16, and may planarize the target to which the surface of the sacrificial layer pattern 14A is exposed so that the capping layer remains only inside the opening 16. In this case, the planarization process may be performed by a chemical mechanical polishing process.

캡핑막(17)은 후속 스토리지 전극 및 유전막이 형성될 개구부(16)를 확보하기 위한 것이며, 후속 희생막 패턴(14A) 제거시 스토리지 노드 콘택 플러그(12)가 손상되는 것을 방지하는 역할을 한다.The capping layer 17 is to secure the opening 16 in which the subsequent storage electrode and the dielectric layer are to be formed, and prevents the storage node contact plug 12 from being damaged when the subsequent sacrificial layer pattern 14A is removed.

캡핑막(17)은 희생막 패턴(14A)에 대해 식각선택비를 갖는 물질로 형성하는 것이 바람직하며, 캡핑막(17)은 절연막으로 형성하고, 예컨대 절연막은 SOD(Spin On Dielectric)막을 포함한다.The capping layer 17 may be formed of a material having an etching selectivity with respect to the sacrificial layer pattern 14A. The capping layer 17 may be formed of an insulating layer, and the insulating layer may include a spin on dielectric (SOD) layer. .

도 1d에 도시된 바와 같이, 희생막 패턴(14A, 도 1c 참조)을 제거한다. 희생막 패턴(14A)은 건식식각으로 제거하며, 건식식각은 예컨대 산소 스트립 공정으로 진행한다. As shown in FIG. 1D, the sacrificial layer pattern 14A (see FIG. 1C) is removed. The sacrificial film pattern 14A is removed by dry etching, and the dry etching is performed by, for example, an oxygen strip process.

희생막 패턴(14A)을 제거하여 캡핑막(17)이 스토리지 노드 콘택 플러그(12) 상부에 필라 패턴의 형태로 잔류한다.The sacrificial layer pattern 14A is removed to leave the capping layer 17 in the form of a pillar pattern on the storage node contact plug 12.

도 1e에 도시된 바와 같이, 희생막 패턴(14A, 도 1c 참조)이 제거된 공간 즉, 캡핑막(17) 사이에 제1도전막(18)을 매립한다. 제1도전막(18)은 플레이트 노드(Plate Node)로 사용되며, 금속물질로 형성하는 것이 바람직하다. 예컨대, 제1도전막(18)은 TiN, W, WN, TaN 및 Ru로 이루어진 그룹 중에서 선택된 적어도 어느 하나의 금속물질을 포함할 수 있다. As illustrated in FIG. 1E, the first conductive layer 18 is buried between the capping layer 17 and the space where the sacrificial layer pattern 14A (see FIG. 1C) is removed. The first conductive layer 18 is used as a plate node and is preferably formed of a metal material. For example, the first conductive layer 18 may include at least one metal material selected from the group consisting of TiN, W, WN, TaN, and Ru.

제1도전막(18)은 캡핑막(17) 사이의 희생막 패턴(14A, 도 1c 참조)이 제거된 공간에 매립되며, 캡핑막(17)의 표면이 드러나는 타겟으로 평탄화하여 캡핑막(17)을 기준으로 각각의 제1도전막(18)을 분리시킨다.The first conductive layer 18 is buried in a space where the sacrificial layer patterns 14A (see FIG. 1C) between the capping layers 17 are removed, and the capping layer 17 is planarized by a target that exposes the surface of the capping layer 17. Each of the first conductive films 18 is separated based on).

도 1f에 도시된 바와 같이, 제1도전막(18, 도 1e 참조)을 일정 높이 리세스 시킨다. 일정 높이 리세스 된 제1도전막(18, 도 1e 참조)은 '제1도전막(18A)'가 되며, 제1도전막(18A)은 후속 공정에서 플레이트 노드(Plate Node)로 사용되므로, 이하, 제1도전막(18A)을 플레이트 노드(18A)라고 한다.As shown in FIG. 1F, the first conductive film 18 (see FIG. 1E) is recessed at a predetermined height. Since the first conductive film 18 (refer to FIG. 1E) recessed to a predetermined height becomes the first conductive film 18A, and the first conductive film 18A is used as a plate node in a subsequent process, Hereinafter, the first conductive film 18A is referred to as a plate node 18A.

이어서, 플레이트 노드(18A) 상에 제1도전막(18, 도 1e 참조)이 리세스 된 높이만큼의 두께를 갖는 제2절연막(19)을 형성한다. 제2절연막(19)은 산화막에 대해 습식 식각 선택비를 갖는 물질로 형성하는 것이 바람직하며, 예컨대 제2절연막(19)은 질화막을 형성한다.Subsequently, on the plate node 18A, a second insulating film 19 having a thickness corresponding to the height of the first conductive film 18 (see FIG. 1E) is formed. The second insulating film 19 is preferably formed of a material having a wet etching selectivity with respect to the oxide film. For example, the second insulating film 19 forms a nitride film.

도 1g에 도시된 바와 같이, 캡핑막(17, 도 1f 참조)을 제거한다. 캡핑막(17, 도 1f 참조)은 습식식각으로 제거할 수 있고, 예컨대 습식식각은 BOE(Buffered Oxide Etchant) 또는 HF용액으로 진행한다. As shown in FIG. 1G, the capping film 17 (see FIG. 1F) is removed. The capping layer 17 (refer to FIG. 1F) may be removed by wet etching, for example, the wet etching may be performed by using BOE (Buffered Oxide Etchant) or HF solution.

캡핑막(17, 도 1f 참조)을 제거함으로써 개구부(16)가 다시 오픈된다. The opening 16 is opened again by removing the capping film 17 (see FIG. 1F).

이어서, 개구부(16)를 포함하는 결과물의 표면을 따라 유전막(20) 및 보호막(21)을 적층한다. 보호막(21)은 후속 스토리지 노드 콘택 플러그(12)를 오픈시키기 위한 식각공정에서 유전막(20)이 손상되는 것을 방지하는 역할을 한다. Next, the dielectric film 20 and the protective film 21 are laminated along the surface of the resultant product including the opening 16. The passivation layer 21 serves to prevent the dielectric layer 20 from being damaged in an etching process for opening the subsequent storage node contact plug 12.

유전막(20)은 예컨대, ZrO2, HfO2, Al2O3 및 TiO2로 이루어진 그룹 중에서 선택된 어느 하나의 이성분계 유전막 또는 둘 이상의 복합막으로 형성한다. 보호막(21)은 금속물질로 형성하고, 예컨대 보호막(21)은 TiN, W, WN, TaN 및 Ru로 이루어진 그룹 중에서 선택된 적어도 어느 하나의 금속물질로 형성한다. The dielectric film 20 is formed of, for example, any one-component dielectric film or two or more composite films selected from the group consisting of ZrO 2 , HfO 2 , Al 2 O 3, and TiO 2 . The protective film 21 is formed of a metal material. For example, the protective film 21 is formed of at least one metal material selected from the group consisting of TiN, W, WN, TaN, and Ru.

도 1h에 도시된 바와 같이, 보호막(21, 도 1g 참조) 및 유전막(20, 도 1g 참조)을 식각하여 개구부(20)의 측벽에만 잔류시킨다. 식각된 유전막(20, 도 1g 참조)은 '유전막(20A)'이고, 식각된 보호막(21, 도 1g 참조)은 '보호막(21A)'이다.As shown in FIG. 1H, the passivation layer 21 (see FIG. 1G) and the dielectric layer 20 (see FIG. 1G) are etched to remain only in the sidewall of the opening 20. The etched dielectric film 20 (see FIG. 1G) is a 'dielectric film 20A' and the etched protective film 21 (see FIG. 1G) is a 'protective film 21A'.

유전막(20A) 및 보호막(21A)을 형성하기 위한 식각은 반응성 이온식각(RIE, Reactive Ion beam Etching)으로 진행할 수 있으며, 유전막(20A) 및 보호막(21A)을 식각하여 개구부(16A) 바닥부에 스토리지 노드 콘택 플러그(12)가 오픈된다.Etching for forming the dielectric layer 20A and the passivation layer 21A may be performed by reactive ion beam etching (RIE), and the dielectric layer 20A and the passivation layer 21A are etched to form a bottom portion of the opening 16A. The storage node contact plug 12 is open.

도 1i에 도시된 바와 같이, 스토리지 노드 콘택 플러그(12) 상에 개구부(16A)를 매립하는 제3도전막(22)을 형성한다. 제3도전막(22)은 스토리지 노드 콘택 플러그(12)와 접하여 보호막(21A)과 함께 스토리지 노드 역할을 한다. 따라서, 보호막(21A)과 제3도전막(22)은 스토리지 노드가 된다. As shown in FIG. 1I, a third conductive film 22 filling the opening 16A is formed on the storage node contact plug 12. The third conductive layer 22 contacts the storage node contact plug 12 to serve as a storage node together with the passivation layer 21A. Therefore, the protective film 21A and the third conductive film 22 become storage nodes.

제3도전막(22)은 금속물질로 형성하고, 보호막(21A)과 동일한 물질로 형성하며, 예컨대 제3도전막(22)은 TiN, W, WN, TaN 및 Ru로 이루어진 그룹 중에서 선택된 적어도 어느 하나의 금속물질로 형성한다. The third conductive film 22 is formed of a metal material and is formed of the same material as the passivation film 21A. For example, the third conductive film 22 is at least one selected from the group consisting of TiN, W, WN, TaN, and Ru. It is formed of one metal material.

위와 같이, 본 발명의 제1실시예는 플레이트 노드를 먼저 만들고, 금속전극을 사용하는 MIM(Metal Insulator Metal) 캐패시터를 구현함으로써 MIM 캐패시터에 적용되는 유전막의 유효두께를 동일하게 가져갈 수 있어서, 면적 증가 및 유전용량이 증가되는 장점이 있다. As described above, according to the first embodiment of the present invention, an effective thickness of a dielectric film applied to a MIM capacitor can be obtained by making a plate node first and implementing a metal insulator metal (MIM) capacitor using a metal electrode, thereby increasing the area. And dielectric capacity is increased.

((실시예 2))((Example 2))

도 2a 내지 도 2d는 본 발명의 제2실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to a second embodiment of the present invention.

도 2a에 도시된 바와 같이, 기판(30) 상에 제1절연막(31)을 형성한다. 기판(30)은 디램(DRAM) 공정이 진행되는 반도체(실리콘) 기판일 수 있다. 또한, 제1절연막(31)을 형성하기 전에 기판(30) 상에 게이트, 비트라인 등의 소정 공정이 진행된다. As shown in FIG. 2A, a first insulating layer 31 is formed on the substrate 30. The substrate 30 may be a semiconductor (silicon) substrate on which a DRAM process is performed. In addition, before the first insulating layer 31 is formed, a predetermined process such as a gate and a bit line is performed on the substrate 30.

제1절연막(31)은 기판(30)과 상부층 간의 층간절연을 위한 것으로, 산화막으로 형성하는 것이 바람직하다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.The first insulating film 31 is for interlayer insulation between the substrate 30 and the upper layer, and is preferably formed of an oxide film. The oxide film is HDP (High Density Plasma) oxide film, BPSG (Boron Phosphorus Silicate Glass) film, PSG (Phosphorus Silicate Glass) film, BSG (Boron Silicate Glass) film, TEOS (Tetra Ethyle Ortho Silicate) film, USG (Un-doped Silicate) film Glass (FSG), Fluorinated Silicate Glass (FSG) film, Carbon Doped Oxide (CDO) film, and Organic Silicate Glass (OSG) film, or any one selected from the group consisting of a laminated film of at least two or more layers can be formed have. Alternatively, the film may be formed by a spin coating method such as a spin on dielectric (SOD) film.

이어서, 제1절연막(31)을 관통하여 기판(30)에 연결되는 스토리지 노드 콘택 플러그(32, Storage Node Contact Plug)를 형성한다. 스토리지 노드 콘택 플러그(32)는 제1절연막(31)을 식각하여 기판(30)을 노출시키는 콘택홀(Contact Hole)을 형성한 후, 콘택홀에 도전물질을 매립하고, 제1절연막(31)의 표면이 드러나는 타겟으로 도전물질을 연마 및 식각하여 형성한다. 이때, 도전물질은 예컨대, 도전성 물질로는 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나로 형성한다. 또한, 불순물 이온이 도핑된(doped) 다결정실리콘막으로 형성한다. 또한, 상기 도전성 물질들이 적어도 2층 이상 적층된 적층 구조로 형성할 수도 있다.Subsequently, a storage node contact plug 32 is formed through the first insulating layer 31 and connected to the substrate 30. The storage node contact plug 32 forms a contact hole to expose the substrate 30 by etching the first insulating layer 31, and then fills a conductive material in the contact hole, and then forms the first insulating layer 31. It is formed by polishing and etching a conductive material with a target having the surface of. In this case, for example, the conductive material may be formed of any one selected from the group consisting of a transition metal film, a rare earth metal film, an alloy film thereof, and a silicide film thereof. Also, a polysilicon film doped with impurity ions is formed. In addition, the conductive materials may be formed in a laminated structure in which at least two layers are stacked.

이어서, 스토리지 노드 콘택 플러그(32)를 포함하는 전체구조 상에 식각정지막(33)을 형성한다. 식각정지막(33)은 후속 콘택홀 형성시 식각정지 역할을 하여 하부층의 손실을 방지하기 위한 것으로, 제1절연막(31) 및 후속 희생층과 선택비를 갖는 물질로 형성하며, 질화막으로 형성하는 것이 바람직하다.Subsequently, an etch stop layer 33 is formed on the entire structure including the storage node contact plug 32. The etch stop layer 33 serves to stop the loss of the lower layer by forming an etch stop when forming a subsequent contact hole, and is formed of a material having a selectivity with the first insulating layer 31 and the subsequent sacrificial layer, and formed of a nitride layer. It is preferable.

이어서, 식각정지막(33) 상에 제1도전막(34)을 형성한다. 제1도전막(34)은 후속 제2도전막과 함께 플레이트 노드(Plate Node) 역할을 하며, 도전물질 또는 도전물질과 금속물질의 적층구조로 형성하는 것이 바람직하다. 예컨대, 금속물질은 TiN, W, WN, TaN 및 Ru로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함하고, 도전물질은 폴리실리콘을 포함한다.Subsequently, a first conductive layer 34 is formed on the etch stop layer 33. The first conductive layer 34 serves as a plate node together with the subsequent second conductive layer, and is preferably formed in a conductive structure or a stacked structure of a conductive material and a metal material. For example, the metal material includes at least one selected from the group consisting of TiN, W, WN, TaN, and Ru, and the conductive material includes polysilicon.

이어서, 제1도전막(34) 상에 마스크 패턴(35)을 형성한다. 마스크 패턴(35)은 제1도전막(34)을 식각하기 위한 것으로, 절연물질로 형성하고, 예컨대 마스크 패턴(35)은 질화막으로 형성한다.Subsequently, a mask pattern 35 is formed on the first conductive film 34. The mask pattern 35 is for etching the first conductive film 34, and is formed of an insulating material. For example, the mask pattern 35 is formed of a nitride film.

도 2b에 도시된 바와 같이, 마스크 패턴(35)을 식각장벽으로 제1도전막(34) 및 식각정지막(33)을 식각하여 스토리지 노드 콘택 플러그(32)를 오픈시키는 개구부(36)를 형성한다. As shown in FIG. 2B, the first conductive layer 34 and the etch stop layer 33 are etched using the mask pattern 35 as an etch barrier to form an opening 36 for opening the storage node contact plug 32. do.

도 2c에 도시된 바와 같이, 개구부(36)의 측벽에 제2도전막(37)을 형성한다. 제2도전막(37)은 제1도전막(34)과 함께 플레이트 노드 역할을 하며, 제2도전막(37)은 금속물질로 형성하는 것이 바람직하다. As shown in FIG. 2C, the second conductive film 37 is formed on the sidewall of the opening 36. The second conductive film 37 serves as a plate node together with the first conductive film 34, and the second conductive film 37 may be formed of a metal material.

개구부(36)의 측벽에 제2도전막(37)을 형성하기 위해, 개구부(36)를 포함하는 결과물의 단차를 따라 금속물질을 형성하고, 금속물질을 식각하여 개구부(36)의 측벽에 잔류시키며, 이때 금속물질의 식각은 에치백(Etch Back)으로 진행할 수 있다. 예컨대, 금속물질은 TiN, W, WN, TaN 및 Ru로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함한다.In order to form the second conductive film 37 on the sidewall of the opening 36, a metal material is formed along the step of the resultant product including the opening 36, and the metal material is etched to remain on the sidewall of the opening 36. In this case, the etching of the metal material may proceed to etch back. For example, the metal material includes at least one selected from the group consisting of TiN, W, WN, TaN, and Ru.

이어서, 금속물질을 포함하는 결과물의 단차를 따라 유전막(38)을 형성한다. 유전막(38)은 예컨대, ZrO2, HfO2, Al2O3 및 TiO2로 이루어진 그룹 중에서 선택된 어느 하나의 이성분계 유전막 또는 둘 이상의 복합막으로 형성한다. Subsequently, the dielectric film 38 is formed along the step difference of the resultant product including the metal material. The dielectric film 38 is formed of, for example, any one-component dielectric film or two or more composite films selected from the group consisting of ZrO 2 , HfO 2 , Al 2 O 3, and TiO 2 .

도 2d에 도시된 바와 같이, 유전막(38)을 식각하여 개구부 측벽의 제2도전막(37) 상부에만 잔류시킨다. 유전막(38)을 식각함으로써 개구부 바닥부의 스토리지 노드 콘택 플러그(32)가 노출된다. 도시되지는 않았으나, 유전막(38) 상부에 금속물질인 보호막을 형성하여 유전막(38) 식각시 유전막(38)의 손상을 방지할 수 있다.As shown in FIG. 2D, the dielectric film 38 is etched and remains only on the second conductive film 37 on the sidewall of the opening. Etching the dielectric layer 38 exposes the storage node contact plug 32 at the bottom of the opening. Although not shown, a protective film, which is a metal material, may be formed on the dielectric layer 38 to prevent damage to the dielectric layer 38 when the dielectric layer 38 is etched.

이어서, 개구부(36)를 매립하는 제3도전막(39)을 형성한다. 제3도전막(39)은 스토리지 노드 역할을 하며, 금속물질로 형성하는 것이 바람직하다. 예컨대, 금속물질은 TiN, W, WN, TaN 및 Ru로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함한다.Next, the third conductive film 39 filling the opening 36 is formed. The third conductive layer 39 serves as a storage node and is preferably formed of a metal material. For example, the metal material includes at least one selected from the group consisting of TiN, W, WN, TaN, and Ru.

((실시예 3))(Example 3)

도 3a 내지 도 3e는 본 발명의 제3실시예에 따른 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to a third embodiment of the present invention.

도 3a에 도시된 바와 같이, 기판(40) 상에 제1절연막(41)을 형성한다. 기판(40)은 디램(DRAM) 공정이 진행되는 반도체(실리콘) 기판일 수 있다. 또한, 제1절연막(41)을 형성하기 전에 기판(40) 상에 게이트, 비트라인 등의 소정 공정이 진행된다. As shown in FIG. 3A, a first insulating layer 41 is formed on the substrate 40. The substrate 40 may be a semiconductor (silicon) substrate on which a DRAM process is performed. In addition, before the first insulating layer 41 is formed, a predetermined process such as a gate and a bit line is performed on the substrate 40.

제1절연막(41)은 기판(40)과 상부층 간의 층간절연을 위한 것으로, 산화막으로 형성하는 것이 바람직하다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.The first insulating film 41 is for interlayer insulation between the substrate 40 and the upper layer, and is preferably formed of an oxide film. The oxide film is HDP (High Density Plasma) oxide film, BPSG (Boron Phosphorus Silicate Glass) film, PSG (Phosphorus Silicate Glass) film, BSG (Boron Silicate Glass) film, TEOS (Tetra Ethyle Ortho Silicate) film, USG (Un-doped Silicate) film Glass (FSG), Fluorinated Silicate Glass (FSG) film, Carbon Doped Oxide (CDO) film, and Organic Silicate Glass (OSG) film, or any one selected from the group consisting of a laminated film of at least two or more layers can be formed have. Alternatively, the film may be formed by a spin coating method such as a spin on dielectric (SOD) film.

이어서, 제1절연막(41)을 관통하여 기판(40)에 연결되는 스토리지 노드 콘택 플러그(42, Storage Node Contact Plug)를 형성한다. 스토리지 노드 콘택 플러그(42)는 제1절연막(41)을 식각하여 기판(40)을 노출시키는 콘택홀(Contact Hole)을 형성한 후, 콘택홀에 도전물질을 매립하고, 제1절연막(41)의 표면이 드러나는 타겟으로 도전물질을 연마 및 식각하여 형성한다. 이때, 도전물질은 예컨대, 도전성 물질로는 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나로 형성한다. 또한, 불순물 이온이 도핑된(doped) 다결정실리콘막으로 형성한다. 또한, 상기 도전성 물질들이 적어도 2층 이상 적층된 적층 구조로 형성할 수도 있다.Subsequently, a storage node contact plug 42 connected to the substrate 40 through the first insulating layer 41 is formed. The storage node contact plug 42 forms a contact hole to expose the substrate 40 by etching the first insulating layer 41, and then fills a conductive material in the contact hole, and then forms the first insulating layer 41. It is formed by polishing and etching a conductive material with a target having the surface of. In this case, for example, the conductive material may be formed of any one selected from the group consisting of a transition metal film, a rare earth metal film, an alloy film thereof, and a silicide film thereof. Also, a polysilicon film doped with impurity ions is formed. In addition, the conductive materials may be formed in a laminated structure in which at least two layers are stacked.

이어서, 스토리지 노드 콘택 플러그(42)를 포함하는 전체구조 상에 식각정지막(43)을 형성한다. 식각정지막(43)은 후속 콘택홀 형성시 식각정지 역할을 하여 하부층의 손실을 방지하기 위한 것으로, 제1절연막(41) 및 후속 희생층과 선택비를 갖는 물질로 형성하며, 질화막으로 형성하는 것이 바람직하다.Subsequently, an etch stop layer 43 is formed on the entire structure including the storage node contact plug 42. The etch stop layer 43 serves to stop the loss of the lower layer by forming an etch stop when forming the subsequent contact hole, and is formed of a material having a selectivity with the first insulating layer 41 and the subsequent sacrificial layer, and formed of a nitride layer. It is preferable.

이어서, 식각정지막(43) 상에 제1도전막(44)을 형성한다. 제1도전막(44)은 후속 제2도전막과 함께 플레이트 노드(Plate Node) 역할을 하며, 도전물질로 형성한다. 예컨대, 도전물질은 폴리실리콘을 포함한다. Next, the first conductive film 44 is formed on the etch stop film 43. The first conductive layer 44 serves as a plate node along with the subsequent second conductive layer and is formed of a conductive material. For example, the conductive material includes polysilicon.

이어서, 제1도전막(44) 상에 마스크 패턴(45)을 형성한다. 마스크 패턴(45)은 제1도전막(44)을 식각하기 위한 것으로, 절연물질로 형성하고, 예컨대 마스크 패턴(45)은 질화막으로 형성한다.
Subsequently, a mask pattern 45 is formed on the first conductive film 44. The mask pattern 45 is for etching the first conductive film 44, and is formed of an insulating material. For example, the mask pattern 45 is formed of a nitride film.

*도 3b에 도시된 바와 같이, 마스크 패턴(45)을 식각장벽으로 제1도전막(44) 및 식각정지막(43)을 식각하여 스토리지 노드 콘택 플러그(42)를 오픈시키는 개구부(46)를 형성한다. As shown in FIG. 3B, the opening 46 for opening the storage node contact plug 42 by etching the first conductive layer 44 and the etch stop layer 43 using the mask pattern 45 as an etch barrier is formed. Form.

도 3c에 도시된 바와 같이, 제1도전막(44)의 표면을 금속막질인 제2도전막(47)으로 치환한다. 제2도전막(47)은 제1도전막(44)과 함께 플레이트 노드 역할을 하며, 폴리실리콘막질인 제1도전막(44)의 표면을 금속치환하여 형성한다. As shown in FIG. 3C, the surface of the first conductive film 44 is replaced with the second conductive film 47 having a metal film quality. The second conductive film 47 serves as a plate node together with the first conductive film 44, and is formed by metal-substituting the surface of the first conductive film 44, which is a polysilicon film.

예컨대, 제1도전막(44)을 금속치환하는 공정은 저압화학증착(Low Chemical Vapor Deposition) 챔버에서 진행하며, WF6 가스를 사용하고, 열처리를 진행한다. 이때, 열처리의 온도는 300℃?600℃로 조절하고, WF6가스에 N2가스가 혼합된 혼합가스를 사용하여 적정의 압력을 조절함으로써 제1도전막(44)의 표면을 텅스텐(W)으로 치환시킨다.For example, the process of metal-substituting the first conductive film 44 is performed in a low chemical vapor deposition chamber, using a WF 6 gas, and performing a heat treatment. At this time, the temperature of the heat treatment is adjusted to 300 ℃ ~ 600 ℃, by adjusting the appropriate pressure by using a mixed gas of N 2 gas mixed with WF 6 gas to adjust the surface of the first conductive film 44 tungsten (W) Replace with.

도 3d에 도시된 바와 같이, 제2도전막(47)을 포함하는 결과물의 단차를 따라 유전막(48)을 형성한다. 유전막(48)은 예컨대, ZrO2, HfO2, Al2O3 및 TiO2로 이루어진 그룹 중에서 선택된 어느 하나의 이성분계 유전막 또는 둘 이상의 복합막으로 형성한다. As shown in FIG. 3D, the dielectric film 48 is formed along the step difference of the resultant product including the second conductive film 47. The dielectric film 48 is formed of, for example, any one-component dielectric film or two or more composite films selected from the group consisting of ZrO 2 , HfO 2 , Al 2 O 3, and TiO 2 .

도 3e에 도시된 바와 같이, 유전막(47)을 식각하여 개구부 측벽의 제2도전막 상부 및 마스크 패턴(45)의 측벽에만 잔류시킨다. 유전막(47)을 식각함으로써 개구부 바닥부의 스토리지 노드 콘택 플러그(42)가 노출된다. 도시되지는 않았으나, 유전막(47) 상부에 금속물질인 보호막을 형성하여 유전막(47) 식각시 유전막(47)의 손상을 방지할 수 있다.As shown in FIG. 3E, the dielectric film 47 is etched to remain only on the second conductive film on the sidewall of the opening and on the sidewall of the mask pattern 45. By etching the dielectric layer 47, the storage node contact plug 42 at the bottom of the opening is exposed. Although not shown, a protective film made of a metal material may be formed on the dielectric layer 47 to prevent damage to the dielectric layer 47 when the dielectric layer 47 is etched.

이어서, 개구부(46)를 매립하는 제3도전막(49)을 형성한다. 제3도전막(49)은 스토리지 노드 역할을 하며, 금속물질로 형성하는 것이 바람직하다. 예컨대, 금속물질은 TiN, W, WN, TaN 및 Ru로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함한다.Next, the third conductive film 49 filling the opening 46 is formed. The third conductive layer 49 serves as a storage node and is preferably formed of a metal material. For example, the metal material includes at least one selected from the group consisting of TiN, W, WN, TaN, and Ru.

도 4a 및 도 4b는 콘케이브 캐패시터 구조와 본 발명의 실시예에 따른 캐패시터의 유전용량을 비교하기 위한 평면도이다. 4A and 4B are plan views for comparing the dielectric structure of the concave capacitor structure and the capacitor according to the embodiment of the present invention.

도 4a는 콘케이브 캐패시터 구조의 평면도를 나타낸 것으로, 콘케이브 캐패시터 구조에서 캐패시터 구조의 유전용량에 기여하는 면적은 상, 하부 전극 중 유전막과 접하게 되는 작은 쪽의 면적의 내경에 비례한다. 4A shows a plan view of a concave capacitor structure, in which the area contributing to the dielectric capacitance of the capacitor structure is proportional to the inner diameter of the smaller area of the upper and lower electrodes which come into contact with the dielectric film.

내경을 구하는 수식은 a = b - (c + d + e)로 나타낼 수 있으며, 이때 a는 캐패시터의 면적을 결정하는 스토리지 노드의 내경, b는 스토리지 노드의 피치(Pitch), c는 스토리지 노드 간의 단락(Short)를 막기위한 절연막의 분리막 두께, d는 스토리지 노드의 전극 두께, 그리고 e는 유전막의 두께를 가리킨다.The formula for the internal diameter can be expressed as a = b-(c + d + e), where a is the internal diameter of the storage node that determines the area of the capacitor, b is the pitch of the storage node, and c is the space between the storage nodes. Separator thickness of the insulating film to prevent short, d is the electrode thickness of the storage node, and e is the thickness of the dielectric film.

도 4b는 본 발명의 실시예에 따른 캐패시터 구조의 평면도를 나타낸 것으로, a' = b - (c' + e)가 된다. 본 발명의 실시예의 경우, c'는 플레이트 노드간 분리막의 두께가 되므로, 이웃간 노드끼리 단락(Short)의 문제가 없다. 즉, c'의 범위는 0≤c'＜c이며, 따라서 d = e가 된다. Figure 4b is a plan view of a capacitor structure according to an embodiment of the present invention, where a '= b-(c' + e). In the embodiment of the present invention, since c 'is the thickness of the separator between plate nodes, there is no problem of shorting between nodes between neighbors. That is, the range of c 'is 0≤c' <c, thus d = e.

최대 면적 확보가 가능한 c' = 0일때, 콘케이브 구조에서 내경을 구하는 수식은 a = b - (c + 2e)가 되고, 본 발명의 실시예에 따른 캐패시터 구조에서 내경을 구하는 수식은 a' = b - e가 된다. When c '= 0, the maximum area can be secured, the formula for calculating the inner diameter in the concave structure is a = b-(c + 2e), and the formula for calculating the inner diameter in the capacitor structure according to the embodiment of the present invention is a' = b-e.

수식을 이용하여 계산해보면 40nm의 디자인 룰을 가정할 때 47％의 유전용량 증가, 35nm의 디자인 룰을 가정할 때 59％의 유전용량 증가, 30nm의 디자인 룰을 가정할 때 79％의 유전용량 증가 효과를 얻을 수 있다.Calculated using the formula, 47% increase of dielectric capacity assuming 40nm design rule, 59% increase of dielectric capacity assuming 35nm design rule, 79% increase of assuming 30nm design rule. The effect can be obtained.

위와 같이, 본 발명의 실시예에 따른 캐패시터 구조는 디자인 룰이 줄어듬에 따라 통상적인 캐패시터 구조보다 면적 확보가 더욱 커지는 장점이 있다. 또한, 플레이트 노드를 먼저 형성하는 공정을 통해 메탈 전극을 사용하여 MIM(Metal-Insulator-Metal) 캐패시터를 구현하고, 따라서 유전막의 유효두께를 동일하게 가져갈 수 있는 장점이 있다. 결과적으로, 면적 증가 및 유전용량이 증가되는 장점이 있다.As described above, the capacitor structure according to the embodiment of the present invention has an advantage that the area is secured more than the conventional capacitor structure as the design rule is reduced. In addition, a metal-insulator-metal (MIM) capacitor may be implemented using a metal electrode through a process of forming a plate node first, and thus, the effective thickness of the dielectric layer may be equally obtained. As a result, there is an advantage that the area increase and the dielectric capacity is increased.

또한, 플레이트 노드를 먼저 형성하고, 플레이트 노드를 통해 개구부를 제공하기 때문에, 개구부 내에 스토리지 노드, 유전막, 플레이트 노드를 모두 형성하지 않고 스토리지 노드와 유전막만 형성하므로 공정 마진이 확보되는 장점이 있다.
In addition, since the plate node is first formed and the opening is provided through the plate node, only the storage node and the dielectric layer are formed without forming all of the storage node, the dielectric layer, and the plate node in the opening, thereby providing a process margin.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention has been described in detail according to the above embodiments, it should be noted that the above embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

10 : 기판 11 : 층간절연막
12 : 스토리지 노드 콘택 플러그
13 : 식각정지막 14 : 희생막
15 : 마스크 패턴 16 : 개구부
17 : 캡핑막 18 : 제1도전막
19 : 절연막 20 : 유전막
21 : 보호막 22 : 제2도전막10 substrate 11 interlayer insulating film
12: Storage Node Contact Plug
13: etch stop 14: sacrificial film
15 mask pattern 16 opening
17 capping film 18 first conductive film
19: insulating film 20: dielectric film
21: protective film 22: second conductive film

Claims (4)

기판 상부에 상기 기판을 오픈시키는 개구부를 갖는 플레이트 노드를 형성하는 단계;
상기 개구부의 측벽에 도전막 및 유전막을 형성하는 단계; 및
상기 유전막 상에 상기 개구부를 매립하는 스토리지 노드를 형성하는 단계
를 포함하는 반도체 장치의 캐패시터 제조 방법.
Forming a plate node having an opening on the substrate to open the substrate;
Forming a conductive film and a dielectric film on sidewalls of the opening; And
Forming a storage node filling the opening on the dielectric layer
Capacitor manufacturing method of a semiconductor device comprising a.
제1항에 있어서,
상기 플레이트 노드는 폴리실리콘막의 단독구조 또는 폴리실리콘막과 금속막의 적층구조로 형성하는 반도체 장치의 캐패시터 제조 방법.
The method of claim 1,
And the plate node is formed of a single structure of a polysilicon film or a stacked structure of a polysilicon film and a metal film.
제1항에 있어서,
상기 플레이트 노드 상에 적층된 절연막 패턴을 더 포함하는 반도체 장치의 캐패시터 제조 방법.
The method of claim 1,
And manufacturing an insulating film pattern stacked on the plate node.
제1항에 있어서,
상기 개구부의 측벽에 도전막 및 유전막을 형성하는 단계는,
상기 개구부를 포함하는 결과물의 표면을 따라 도전막을 형성하는 단계;
상기 도전막을 식각하여 상기 개구부의 측벽에 잔류시키는 단계;
상기 도전막을 포함하는 결과물의 표면을 따라 유전막을 형성하는 단계; 및
상기 유전막을 식각하여 상기 개구부의 측벽에 잔류시키는 단계를 포함하는 반도체 장치의 캐패시터 제조 방법.The method of claim 1,
Forming a conductive film and a dielectric film on the sidewalls of the opening,
Forming a conductive film along a surface of the resultant product including the opening;
Etching the conductive film and remaining on the sidewalls of the openings;
Forming a dielectric film along a surface of the resultant product including the conductive film; And
Etching the dielectric film and remaining on the sidewalls of the openings.
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