KR20120062284A - 광센싱 회로, 상기 광센싱 회로의 제조 방법, 및 상기 광센싱 회로를 포함하는 광터치 패널 - Google Patents

광센싱 회로, 상기 광센싱 회로의 제조 방법, 및 상기 광센싱 회로를 포함하는 광터치 패널 Download PDF

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Abstract

산화물 반도체 트랜지스터(oxide semiconductor transistor)를 이용한 광센싱 회로, 상기 광센싱 회로의 제조 방법, 및 상기 광센싱 회로를 포함하는 광터치 패널이 개시된다. 개시된 광센싱 회로는 동일 기판 위에 형성된 하나의 광센서 트랜지스터와 하나의 스위치 트랜지스터만을 갖기 때문에 회로 구조가 매우 간단하다. 더욱이, 광센서 트랜지스터와 스위치 트랜지스터가 동일한 구조를 갖기 때문에, 광센싱 회로의 제조 방법이 매우 간단하다. 또한, 개시된 광센싱 회로를 이용한 광터치 패널이나 영상 획득 장치는 회로 구조가 단순하고 캐패시터를 사용하지 않기 때문에 박막화 및 대면적화에도 적합할 수 있다.

Description

광센싱 회로, 상기 광센싱 회로의 제조 방법, 및 상기 광센싱 회로를 포함하는 광터치 패널{Light sensing circuit, method of fabricating the light sensing circuit, and optical touch panel including the light sensing circuit}
광센싱 회로, 상기 광센싱 회로의 제조 방법, 및 상기 광센싱 회로를 포함하는 광터치 패널을 개시한다. 더욱 상세하게는, 산화물 반도체 트랜지스터(oxide semiconductor transistor)를 이용한 광센싱 회로, 상기 광센싱 회로의 제조 방법, 및 상기 광센싱 회로를 포함하는 광터치 패널을 개시한다.
터치 스크린이란 디스플레이 화면의 특정 위치에 사람의 손가락이나 물체가 닿으면 그 위치를 파악하여 소프트웨어에 의해 특정 처리를 할 수 있도록, 화면에서 직접 입력 자료를 받을 수 있게 만든 장치를 말한다. 이를 위하여, 터치 스크린은 일반적인 디스플레이 패널에 터치 패널이라는 장치를 덧붙여서 그 기능을 발휘하도록 한다. 이러한 터치 패널에는 압력식 저항막 방식, 접촉식 정전용량 방식, 표면초음파전도(Surface Acoustic Wave; SAW) 방식, 적외선광 감지 방식 및 압전 방식 등의 다양한 종류가 있다. 이들 중에서, 현재까지는 압력식 저항막 방식의 터치 패널이 일반적으로 가장 많이 채용되고 있다. 기술의 발전에 따라 다양한 방식으로 터치 패널이 구현되고 있으며, 이에 따라 그 가격이 저렴해지면서 점차 그 사용이 일반화되고 있다. 최근에는 디스플레이 패널의 화소 내에 터치 센서를 일체화한 인셀(in-cell) 방식의 터치 스크린 패널도 개발되고 있다.
그러나, 지금까지 사용되고 있는 터치 스크린은 손가락이나 펜 등을 이용하여 패널에 직접 터치를 해야만 하는 방식이다. 따라서, 가장 널리 사용되는 압력식 저항막 방식의 터치 패널은 외부 압력에 의해 상부/하부 도전층이 손상되는 문제가 발생할 수도 있다. 또한, 이러한 방식은 센싱 효과가 우수할 수는 있지만, 패널과 사용자 사이가 가까워야 한다. 따라서, 터치 패널은 일반적인 테스크탑 컴퓨터, 노트북 컴퓨터, 또는 핸드폰이나 네비게이션과 같은 휴대용 장치 등의 소형 또는 중형 디스플레이에서만 사용이 가능하다. 그러나, 디스플레이가 점차 대형화되면서 사용자와 디스플레이 사이의 거리가 멀어지는 경우에는 기존의 터치 패널을 적용하기가 어려울 수도 있다.
최근에는 광을 감지하여 터치 패널의 기능과 동일한 기능을 수행할 수 있는 광터치 패널(Optical touch panel)이 제안되고 있다. 광터치 패널을 구현하기 위해서는 광을 감지할 수 있는 광센싱 회로가 요구된다. 광센싱 회로는 통상적으로 광센싱 소자, 및 상기 광센싱 소자로부터 데이터를 출력하기 위한 스위치 회로를 포함한다. 예를 들어, 광센싱 소자로는 실리콘과 같은 반도체의 PN 접합을 기본적인 구조로서 갖는 포토다이오드를 이용한다. 그러나, 실리콘 포토다이오드의 광 전류가 크지 않기 때문에, 스위치 회로는 일정 시간 동안 전하를 축적하기 위한 캐패시터를 필요로 한다. 이로 인해 광센싱 회로가 복잡해지고 크기도 커질 뿐만 아니라, 기생 캐패시턴스가 증가하여 광터치 패널의 대면적화가 어렵다.
광센싱 소자로서 산화물 반도체 트랜지스터를 이용하여 회로 구조를 단순화한 광센싱 회로를 제공한다.
또한, 광센싱을 위한 산화물 반도체 트랜지스터와 데이터 출력을 위한 스위치 트랜지스터를 동일 기판 위에 함께 형성할 수 있는 광센싱 회로의 제조 방법을 제공한다.
또한, 상기 광센싱 회로를 이용한 광터치 패널 및 영상 획득 장치를 제공한다.
본 발명의 일 유형에 따르면, 기판; 상기 기판 상에 배치된 것으로, 광을 감지하기 위한 광센서 트랜지스터; 상기 기판 상에 배치된 것으로, 상기 광센서 트랜지스터로부터 데이터를 출력하기 위한 스위치 트랜지스터; 및 상기 스위치 트랜지스터에 광이 입사하는 것을 방지하기 위하여, 상기 스위치 트랜지스터의 광입사면에 배치된 광차폐막;을 포함하는 광센싱 회로가 제공된다.
본 발명의 일 실시예에 따르면, 상기 광센서 트랜지스터와 상기 스위치 트랜지스터는 채널막으로서 산화물 반도체 재료를 사용할 수 있다.
또한, 상기 광센서 트랜지스터와 상기 스위치 트랜지스터에 사용되는 산화물 반도체 재료는 서로 동일할 수도 있다.
예를 들어, 상기 산화물 반도체 재료는 ZnO, InO, SnO, InZnO, ZnSnO 또는 InSnO를 포함하는 산화물 반도체 재료이거나, 또는 상기 ZnO, InO, SnO, InZnO, ZnSnO 또는 InSnO에 Hf, Zr, Ti, Ta, Ga, Nb, V, Al, Ga 및 Sn 중에서 적어도 하나의 재료가 포함된 산화물 반도체 재료일 수 있다.
본 발명의 일 실시예에 따르면, 상기 광센서 트랜지스터와 상기 스위치 트랜지스터는: 상기 기판 위에 배치된 게이트 전극; 상기 기판과 상기 게이트 전극을 덮도록 배치된 게이트 절연막; 상기 게이트 전극과 대향하도록 상기 게이트 절연막 위에 부분적으로 배치되어 있으며, 산화물 반도체 재료로 이루어진 채널막; 상기 채널막의 양측에 각각 배치된 소스/드레인 전극; 및 상기 소스/드레인 전극과 상기 채널막을 덮도록 배치된 투명 절연층;을 각각 포함할 수 있다.
여기서, 상기 광센서 트랜지스터의 소스 전극과 상기 스위치 트랜지스터의 드레인 전극은 하나의 전극으로 연결될 수 있다.
상기 광센서 트랜지스터는 상기 투명 절연층을 관통하여 드레인 전극과 연결되도록 형성된 제 1 배선을 더 포함하며, 상기 스위치 트랜지스터는 상기 투명 절연층을 관통하여 소스 전극과 연결되도록 형성된 제 2 배선을 더 포함할 수 있다.
상기 광센싱 회로는 상기 제 1 배선을 통해 상기 광센서 트랜지스터의 드레인 전극에 연결되는 구동 전압 라인 및 상기 제 2 배선을 통해 상기 스위치 트랜지스터의 소스 전극에 연결되는 데이터 라인을 더 포함할 수 있다.
상기 광차폐막은 상기 투명 절연층 상에서 상기 스위치 트랜지스터의 채널막을 가리도록 배치될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 채널막은 하부 채널막, 상기 하부 채널막 위에 배치된 중심 채널막 및 상기 중심 채널막 위에 배치된 상부 채널막을 포함하는 3층 구조로 이루어질 수 있다.
예컨대, 상기 중심 채널막은 ZnO, InO, SnO, InZnO, ZnSnO 또는 InSnO를 포함하며, 상기 하부 채널막은 XZnO, XInO, XSnO, XInZnO, XZnSnO 또는 XInSnO(여기서, X는 Hf, Zr, Ti, Ta, Ga, Nb, V, Al, Ga, Sn 중에서 적어도 하나)를 포함하고, 상기 상부 채널막은 MZnO, MInO, MSnO, MInZnO, MZnSnO 또는 MInSnO(여기서, M은 Hf, Zr, Ti, Ta, Ga, Nb, V, Al, Ga, Sn 중에서 적어도 하나)를 포함할 수 있다.
상기 광차폐막은 접지되어 있을 수 있다.
상기 광차폐막은 표피 깊이(skin depth)보다 두꺼운 금속 재료로 이루어질 수 있다.
한편, 본 발명의 다른 유형에 따르면, 기판 상에 제 1 및 제 2 게이트 전극을 형성하는 단계; 상기 기판과 제 1 및 제 2 게이트 전극 위에 전체적으로 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에서 상기 제 1 및 제 2 게이트 전극과 각각 대향하는 위치에 각각 제 1 및 제 2 채널막을 형성하는 단계; 상기 제 1 채널막의 양측과 제 2 채널막의 양측으로 각각 소스/드레인 전극을 형성하는 단계; 상기 소스/드레인 전극과 상기 제 1 및 제 2 채널막 위로 전체적으로 투명 절연층을 형성하는 단계; 및 상기 제 2 채널막을 가리도록 상기 투명 절연층 상에 부분적으로 광차폐막을 형성하는 단계;를 포함하는 광센싱 회로의 제조 방법이 제공된다.
여기서, 상기 제 1 및 제 2 채널막은 동일한 산화물 반도체 재료로 이루어질 수 있다.
또한, 상기 소스/드레인 전극은, 상기 제 1 채널막의 제 1 측면을 덮도록 형성된 제 1 소스/드레인 전극; 상기 제 1 채널막의 제 2 측면과 상기 제 2 채널막의 제 1 측면 및 상기 제 1 채널막과 제 2 채널막 사이의 게이트 절연막을 덮도록 형성된 제 2 소스/드레인 전극; 및 상기 제 2 채널막의 제 2 측면을 덮도록 형성된 제 3 소스/드레인 전극을 포함할 수 있다.
상기 광센싱 회로의 제조 방법은, 상기 제 1 소스/드레인 전극이 부분적으로 노출되도록 상기 투명 절연층을 에칭하여 제 1 비어홀을 형성하는 단계; 상기 제 3 소스/드레인 전극이 부분적으로 노출되도록 상기 투명 절연층을 에칭하여 제 2 비어홀을 형성하는 단계; 상기 제 1 및 제 2 비어홀을 각각 채워 상기 제 1 소스/드레인 전극과 전기적으로 연결되는 제 1 배선 및 상기 제 3 소스/드레인 전극과 전기적으로 연결되는 제 2 배선을 각각 형성하는 단계를 더 포함할 수 있다.
상기 광차폐막은 상기 제 1 및 제 2 배선과 동일한 재료로 동시에 형성될 수 있다.
또한, 상기 제 1 및 제 2 채널막을 형성하는 단계는, 상기 게이트 절연막 상에서 상기 제 1 및 제 2 게이트 전극과 각각 대향하는 위치에 각각 제 1 및 제 2 하부 채널막을 형성하는 단계; 상기 제 1 및 제 2 하부 채널막 위에 각각 제 1 및 제 2 중심 채널막을 형성하는 단계; 및 상기 제 1 및 제 2 중심 채널막 위에 각각 제 1 및 제 2 상부 채널막을 형성하는 단계를 포함할 수 있다.
예컨대, 상기 제 1 및 제 2 중심 채널막은 ZnO, InO, SnO, InZnO, ZnSnO 또는 InSnO를 포함하며, 상기 제 1 및 제 2 하부 채널막은 XZnO, XInO, XSnO, XInZnO, XZnSnO 또는 XInSnO(여기서, X는 Hf, Zr, Ti, Ta, Ga, Nb, V, Al, Ga, Sn 중에서 적어도 하나)를 포함하고, 상기 제 1 및 제 2 상부 채널막은 MZnO, MInO, MSnO, MInZnO, MZnSnO 또는 MInSnO(여기서, M은 Hf, Zr, Ti, Ta, Ga, Nb, V, Al, Ga, Sn 중에서 적어도 하나)를 포함할 수 있다.
또한, 본 발명의 또 다른 유형에 따르면, 상술한 다수의 광센싱 회로를 포함하는 광터치 패널이 제공될 수 있다.
또한, 본 발명의 또 다른 유형에 따르면, 영상을 디스플레이 하는 디스플레이 장치; 상기 디스플레이 장치의 표면에 부착된 상술한 광터치 패널; 및 상기 광터치 패널에 조사되는 광신호를 제공하는 광원 장치;를 포함하는 광터치 스크린 장치가 제공될 수 있다.
또한, 본 발명의 또 다른 유형에 따르면, 상술한 다수의 광센싱 회로를 포함하는 영상 획득 장치가 제공될 수 있다.
또한, 본 발명의 또 다른 유형에 따르면, 디스플레이 화소부; 및 제 1 항 내지 제 13 항 중 어느 한 항에 따른 광센싱 회로;를 포함하며, 상기 디스플레이 화소부와 광센싱 회로가 하나의 화소 내에 일체화된 인셀 방식의 광터치 패널이 제공될 수 있다.
개시된 광센싱 회로는 동일 기판 위에 형성된 하나의 광센서 트랜지스터와 하나의 스위치 트랜지스터만을 갖기 때문에 회로 구조가 매우 간단하다. 더욱이, 광센서 트랜지스터와 스위치 트랜지스터가 동일한 구조를 갖기 때문에, 광센싱 회로의 제조 방법이 매우 간단하다. 또한, 개시된 광센싱 회로를 이용한 광터치 패널이나 영상 획득 장치는 회로 구조가 단순하고 캐패시터를 사용하지 않기 때문에 박막화 및 대면적화에도 적합할 수 있다.
도 1은 디스플레이 화소부와 광센싱 회로부가 일체화된 인셀(in-cell) 방식의 광터치 패널의 화소 배열을 예시적으로 도시한다.
도 2는 도 1에 도시된 광터치 패널에서 디스플레이 화소부와 광센싱 회로부가 일체화된 화소의 회로 구조를 예시적으로 도시한다.
도 3a 내지 도 3g는 본 발명의 일 예에 따른 광센싱 회로부의 제조 방법을 도시하는 단면도이다.
도 4a는 도 3a 내지 도 3g의 방법으로 제조된 광센싱 회로부 내의 광센서 트랜지스터의 동작 특성을 예시적으로 나타내는 그래프이다.
도 4b는 도 3a 내지 도 3g의 방법으로 제조된 광센싱 회로부 내의 스위치 트랜지스터의 동작 특성을 예시적으로 나타내는 그래프이다.
도 5는 본 발명의 다른 예에 따른 광센싱 회로부의 개략적인 구조를 보이는 단면도이다.
도 6은 본 발명의 또 다른 예에 따른 광센싱 회로부의 개략적인 회로 구조를 보이는 회로도이다.
도 7은 본 발명의 일 예에 따른 광터치 패널을 사용함으로써 광원 장치로 디스플레이 장치를 원격으로 제어하는 예를 개략적으로 보이는 개념도이다.
이하, 첨부된 도면들을 참조하여, 산화물 반도체 트랜지스터를 이용한 광센싱 회로, 상기 광센싱 회로의 제조 방법, 및 상기 광센싱 회로를 포함하는 광터치 패널에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
산화물 반도체 트랜지스터는 채널 재료로서 산화물 반도체를 사용한 트랜지스터이다. 산화물 반도체의 재료들 중에는 광에 매우 민감한 특성을 갖는 재료들이 있다. 광에 민감한 산화물 반도체 재료를 트랜지스터의 채널 재료로서 사용하면, 광을 감지할 수 있는 광민감성(light sensitive) 트랜지스터를 제조하는 것이 가능하다. 예컨대, 그러한 산화물 반도체 채널 재료로서 ZnO, InO, SnO, InZnO, ZnSnO, InSnO 등과 같은 산화물 반도체 재료를 사용하거나, 또는 전술한 재료에 Hf, Zr, Ti, Ta, Ga, Nb, V, Al, Ga, Sn 등의 재료가 하나 이상 추가적으로 함유된 산화물 반도체 재료를 사용할 수 있다. 이러한 재료를 채널에 사용한 산화물 반도체 트랜지스터는 입사광의 파장이나 광량에 따라 문턱 전압이 변하는 특성이 있기 때문에, 광센서로서 활용될 수 있다. 예를 들어, 산화물 반도체 트랜지스터에 광이 인가되면, 문턱 전압이 음의 방향으로 이동하며 드레인 전류가 증가한다. 산화물 반도체 트랜지스터의 경우, 광이 인가되지 않았을 때의 드레인 전류에 대한 광이 인가되었을 때의 드레인 전류의 전류비가 매우 크기 때문에, 높은 감도를 갖는 광센서로서 활용이 가능하다. 특히, 전류비는 광이 인가되지 않았을 때의 문턱 전압 부근에서 가장 크게 나타난다. 또한, 산화물 반도체 트랜지스터는 박막 트랜지스터(TFT)의 구조로 형성될 수 있기 때문에, 디스플레이 화소 내에 광터치 센서를 일체로 형성한 인셀(in-cell) 방식의 광터치 패널에 적용될 수 있다.
예를 들어, 도 1은 디스플레이 화소와 광터치 센서가 일체화된 인셀 방식의 광터치 패널의 화소 배열 구조를 예시적으로 도시하고 있다. 도 1을 참조하면, 다수의 화소(10)들이 광터치 패널 내에 2차원 배열되어 있다. 여기서, 다수의 화소(10)들 중 적어도 일부에는 영상을 표시하기 위한 디스플레이 화소부(10d)와 입사광의 감지를 위한 광센싱 회로부(10s)가 함께 형성되어 있다. 실시예에 따라, 모든 화소(10)들에 디스플레이 화소부(10d)와 광센싱 회로부(10s)가 각각 배치될 수도 있다. 그러나, 디스플레이의 해상도를 높이기 위하여 일부의 화소(10)에만 광센싱 회로부(10s)를 배치하는 것도 가능하다. 일반적으로, 광터치 제어를 위해 광터치 패널에 조사되는 광은 하나의 화소(10)에 비해 크기가 크기 때문에, 도 2에 도시된 바와 같이, 일부의 화소(10)에만 광센싱 회로부(10s)가 배치되어도 광이 입사되는 위치를 비교적 정확하게 특정하는 것이 가능하다.
도 2는 도 1에 도시된 광터치 패널에서 디스플레이 화소부(10d)와 광센싱 회로부(10s)가 일체화된 화소(10)의 회로 구조를 예시적으로 도시하고 있다. 도 2를 참조하면, 디스플레이 화소부(10d)는 액정 셀(12) 및 상기 액정 셀(12)의 온/오프를 제어하기 위한 제 1 스위치 박막 트랜지스터(이하, 제 1 스위치 TFT)(11)를 포함할 수 있다. 또한, 광센싱 회로부(10s)는 입사광을 감지하기 위한 광센서 박막 트랜지스터(이하, 광센서 TFT)(14)와 상기 광센서 TFT(14)로부터 데이터를 출력하기 위한 제 2 스위치 트랜지스터(이하, 제 2 스위치 TFT)(13)를 포함할 수 있다. 여기서, 광센서 TFT(14)와 제 2 스위치 TFT(13)는 서로 직렬로 연결될 수 있다. 구체적으로 제 1 및 제 2 스위치 TFT(11,13)의 게이트는 제 1 게이트 라인(GATE1)에 연결되어 있다. 제 1 스위치 TFT(11)의 드레인은 영상 신호 라인(IMAGE)에 연결되어 있으며, 소스는 액정 셀(12)에 연결될 수 있다. 또한, 제 2 스위치 TFT(13)의 소스는 데이터 라인(DATA)에 연결되어 있으며, 드레인은 광센서 TFT(14)의 소스와 연결될 수 있다. 그리고, 광센서 TFT(14)의 게이트는 제 2 게이트 라인(GATE2)와 연결되어 있으며, 드레인은 구동 전압 라인(Vdd)에 연결될 수 있다.
도 1 및 도 2에서는 광센싱 회로부(10s)가 디스플레이 화소부(10d)와 함께 일체로 형성된 경우가 도시되어 있다. 그러나, 상기 광센싱 회로부(10s)가 디스플레이 화소부(10d)와 별개로 분리되어, 광센싱 회로부(10s)만을 포함하는 별도의 광터치 패널을 구성할 수도 있다. 이 경우, 광센싱 회로부(10s)만을 포함하는 광터치 패널은 디스플레이 화소부(10d)만을 포함하는 별도의 디스플레이 패널에 부착되어 사용될 수도 있다. 이 경우, 기판(101)과 게이트 절연막(104)은 투명한 절연성 재료로 이루어 질 수 있다. 또한, 제 1 및 제 2 게이트 전극(102, 103)과 제 1 내지 제 3 소스/드레인 전극(108, 109, 110)은 ITO와 같이 투명한 전도성 재료로 이루어질 수 있다.
한편, 상기 광센싱 회로부(10s)의 제 2 스위치 TFT(13)는 광의 인가와 관계 없이 항상 일정한 전기적 특성을 가지며, 상기 광센서 TFT(14)는 광의 인가 여부에 따라 드레인 전류가 크게 변하는 특성을 갖는다. 이를 위해, 제 2 스위치 TFT(13)의 채널 재료로는 광에 민감하지 않은 재료를 사용하고, 광센서 TFT(14)의 채널 재료로는 광에 민감한 산화물 반도체 재료를 사용할 수도 있다. 그러나, 제 2 스위치 TFT(13)의 채널 재료와 광센서 TFT(14)의 채널 재료가 서로 다를 경우에는, 제 2 스위치 TFT(13)와 광센서 TFT(14)를 하나의 기판 위에 한꺼번에 제조하기 위한 공정이 복잡해 질 수 있다. 따라서, 광센싱 회로부(10s)의 제 2 스위치 TFT(13)와 광센서 TFT(14)를 동일한 기판 상에 함께 형성하기 위한 효율적인 제조 방법이 요구된다.
도 3a 내지 도 3g는 광센싱 회로부(10s)의 스위치 TFT(13)와 광센서 TFT(14)를 동일한 기판 상에 함께 형성하기 위한 본 발명의 일 예에 따른 방법을 예시적으로 도시하는 단면도이다. 이하에서 설명하는 방법은 상기 스위치 TFT(13)와 광센서 TFT(14)를 하나의 기판 상에 함께 형성하는 것에 주로 관심을 두기 때문에, 광센싱 회로부(10s)의 다른 구성 요소들을 형성하는 방법에 대해서는 설명를 생략한다.
먼저, 도 3a를 참조하면, 기판(101) 상에 제 1 게이트 전극(102)과 제 2 게이트 전극(103)을 각각 형성한다. 예를 들어, 도 3a에서 왼쪽에 있는 제 1 게이트 전극(102)은 광센서 TFT(14)의 게이트 전극이 되며, 오른쪽에 있는 제 2 게이트 전극(103)은 스위치 TFT(13)의 게이트 전극이 될 수 있다. 상기 제 1 및 제 2 게이트 전극(102,103)은 예를 들어 전도성 금속 또는 전도성 금속 산화물로 이루어질 수 있다. 기판(101) 위에 제 1 및 제 2 게이트 전극(102,103)을 형성하기 위하여, 기판(101)의 상부 표면 위에 전체적으로 전도성 금속 또는 전도성 금속 산화물 재료를 증착할 수 있다. 그런 후, 제 1 및 제 2 게이트 전극(102,103)이 형성될 영역을 제외한 전도성 금속 또는 전도성 금속 산화물 재료의 나머지 영역을 에칭을 통해 제거할 수 있다.
다음으로, 도 3b에 도시된 바와 같이, 기판(101)과 제 1 및 제 2 게이트 전극(102,103) 위에 전체적으로 게이트 절연막(104)을 일정한 두께로 도포한다. 게이트 절연막(104)은 예를 들어 SiO2와 같은 반도체 산화물 재료로 이루어질 수 있다.
그런 후, 도 3c 및 도 3d를 참조하면, 제 1 게이트 전극(102)과 대향하는 게이트 절연막(104) 상의 위치에 제 1 채널막(106)을 형성하고, 이와 동시에 제 2 게이트 전극(103)과 대향하는 게이트 절연막(104) 상의 위치에 제 2 채널막(107)을 형성한다. 예를 들어, 도 3c에 도시된 바와 같이, 먼저 게이트 절연막(104) 위에 전체적으로 채널 재료층(105)을 일정한 두께로 도포한다. 앞서 설명한 바와 같이, 채널 재료층(105)으로는 ZnO, InO, SnO, InZnO, ZnSnO, InSnO 등과 같이 광에 민감한 산화물 반도체 재료, 또는 상기 산화물 반도체 재료에 Hf, Zr, Ti, Ta, Ga, Nb, V, Al, Ga, Sn 등의 재료가 하나 이상 더 함유된 산화물 반도체 재료를 사용할 수 있다. 그런 다음, 도 3d에 도시된 바와 같이, 제 1 및 제 2 채널막(106, 107)이 형성될 영역을 제외한 채널 재료층(105)의 나머지 영역을 에칭으로 제거할 수 있다. 제 1 채널막(106)은 예를 들어 광센서 TFT(14)의 채널이 될 수 있으며, 제 2 채널막(107)은 스위치 TFT(13)의 채널이 될 수 있다.
이어서, 도 3e를 참조하면, 제 1 채널막(106)과 제 2 채널막(107)의 양측으로 소스/드레인 전극(108, 109, 110)을 각각 형성한다. 예를 들어, 제 1 소스/드레인 전극(108)은 제 1 채널막(106)의 좌측 일부 영역과 상기 제 1 채널막(106)의 좌측에 있는 게이트 절연막(104)을 덮도록 형성된다. 제 2 소스/드레인 전극(109)은 제 1 채널막(106)의 우측 일부 영역과 제 2 채널막(107)의 좌측 일부 영역 및 상기 제 1 채널막(106)과 제 2 채널막(107) 사이의 게이트 절연막(104)을 덮도록 형성된다. 그리고, 제 3 소스/드레인 전극(110)은 제 2 채널막(107)의 우측 일부 영역과 상기 제 2 채널막(107)의 우측에 있는 게이트 절연막(104)을 덮도록 형성될 수 있다. 제 1 소스/드레인 전극(108)은 예를 들어 광센서 TFT(14)의 드레인 전극의 역할을 할 수 있다. 제 2 소스/드레인 전극(109)은 광센서 TFT(14)의 소스 전극과 스위치 TFT(13)의 드레인 전극의 역할을 공동으로 수행할 수 있다. 바꾸어 말하자면, 광센서 TFT(14)의 소스 전극과 스위치 TFT(13)의 드레인 전극은 하나의 소스/드레인 전극(109)으로 연결되어 있다. 제 3 소스/드레인 전극(110)은 스위치 TFT(13)의 소스 전극의 역할을 할 수 있다. 이러한 소스/드레인 전극(108, 109, 110)은, 예컨대, 전도성 금속 또는 전도성 금속 산화물을 게이트 절연막(104)과 제 1 및 제 2 채널막(106, 107) 위에 전체적으로 증착한 후에, 상기 제 1 및 제 2 채널막(106, 107)의 상면 중심부에 있는 전도성 금속 또는 전도성 금속 산화물을 부분적으로 제거함으로써 형성될 수 있다. 따라서, 제 1 및 제 2 채널막(106, 107)의 상면 중심은 소스/드레인 전극(108, 109, 110)에 의해 가리지 않고 노출될 수 있다.
다음으로, 도 3f를 참조하면, 상기 소스/드레인 전극(108, 109, 110) 및 제 1 및 제 2 채널막(106, 107) 위에 전체적으로 투명 절연층(119)을 일정한 두께로 형성한다. 투명 절연층(119)은 제 1 채널막(106)에 광이 입사할 수 있도록 투명한 절연성 재료로 이루어질 수 있다. 예를 들어, SiO2를 투명 절연층(119)으로서 사용할 수 있다. 그런 후에는, 도 3f에 도시된 바와 같이, 제 1 소스/드레인 전극(108)이 부분적으로 노출되도록 투명 절연층(119)을 에칭하여 제 1 비어홀(120)을 형성한다. 이와 동시에, 제 3 소스/드레인 전극(110)이 부분적으로 노출되도록 투명 절연층(119)을 에칭하여 제 2 비어홀(121)을 형성한다.
마지막으로, 도 3g에 도시된 바와 같이, 전도성 금속 또는 전도성 금속 산화물 재료를 제 1 및 제 2 비어홀(120, 121)에 각각 채워 배선(112, 113)을 형성한다. 이와 동시에, 투명 절연층(119) 상에서 우측의 스위치 TFT(13)의 영역에 부분적으로 광차폐막(114)을 형성한다. 따라서, 제 1 배선(112)은 투명 절연층(119)을 관통하여 제 1 소스/드레인 전극(108)과 전기적으로 연결되며, 제 2 배선(113)은 투명 절연층(119)을 관통하여 제 2 소스/드레인 전극(110)과 전기적으로 연결될 수 있다. 배선(112, 113)과 광차폐막(114)은 동시에 형성될 수 있으며, 또한 동일한 재료로 이루어질 수도 있다. 광차폐막(114)은 스위치 TFT(13)의 광입사면에서 제 2 채널막(107)을 가리도록 배치되어 제 2 채널막(107)에 광이 입사하는 것을 방지하는 역할을 할 수 있다. 이를 위해, 광차폐막(114)은 광에 대해 투과성을 갖지 않도록 형성된다. 예를 들어, 광차폐막(114)이 배선(112, 113)과 같은 금속으로 형성되는 경우, 광차폐막(114)의 두께는 금속 재료의 표피 깊이(skin depth)보다 두꺼울 수 있다. 한편, 제 1 배선(112)은 도 2의 구동 전압 라인(Vdd)에 연결될 수 있으며, 제 2 배선(113)은 도 2의 데이터 라인(DATA)에 연결될 수 있다.
상술한 방식으로 광센싱 회로부(10s)의 스위치 TFT(13)와 광센서 TFT(14)를 하나의 기판(101) 위에 간단하게 형성할 수 있다. 특히, 도 3a 내지 도 3g에 도시된 방법에 따르면, 스위치 TFT(13)와 광센서 TFT(14)가 완전히 동일한 구조를 갖기 때문에 제조 공정이 매우 간단해 진다. 또한, 스위치 TFT(13)는 광차폐막(114)에 의해 완전히 가려져 있어서 광에 의한 영향을 거의 받지 않는다. 더욱이, 상기 광차폐막(114)은 일반적인 배선 형성 과정에서 배선(112, 113)과 함께 형성될 수 있기 때문에, 광차폐막(114)을 형성하기 위한 별도의 추가적인 공정이 요구되지 않는다. 따라서 본 실시예에 따르면, 광센싱 회로부(10s)는 기존의 반도체 공정에 대한 추가 공정 없이 매우 간단하게 형성될 수 있다.
도 4a 및 도 4b는 상술한 방법으로 형성된 광센싱 회로부(10s) 내의 광센서 TFT(14)와 스위치 TFT(13)의 동작 특성을 각각 예시적으로 나타내는 그래프이다. 먼저, 도 4a를 참조하면, 광센서 TFT(14)는 광이 인가되지 않았을 때(Sensor-Dark)에 비해 광이 인가되었을 때(Sensor Light) 드레인 전류(ID)가 크게 증가한다는 것을 알 수 있다. 특히, 게이트 전압(VG)이 문턱 전압 부근에 있을 때(도 4a의 그래프에서 약 -5V) 드레인 전류(ID)가 크게 변하며(전류비가 크며), 게이트 전압(VG)이 높아질수록 전류비가 상대적으로 낮아진다는 것을 알 수 있다. 반면, 도 4b를 참조하면, 스위치 TFT(13)는 광차폐막(114)에 의해 제 2 채널막(107)이 가려져 있기 때문에 광의 인가 여부와 관계 없이 항상 일정한 동작 특성을 보인다는 것을 알 수 있다.
상술한 스위치 TFT(13)와 광센서 TFT(14)의 특성을 고려할 때, 도 2에 도시된 광센싱 회로부(10s)에서 광이 입사하는 지를 감지하는 과정은 다음과 같다. 먼저, 데이터를 출력하지 않는 대기 시간 동안에는, 제 1 게이트 라인(GATE1)에 로우(LOW) 전압이 인가되어 제 2 스위치 TFT(13)가 오프(OFF) 상태에 있게 한다. 여기서, 로우 전압은 예를 들어 제 2 스위치 TFT(13)의 문턱 전압보다 낮은 전압일 수 있다. 따라서, 이 동안에는 광센서 TFT(14)에 광이 인가되더라도 제 2 스위치 TFT(13)가 오프 상태이므로, 데이터 라인(DATA)은 항상 로우 상태에 있다. 즉, 데이터 라인(DATA)을 통해서는 전류가 거의 흐르지 않거나 또는 낮은 전류가 흐르게 된다.
한편, 데이터를 출력하는 순간에는, 제 1 게이트 라인(GATE1)을 통해 제 2 스위치 TFT(13)의 게이트에 하이(HIGH) 전압을 인가하여, 제 2 스위치 TFT(13)를 온(ON) 시킨다. 동시에, 광센서 TFT(14)의 게이트에는 제 2 게이트 라인(GATE2)을 통해 로우 전압이 인가된다. 여기서, 로우 전압은 광센서 TFT(14)의 문턱 전압일 수 있다. 이 상태에서, 광센서 TFT(14)에 광이 인가되지 않으면, 광센서 TFT(14)로부터 제 2 스위치 TFT(13)를 통해 데이터 라인(DATA)으로 전류가 거의 흐르지 않거나 또는 낮은 전류가 흐르게 된다. 반면, 광센서 TFT(14)에 광이 인가되면, 광센서 TFT(14)의 오프 전류가 증가하면서 데이터 라인(DATA)으로 흐르는 전류가 증가하게 된다. 광센서 TFT(14)에 인가되는 광의 세기가 증가할수록 데이터 라인(DATA)으로 흐르는 전류도 증가하게 된다. 따라서, 광센싱 회로부(10s)는 입사광의 세기에 따라 그에 대응하는 크기의 전기적 신호를 데이터 라인(DATA)으로 출력할 수 있다.
도 5는 본 발명의 다른 예에 따른 광센싱 회로부의 개략적인 구조를 보이는 단면도이다. 도 3g에 도시된 예에서, 채널막(106, 107)은 단일한 하나의 층으로 형성되어 있다. 그러나, 상기 채널막(106, 107)은 다수의 층들을 포함하는 복층 구조로 형성될 수도 있다. 예를 들어, 도 5를 참조하면, 각각의 채널막(106, 107)은 하부 채널막(106a, 107a), 중심 채널막(106b, 107b) 및 상부 채널막(106c, 107c)이 차례로 적층된 3층 구조로 이루어질 수 있다.
예를 들면, 중심 채널막(106b, 107b)은 상술한 채널 재료들 중에서 광에 대한 민감도가 가장 높은 ZnO, InO, SnO, InZnO, ZnSnO 또는 InSnO로 이루어질 수 있다. 하부 채널막(106a, 107a)은 중심 채널막(106b, 107b)의 재료에 의해 트랜지스터의 문턱 전압이 지나치게 낮아지는 것을 방지하기 위한 문턱 전압 조절층이다. 예를 들어, 하부 채널막(106a, 107b)은 XZnO, XInO, XSnO, XInZnO, XZnSnO 또는 XInSnO(여기서, X는 Hf, Zr, Ti, Ta, Ga, Nb, V, Al, Ga, Sn 중에서 적어도 하나)로 이루어질 수 있다. 트랜지스터의 문턱 전압은 하부 채널막(106a, 107b)의 재료 및 두께에 따라 0V에 가깝게 조절될 수 있다. 상부 채널막(106c, 107c)은 중심 채널막(106b, 107b)을 보호하는 보호막의 역할을 할 수 있다. 예를 들어, 소스/드레인 전극(108, 109, 110)을 형성하는 동안, 상부 채널막(106c, 107c)은 식각 정지막(etch stopper)의 역할을 할 수 있다. 또한, 상기 상부 채널막(106c, 107c)은 광센싱 회로부가 완성된 후에는 외부의 물질에 의한 중심 채널막(106b, 107b)의 변형을 방지하기 위한 패시베이션막(passivation layer)의 역할을 할 수 있다. 이러한 상부 채널막(106c, 107c)은 예를 들어 MZnO, MInO, MSnO, MInZnO, MZnSnO 또는 MInSnO(여기서, M은 Hf, Zr, Ti, Ta, Ga, Nb, V, Al, Ga, Sn 중에서 적어도 하나)로 이루어질 수 있다. 본 발명의 일 실시예에서, 상기 하부 채널막(106a, 107b)의 재료와 상부 채널막(106c, 107c)의 재료는 동일할 수도 있지만 상이할 수도 있다.
도 6은 본 발명의 또 다른 예에 따른 광센싱 회로부의 개략적인 회로 구조를 보이는 회로도이다. 도 6을 참조하면, 도 3g 및 도 5에 도시된 광차폐막(114)은 배선을 통해 접지되어 있다. 이 경우, 외부의 영향에 의해 광차폐막(114)에 축적된 전하로 인해, 스위치 TFT(13)의 동작이 방해 받거나 또는 스위치 TFT(13)가 파손되는 것을 방지할 수 있다.
상술한 설명을 통해 알 수 있듯이, 본 발명의 일 실시예에 따른 광센싱 회로부(10s)는 동일 기판 위에 형성된 하나의 스위치 TFT(13)와 하나의 광센서 TFT(14)만을 갖기 때문에 회로 구조가 매우 간단하다. 특히, 광센서 TFT(14)가 광에 대한 감도가 비교적 높은 산화물 반도체 트랜지스터로 이루어지기 때문에, 광에 의해 발생하는 전하를 일정 시간 동안 축적하기 위한 별도의 캐패시터가 요구되지 않는다. 따라서, 본 발명의 일 실시예에 다른 광센싱 회로부(10s)를 광터치 패널이나, 또는 촬상 소자와 같은 영상 획득 장치에서 사용할 경우, 광터치 패널이나 영상 획득 장치의 박막화 및 대면적화가 가능하다. 예를 들어, 상술한 다수의 광센싱 회로부(10s)를 2차원 배열함으로써 광터치 패널이나 영상 획득 장치를 구현하는 것이 가능하다. 이때, 광센싱 회로부(10s)의 동작을 제어하기 위한 제어 및 구동 장치는 기존의 광터치 패널이나 영상 획득 장치의 제어 및 구동 장치의 구조를 그대로 활용할 수 있다.
상술한 광센싱 회로부(10s)를 포함하는 광터치 패널은, 앞서 설명한 바와 같이, 광센싱 회로부(10s)가 디스플레이 화소(10) 내에 일체화된 인셀 방식으로 구현될 수도 있으며, 또는 디스플레이 장치와 분리된 별도의 광터치 패널로도 구현될 수 있다. 디스플레이 장치와 분리된 별도의 광터치 패널은, 디스플레이 장치의 표면에 부착되어 사용될 수 있다. 또한, 상술한 실시예들에 따른 광센싱 화소부(10s)는 CMOS(Complimentary Metal Oxide Semiconductor)나 CCD(Charge Coupled Device)를 대체하여 영상 획득 장치를 구현하는 데에도 사용될 수 있다.
도 8은 이러한 광센싱 회로부(10s)를 포함하는 광터치 패널을 사용함으로써 간단한 광원 장치로 디스플레이 장치를 원격으로 제어하는 예를 개략적으로 보이는 개념도이다. 도 8을 참조하면, 디스플레이 장치(210)를 포함하는 광터치 스크린 장치(200)가 도시되어 있다. 디스플레이 장치(210)는 디스플레이 화소 내에 인셀 방식으로 광터치 패널이 일체화된 것일 수도 있고, 또는 상기 디스플레이 장치(210)의 표면에 광터치 패널이 부착된 것일 수도 있다. 이러한 광터치 스크린 장치(200)에서, 예를 들어, 레이저 포인터와 같은 간단한 광원 장치(220)로 디스플레이 장치(210)에 광을 조사하면, 광터치 패널 내에 배열된 광센서 TFT(14)가 광을 인식하게 된다. 따라서 마치 손이나 펜으로 터치 스크린을 터치하는 것과 동일한 효과를 얻을 수 있다.
지금까지, 본 발명의 이해를 돕기 위하여 산화물 반도체 트랜지스터를 이용한 광센싱 회로, 상기 광센싱 회로의 제조 방법, 및 상기 광센싱 회로를 포함하는 광터치 패널에 대한 예시적인 실시예가 설명되고 첨부된 도면에 도시되었다. 그러나, 이러한 실시예는 단지 본 발명을 예시하기 위한 것이고 이를 제한하지 않는다는 점이 이해되어야 할 것이다. 그리고 본 발명은 도시되고 설명된 설명에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
10.........화소 10d........디스플레이 화소부
10s........광센싱 회로부 11,13......스위치 TFT
12.........액정 셀 14.........광센서 TFT
101........기판 102, 103...게이트 전극
104........게이트 절연막 105........채널 재료층
106, 107...채널막 119........투명 절연층
108, 109, 110...소스/드레인 전극 112, 113...배선
114........광차폐막 120, 121...비어홀
130......스위치 TFT 영역 140.....광센서 TFT 영역
200......터치 스크린 장치 210....디스플레이 장치
220......광원 장치

Claims (26)

  1. 기판;
    상기 기판 상에 배치된 것으로, 광을 감지하기 위한 광센서 트랜지스터;
    상기 기판 상에 배치된 것으로, 상기 광센서 트랜지스터로부터 데이터를 출력하기 위한 스위치 트랜지스터; 및
    상기 스위치 트랜지스터에 광이 입사하는 것을 방지하기 위하여, 상기 스위치 트랜지스터의 광입사면에 배치된 광차폐막;을 포함하는 광센싱 회로.
  2. 제 1 항에 있어서,
    상기 광센서 트랜지스터와 상기 스위치 트랜지스터는 채널막으로서 산화물 반도체 재료를 사용하는 광센싱 회로.
  3. 제 2 항에 있어서,
    상기 광센서 트랜지스터와 상기 스위치 트랜지스터에 사용되는 산화물 반도체 재료는 서로 동일한 광센싱 회로.
  4. 제 2 항에 있어서,
    상기 산화물 반도체 재료는 ZnO, InO, SnO, InZnO, ZnSnO 또는 InSnO를 포함하는 산화물 반도체 재료이거나, 또는 상기 ZnO, InO, SnO, InZnO, ZnSnO 또는 InSnO에 Hf, Zr, Ti, Ta, Ga, Nb, V, Al, Ga 및 Sn 중에서 적어도 하나의 재료가 더 포함된 산화물 반도체 재료인 광센싱 회로.
  5. 제 1 항에 있어서,
    상기 광센서 트랜지스터와 상기 스위치 트랜지스터는:
    상기 기판 위에 배치된 게이트 전극;
    상기 기판과 상기 게이트 전극을 덮도록 배치된 게이트 절연막;
    상기 게이트 전극과 대향하도록 상기 게이트 절연막 위에 부분적으로 배치되어 있으며, 산화물 반도체 재료로 이루어진 채널막;
    상기 채널막의 양측에 각각 배치된 소스/드레인 전극; 및
    상기 소스/드레인 전극과 상기 채널막을 덮도록 배치된 투명 절연층;을 각각 포함하는 광센싱 회로.
  6. 제 5 항에 있어서,
    상기 산화물 반도체 재료는 ZnO, InO, SnO, InZnO, ZnSnO 또는 InSnO를 포함하는 산화물 반도체 재료이거나, 또는 상기 ZnO, InO, SnO, InZnO, ZnSnO 또는 InSnO에 Hf, Zr, Ti, Ta, Ga, Nb, V, Al, Ga 및 Sn 중에서 적어도 하나의 재료가 더 포함된 산화물 반도체 재료인 광센싱 회로.
  7. 제 5 항에 있어서,
    상기 광센서 트랜지스터의 소스 전극과 상기 스위치 트랜지스터의 드레인 전극은 하나의 전극으로 연결되어 있는 광센싱 회로.
  8. 제 5 항에 있어서,
    상기 광센서 트랜지스터는 상기 투명 절연층을 관통하여 드레인 전극과 연결되도록 형성된 제 1 배선을 더 포함하며, 상기 스위치 트랜지스터는 상기 투명 절연층을 관통하여 소스 전극과 연결되도록 형성된 제 2 배선을 더 포함하는 광센싱 회로.
  9. 제 8 항에 있어서,
    상기 광센싱 회로는 상기 제 1 배선을 통해 상기 광센서 트랜지스터의 드레인 전극에 연결되는 구동 전압 라인 및 상기 제 2 배선을 통해 상기 스위치 트랜지스터의 소스 전극에 연결되는 데이터 라인을 더 포함하는 광센싱 회로.
  10. 제 5 항에 있어서,
    상기 광차폐막은 상기 투명 절연층 상에서 상기 스위치 트랜지스터의 채널막을 가리도록 배치되는 광센싱 회로.
  11. 제 5 항에 있어서,
    상기 채널막은 하부 채널막, 상기 하부 채널막 위에 배치된 중심 채널막 및 상기 중심 채널막 위에 배치된 상부 채널막을 포함하는 3층 구조로 이루어지는 광센싱 회로.
  12. 제 11 항에 있어서,
    상기 중심 채널막은 ZnO, InO, SnO, InZnO, ZnSnO 또는 InSnO를 포함하며, 상기 하부 채널막은 XZnO, XInO, XSnO, XInZnO, XZnSnO 또는 XInSnO(여기서, X는 Hf, Zr, Ti, Ta, Ga, Nb, V, Al, Ga, Sn 중에서 적어도 하나)를 포함하고, 상기 상부 채널막은 MZnO, MInO, MSnO, MInZnO, MZnSnO 또는 MInSnO(여기서, M은 Hf, Zr, Ti, Ta, Ga, Nb, V, Al, Ga, Sn 중에서 적어도 하나)를 포함하는 광센싱 회로.
  13. 제 1 항에 있어서,
    상기 광차폐막은 접지되어 있는 광센싱 회로.
  14. 제 1 항에 있어서,
    상기 광차폐막은 표피 깊이(skin depth)보다 두꺼운 금속 재료로 이루어지는 광센싱 회로.
  15. 기판 상에 제 1 및 제 2 게이트 전극을 형성하는 단계;
    상기 기판과 제 1 및 제 2 게이트 전극 위에 전체적으로 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에서 상기 제 1 및 제 2 게이트 전극과 각각 대향하는 위치에 각각 제 1 및 제 2 채널막을 형성하는 단계;
    상기 제 1 채널막의 양측과 제 2 채널막의 양측으로 각각 소스/드레인 전극을 형성하는 단계;
    상기 소스/드레인 전극과 상기 제 1 및 제 2 채널막 위로 전체적으로 투명 절연층을 형성하는 단계; 및
    상기 제 2 채널막을 가리도록 상기 투명 절연층 상에 부분적으로 광차폐막을 형성하는 단계;를 포함하며,
    상기 제 1 및 제 2 채널막은 동일한 산화물 반도체 재료로 이루어지는 광센싱 회로의 제조 방법.
  16. 제 15 항에 있어서,
    상기 산화물 반도체 재료는 ZnO, InO, SnO, InZnO, ZnSnO 또는 InSnO를 포함하는 산화물 반도체 재료이거나, 또는 상기 ZnO, InO, SnO, InZnO, ZnSnO 또는 InSnO에 Hf, Zr, Ti, Ta, Ga, Nb, V, Al, Ga 및 Sn 중에서 적어도 하나의 재료가 더 포함된 산화물 반도체 재료인 광센싱 회로의 제조 방법.
  17. 제 15 항에 있어서,
    상기 광차폐막은 표피 깊이(skin depth)보다 두꺼운 금속 재료로 이루어지는 광센싱 회로의 제조 방법.
  18. 제 15 항에 있어서,
    상기 소스/드레인 전극은:
    상기 제 1 채널막의 제 1 측면을 덮도록 형성된 제 1 소스/드레인 전극;
    상기 제 1 채널막의 제 2 측면과 상기 제 2 채널막의 제 1 측면 및 상기 제 1 채널막과 제 2 채널막 사이의 게이트 절연막을 덮도록 형성된 제 2 소스/드레인 전극; 및
    상기 제 2 채널막의 제 2 측면을 덮도록 형성된 제 3 소스/드레인 전극을 포함하는 광센싱 회로의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 1 소스/드레인 전극이 부분적으로 노출되도록 상기 투명 절연층을 에칭하여 제 1 비어홀을 형성하는 단계;
    상기 제 3 소스/드레인 전극이 부분적으로 노출되도록 상기 투명 절연층을 에칭하여 제 2 비어홀을 형성하는 단계;
    상기 제 1 및 제 2 비어홀을 각각 채워 상기 제 1 소스/드레인 전극과 전기적으로 연결되는 제 1 배선 및 상기 제 3 소스/드레인 전극과 전기적으로 연결되는 제 2 배선을 각각 형성하는 단계를 더 포함하는 광센싱 회로의 제조 방법.
  20. 제 19 항에 있어서,
    상기 광차폐막은 상기 제 1 및 제 2 배선과 동일한 재료로 동시에 형성되는 광센싱 회로의 제조 방법.
  21. 제 15 항에 있어서,
    상기 제 1 및 제 2 채널막을 형성하는 단계는:
    상기 게이트 절연막 상에서 상기 제 1 및 제 2 게이트 전극과 각각 대향하는 위치에 각각 제 1 및 제 2 하부 채널막을 형성하는 단계;
    상기 제 1 및 제 2 하부 채널막 위에 각각 제 1 및 제 2 중심 채널막을 형성하는 단계; 및
    상기 제 1 및 제 2 중심 채널막 위에 각각 제 1 및 제 2 상부 채널막을 형성하는 단계를 포함하는 광센싱 회로의 제조 방법.
  22. 제 21 항에 있어서,
    상기 제 1 및 제 2 중심 채널막은 ZnO, InO, SnO, InZnO, ZnSnO 또는 InSnO를 포함하며, 상기 제 1 및 제 2 하부 채널막은 XZnO, XInO, XSnO, XInZnO, XZnSnO 또는 XInSnO(여기서, X는 Hf, Zr, Ti, Ta, Ga, Nb, V, Al, Ga, Sn 중에서 적어도 하나)를 포함하고, 상기 제 1 및 제 2 상부 채널막은 MZnO, MInO, MSnO, MInZnO, MZnSnO 또는 MInSnO(여기서, M은 Hf, Zr, Ti, Ta, Ga, Nb, V, Al, Ga, Sn 중에서 적어도 하나)를 포함하는 광센싱 회로의 제조 방법.
  23. 제 1 항 내지 제 14 항 중 어느 한 항에 따른 다수의 광센싱 회로를 포함하는 광터치 패널.
  24. 영상을 디스플레이 하는 디스플레이 장치;
    상기 디스플레이 장치의 표면에 부착된 것으로, 제 23 항에 따른 광터치 패널; 및
    상기 광터치 패널에 조사되는 광신호를 제공하는 광원 장치;를 포함하는 광터치 스크린 장치.
  25. 제 1 항 내지 제 14 항 중 어느 한 항에 따른 다수의 광센싱 회로를 포함하는 영상 획득 장치.
  26. 디스플레이 화소부; 및
    제 1 항 내지 제 14 항 중 어느 한 항에 따른 광센싱 회로;를 포함하며,
    상기 디스플레이 화소부와 광센싱 회로가 하나의 화소 내에 일체화된 인셀 방식의 광터치 패널.
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