KR20120058302A - semiconductor package stacking method and stacked semiconductor package thereof - Google Patents

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KR20120058302A
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황철규
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Abstract

PURPOSE: A stacked semiconductor package and a method for laminating the same are provided to reduce manufacturing costs by completing electric wiring of a semiconductor chip through a solder and simplifying manufacturing process. CONSTITUTION: A substrate(120) comprises one or more semiconductor chips(121) in inside. A protective layer(124) is formed in order to protect the semiconductor chip and a contact unit(123). A semiconductor package(130) is laminated on the top of the substrate. A plurality of terminals(131) is included at one side of the semiconductor package. A solder ball(132) for electrical connection is respectively included in the plurality of terminals. The contact unit is electrically connected with the semiconductor package by inserting the solder ball in a hole through reflow.

Description

적층형 반도체 패키지 적층 방법 및 이에 의한 적층형 반도체 패키지{semiconductor package stacking method and stacked semiconductor package thereof}Stacked semiconductor package stacking method and stacked semiconductor package according to the present invention {semiconductor package stacking method and stacked semiconductor package}

본 발명은 적층형 반도체 패키지 적층 방법 및 이에 의한 적층형 반도체 패키지에 관한 것으로, 특히 반도체 패키지의 적층 시 하나의 반도체 패키지(또는 기판)의 내부에 탑재된 반도체 칩과 다른 반도체 패키지(또는 기판) 간에 전기적 연결이 이루어지게 하는 적층형 반도체 패키지 적층 방법 및 이에 의한 적층형 반도체 패키지에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a stacked semiconductor package stacking method and a stacked semiconductor package, and in particular, an electrical connection between a semiconductor chip mounted inside one semiconductor package (or substrate) and another semiconductor package (or substrate) when the semiconductor packages are stacked. The present invention relates to a stacked semiconductor package stacking method and a stacked semiconductor package.

최근의 반도체 산업 발전 그리고 사용자의 다양한 요구에 따라 전자기기는 더욱 소형화, 경량화, 고용량화 및 다기능화되고 있는 실정이며, 이를 위해 반도체 패키지의 크기 및 두께를 감소시키는 것이 요구되고 있다. According to the recent development of the semiconductor industry and various demands of users, electronic devices are becoming smaller, lighter, higher in capacity, and more versatile, and for this purpose, it is required to reduce the size and thickness of the semiconductor package.

이러한 반도체 패키지의 크기 및 두께를 감소시키기 위해, 반도체 칩이 실장되는 기판 내부에 실장되는 반도체 칩과 동종 또는 이종의 반도체 칩을 내장한 반도체 칩 내장형 기판(embedded PCB)이 시도되고 있다. In order to reduce the size and thickness of such a semiconductor package, a semiconductor chip embedded substrate (embedded PCB) in which a semiconductor chip of the same or different type as a semiconductor chip mounted inside a substrate on which the semiconductor chip is mounted has been attempted.

이와 같은 반도체 칩 내장형 기판을 사용하면, 반도체 칩을 기판에 실장하여 반도체 패키지를 완성할 수 있으며, 이러한 반도체 패키지는 복수 개의 반도체 칩을 장착한 것이어서, 전체 반도체 패키지의 크기 및 두께를 크게 감소시키는 효과가 있다.  When the semiconductor chip embedded substrate is used, the semiconductor package may be completed by mounting the semiconductor chip on the substrate. Since the semiconductor package includes a plurality of semiconductor chips, the size and thickness of the entire semiconductor package are greatly reduced. There is.

하지만, 이처럼 반도체 칩이 내장된 반도체 패키지의 상부에 다른 반도체 패키지를 적층하는 경우, 상기 반도체 패키지에 내장된 반도체 칩과 적층되는 반도체 패키지간에 전기적 연결이 이루어져야 하는데, 이를 위해 내장된 반도체 칩과 반도체 패키지의 표면을 전기적으로 연결하는 수직 및/또는 수평 배선 및 단자가 요구되고 있다. 그에 따라 이러한 배선 구조를 형성해야 하는 바, 제조비용 및 공정시간의 증가가 유발되고 있다. However, when another semiconductor package is stacked on the semiconductor package in which the semiconductor chip is embedded, an electrical connection must be made between the semiconductor chip embedded in the semiconductor package and the semiconductor package stacked thereon. There is a need for vertical and / or horizontal wiring and terminals for electrically connecting the surfaces of the substrates. Accordingly, it is necessary to form such a wiring structure, causing an increase in manufacturing cost and processing time.

더욱이, 반도체 패키지 간의 전기적 연결은 보통 솔더볼을 통한 플립칩 본딩 방법 등으로 이루어지는데, 이러한 솔더볼은 평면 위에 볼 형태로 배치되는바, 반도체 패키지들 간의 접합력이 충분하지 못하여, 상기 반도체 칩이 내장된 반도체 패키지와 적층되는 반도체 패키지 사이에 접착이 용이하지 않는 문제점이 발생되고 있다.
In addition, the electrical connection between the semiconductor package is usually made by a flip chip bonding method through a solder ball, etc., the solder ball is arranged in the form of a ball on the plane, the bonding strength between the semiconductor packages is not sufficient, the semiconductor in which the semiconductor chip is embedded There is a problem in that adhesion between the package and the stacked semiconductor package is not easy.

상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명은 반도체 패키지 간 적층 시, 반도체 패키지의 내부에 탑재된 반도체 칩과 적층되는 반도체 패키지 간에 전기적 연결이 용이하고, 견고하게 이루어지는 적층형 반도체 패키지 적층 방법 및 이에 의한 적층형 반도체 패키지를 제공하고자 한다. In order to solve the problems of the prior art as described above, the present invention is a stacking semiconductor package stacking method is easy and robust to the electrical connection between the semiconductor chip mounted on the inside of the semiconductor package and the stacked semiconductor package, when stacked between semiconductor packages And to thereby provide a stacked semiconductor package.

또한, 반도체 패키지 간의 전기적 연결을 위한, 신규한 인터페이스를 가지는 적층형 반도체 패키지 및 이를 포함하는 적층형 반도체 패키지를 제공하고자 한다.
Another object of the present invention is to provide a stacked semiconductor package having a novel interface and a stacked semiconductor package including the same, for electrical connection between semiconductor packages.

위와 같은 과제를 해결하기 위한 본 발명의 한 특징에 따른 적층형 반도체 패키지는 수동소자의 양측에 배치되어 내부와 전기적으로 연결하는 컨택부를 하나 이상 포함하며, 상기 컨택부를 각각 외부로 연통하는 하나 이상의 홀을 표면에 구비하는 기판; 상기 기판에 적층되는 반도체 패키지; 및 상기 반도체 패키지와 상기 기판을 전기적으로 연결하는 하나 이상의 솔더볼;을 포함하되, 리플로우(Reflow)를 통해 상기 솔더볼이 상기 홀로 유입되어 상기 컨택부와 상기 반도체 패키지가 전기적으로 연결되는 것을 특징으로 한다. The stacked semiconductor package according to an aspect of the present invention for solving the above problems includes at least one contact portion disposed on both sides of the passive element and electrically connected to the inside, and at least one hole communicating with the outside of the contact portion, respectively. A substrate provided on the surface; A semiconductor package stacked on the substrate; And at least one solder ball electrically connecting the semiconductor package and the substrate, wherein the solder ball is introduced into the hole through a reflow, and the contact portion and the semiconductor package are electrically connected to each other. .

특히, 내부에 적어도 하나의 반도체 칩을 내장하는 기판을 포함할 수 있다. In particular, it may include a substrate having at least one semiconductor chip embedded therein.

특히, 상기 반도체 칩에 전기적으로 연결되는 상기 컨택부를 포함할 수 있다. In particular, it may include the contact portion electrically connected to the semiconductor chip.

특히, 상기 컨택부를 관통하도록 U자 형태로 형성되는 홀을 포함할 수 있다. In particular, it may include a hole formed in a U-shape to penetrate the contact portion.

위와 같은 과제를 해결하기 위한 본 발명의 다른 특징에 따른 적층형 반도체 패키지의 적층 방법은 수동소자의 양측에 배치되어 내부와 전기적으로 연결하는 컨택부를 하나 이상 포함하는 기판을 준비하는 기판준비단계; 상기 컨택부가 외부로 연통하도록 상기 기판에 적어도 하나의 홀을 형성하는 홀형성단계; 상기 홀이 형성된 기판의 상부로 일면에 솔더볼이 구비된 반도체 패키지를 적층하는 반도체패키지적층단계;를 포함하되, 상기 반도체패키지적층단계 시, 리플로우(Reflow)를 통해 상기 솔더볼이 상기 홀로 유입되어 상기 반도체 패키지와 상기 컨택부가 전기적으로 연결되는 것을 특징으로 한다. According to another aspect of the present invention, there is provided a method of stacking a stacked semiconductor package, the method comprising: preparing a substrate including at least one contact portion disposed on both sides of a passive element and electrically connected to the inside thereof; A hole forming step of forming at least one hole in the substrate such that the contact portion communicates with the outside; A semiconductor package stacking step of stacking a semiconductor package having solder balls on one surface of the substrate on which the holes are formed; including, but in the semiconductor package stacking step, the solder balls are introduced into the holes through a reflow. The semiconductor package and the contact portion is electrically connected.

특히, 상기 컨택부를 관통하도록 U자 형태로 형성되는 홀형성단계를 포함할 수 있다.
In particular, it may include a hole forming step formed in a U-shape to penetrate the contact portion.

본 발명의 반도체 패키지의 적층 방법 및 이에 의한 적층형 반도체 패키지는 기판에 형성된 내장된 반도체 칩의 컨택부가 홀을 통해 외부로 노출됨에 따라, 적층되는 반도체 패키지의 하부일면에 위치하는 솔더볼이 리플로우 공정 시, 내장된 반도체 칩의 홀을 통해 기판 내의 컨택부와 전기적으로 연결된다. 그에 따라, 상기 기판의 상부에 솔더볼이 침투하여 적층되는 반도체 패키지와 연결되므로, 상기 기판과 상기 반도체 패키지 간에 접합력이 증가하는 효과가 있다. 이에 따라, 후속공정으로 언더필공정이 생략될 수 있는 효과가 있다. In the stacking method of the semiconductor package and the stacked semiconductor package according to the present invention, as the contact portion of the embedded semiconductor chip formed on the substrate is exposed to the outside through the holes, the solder balls located on the lower surface of the stacked semiconductor package during the reflow process The electronic device is electrically connected to the contact portion in the substrate through the holes of the embedded semiconductor chip. Accordingly, since the solder ball penetrates the upper portion of the substrate and is connected to the semiconductor package, the bonding force is increased between the substrate and the semiconductor package. Accordingly, there is an effect that the underfill process can be omitted in a subsequent process.

더불어, 본 발명의 반도체 패키지의 적층 방법 및 이에 의한 적층형 반도체 패키지는 반도체 패키지 간 (또는 기판 간) 적층 시, 반도체 칩과 연통되는 홀 속으로 리플로우되는 솔더를 통해 반도체 칩의 전기적 배선이 이루어지므로, 기판과 상기 기판에 내장되는 반도체 칩 간 별도의 배선을 필요로 하지 않으므로, 제조공정 및 비용이 간소화되는 효과가 있다.
In addition, in the method of stacking the semiconductor package and the stacked semiconductor package according to the present invention, the electrical wiring of the semiconductor chip is made through solder reflowed into holes communicating with the semiconductor chip when the semiconductor packages are stacked between the semiconductor packages (or boards). Since no separate wiring is required between the substrate and the semiconductor chip embedded in the substrate, the manufacturing process and the cost are simplified.

도 1은 본 발명의 일 실시 예에 따른 반도체 패키지의 적층 방법에 따른 적층형 반도체 패키지의 단면도이다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 패키지의 적층 방법을 나타낸 공정순서도이다. 1 is a cross-sectional view of a stacked semiconductor package according to a method of stacking a semiconductor package according to an embodiment of the present disclosure.
2 is a flowchart illustrating a method of stacking a semiconductor package according to another exemplary embodiment of the present disclosure.

이하, 본 발명을 바람직한 실시 예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시 예에 한정되는 것은 아니다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도 1은 본 발명의 일 실시 예에 따른 적층형 반도체 패키지의 단면도이다. 1 is a cross-sectional view of a stacked semiconductor package according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 적층형 반도체 패키지(100)는 적어도 하나의 반도체 칩을 내장(embedded)하는 기판(120)과 상기 기판(120)의 상부에 적층되는 반도체 패키지(130)를 포함한다. 상기 반도체 패키지(130)는 몰딩을 포함하는 일반적 형태의 반도체 패키지 및 솔더볼 또는 범프가 부착된 반도체 칩형의(웨이퍼 레벨) 패키지를 포함한다.As shown in FIG. 1, the stacked semiconductor package 100 of the present invention includes a substrate 120 embedding at least one semiconductor chip and a semiconductor package 130 stacked on the substrate 120. Include. The semiconductor package 130 includes a general type semiconductor package including molding and a semiconductor chip type (wafer level) package to which solder balls or bumps are attached.

기판(120)은 수동소자(122)의 양측에 배치되어, 내부와 전기적으로 연결하는 컨택부(123)를 하나 이상 포함하고, 표면에 하나 이상의 홀을 구비하며, 내부에 적어도 하나의 반도체 칩(121)을 탑재한다. 이 때, 상기 컨택부(123)는 상기 반도체 칩(121)과 전기적으로 연결된다. 또한, 상기 홀은 상기 컨택부(123)가 각각 외부로 연통되도록 상기 기판(120)의 표면에 구비되며, 특히 상기 컨택부(123)를 관통하도록 U자 형태로 상기 기판(120)에 형성될 수 있다. The substrate 120 includes at least one contact portion 123 disposed on both sides of the passive element 122 and electrically connected to the inside, and has at least one hole on the surface thereof, and at least one semiconductor chip therein. 121). In this case, the contact unit 123 is electrically connected to the semiconductor chip 121. In addition, the holes are provided on the surface of the substrate 120 so that the contact portions 123 communicate with each other, and particularly, may be formed in the substrate 120 in a U shape to penetrate the contact portions 123. Can be.

반도체 패키지(130)는 상기 기판(120)의 상부에 적층된다. 이러한 반도체 패키지(130)는 내부에 적어도 하나의 반도체 칩을 포함하며, 일면에 복수 개의 단자(131)가 구비되고, 상기 복수 개의 단자(131)마다 전기적 연결을 위한 솔더볼(132)이 각각 구비된다. 이러한 상기 반도체 패키지(130)는 상기 기판(120)의 상부에 적층 시, 일면에 구비된 복수 개의 솔더볼(132)과, 상기 기판(120)의 표면에 형성된 복수 개의 홀이 상호 대응하도록 적층되는 것이 바람직하다. The semiconductor package 130 is stacked on the substrate 120. The semiconductor package 130 includes at least one semiconductor chip therein, and a plurality of terminals 131 are provided on one surface thereof, and solder balls 132 for electrical connection are provided for each of the plurality of terminals 131. . When the semiconductor package 130 is stacked on the substrate 120, the plurality of solder balls 132 provided on one surface of the semiconductor package 130 and the plurality of holes formed on the surface of the substrate 120 are stacked to correspond to each other. desirable.

이러한 상기 기판(120)과 상기 반도체 패키지(130)의 리플로우(Reflow)를 통해 상기 솔더볼(132)이 상기 기판(120)의 표면에 형성된 홀로 유입되어, 상기 기판(120)의 컨택부(123)와 상기 기판(120)의 상부로 적층되는 반도체 패키지(130)가 상호 전기적으로 연결된다. Through the reflow of the substrate 120 and the semiconductor package 130, the solder balls 132 flow into holes formed in the surface of the substrate 120 to contact the contacts 123 of the substrate 120. ) And the semiconductor package 130 stacked on the substrate 120 are electrically connected to each other.

이와 같이, 상기 기판(120)의 상부에 솔더볼(132)이 침투하여 상기 기판(120)의 상부에 적층되는 반도체 패키지(130)와 연결되므로, 상기 기판(120)과 상기 반도체 패키지(130) 간에 접합력이 증가하는 효과가 있다. As such, since the solder ball 132 penetrates the upper portion of the substrate 120 and is connected to the semiconductor package 130 stacked on the upper portion of the substrate 120, between the substrate 120 and the semiconductor package 130. There is an effect of increasing the bonding force.

이하, 도 2를 참조로 하여, 본 발명의 다른 실시 예에 따른 반도체 패키지의 적층 방법에 대하여 자세히 살펴보도록 한다. Hereinafter, a method of stacking a semiconductor package according to another exemplary embodiment of the present invention will be described in detail with reference to FIG. 2.

도 2는 본 발명의 다른 실시 예에 따른 반도체 패키지의 적층 방법을 나타낸 공정순서도이다. 2 is a flowchart illustrating a method of stacking a semiconductor package according to another exemplary embodiment of the present disclosure.

도 2a에 도시된 바와 같이, 적어도 하나의 반도체 칩(121)을 내장하며, 내부에 전기적 연결을 위한 컨택부(123)를 하나 이상 포함하는 기판(120)을 준비한다. 이 때, 상기 기판(120)의 상부면에 적어도 하나의 수동소자(122)가 형성되고, 상기 수동소자(122)의 양측에 상기 컨택부(123)가 배치되어, 내부와 전기적으로 연결한다. As shown in FIG. 2A, at least one semiconductor chip 121 may be embedded, and a substrate 120 including one or more contact parts 123 for electrical connection may be prepared. In this case, at least one passive element 122 is formed on an upper surface of the substrate 120, and the contact unit 123 is disposed on both sides of the passive element 122 to electrically connect the inside thereof.

상기 반도체 칩(121)과 상기 컨택부(123)를 보호하기 위한 보호층(124)이 더 형성될 수 있다. A protective layer 124 may be further formed to protect the semiconductor chip 121 and the contact portion 123.

이어서 도 2b에 도시된 바와 같이, 상기 기판(120)의 내부에 포함된 컨택부(123)가 외부로 연통되도록 상기 기판(120)의 표면에 적어도 하나의 홀을 형성한다. 이 때, 상기 홀은 상기 기판(120)의 컨택부(123)를 관통하도록 U자 형태로도 형성될 수 있다. 이러한 홀은 상기 컨택부(123)가 외부로 연통되는 형태라면 수직형태, U자 형태 외에도 다양한 형태로 변경할 수 있다. Subsequently, as shown in FIG. 2B, at least one hole is formed in the surface of the substrate 120 such that the contact portion 123 included in the substrate 120 communicates with the outside. In this case, the hole may also be formed in a U-shape to penetrate through the contact portion 123 of the substrate 120. Such a hole may be changed into various forms in addition to the vertical form and the U-shape if the contact portion 123 communicates with the outside.

이후, 도 2c에 도시된 바와 같이, 상기 홀이 형성된 기판(120)의 상부로 반도체 패키지(130)가 적층된다. 이 때, 상기 반도체 패키지(130)는 적어도 하나의 반도체 칩을 내장하고, 일면에 솔더볼(132)을 구비한다. 이에 따라, 상기 반도체 패키지(130)는 상기 반도체 패키지(130)의 일면에 구비된 솔더볼(132)과, 상기 기판(120)의 표면에 형성된 홀이 상호 대응하도록 상기 기판(120)의 상부로 적층되는 것이 바람직하다. Thereafter, as shown in FIG. 2C, the semiconductor package 130 is stacked on the substrate 120 on which the holes are formed. In this case, the semiconductor package 130 includes at least one semiconductor chip, and has a solder ball 132 on one surface thereof. Accordingly, the semiconductor package 130 is stacked on the substrate 120 so that the solder balls 132 provided on one surface of the semiconductor package 130 and the holes formed on the surface of the substrate 120 correspond to each other. It is preferable to be.

이어서, 도 2d에 도시된 바와 같이, 상기 기판(120)의 상부로 상기 반도체 패키지(130)가 적층된 후 리플로우(Reflow)되면, 상기 반도체 패키지(130)와 상기 기판(120) 사이에 구비된 솔더볼(132)이 상기 기판(120)의 표면에 형성된 홀로 유입된다. 이에 따라, 상기 솔더볼(132)이 상기 홀을 통해 상기 기판(120)에 포함된 컨택부(123)로 유입됨에 따라, 상기 반도체 패키지(130)와 상기 기판(120)의 컨택부(123)가 전기적으로 연결된다. Subsequently, as illustrated in FIG. 2D, when the semiconductor package 130 is stacked on the substrate 120 and then reflowed, the semiconductor package 130 is provided between the semiconductor package 130 and the substrate 120. The solder balls 132 flow into holes formed in the surface of the substrate 120. Accordingly, as the solder ball 132 flows into the contact portion 123 included in the substrate 120 through the hole, the semiconductor package 130 and the contact portion 123 of the substrate 120 are formed. Electrically connected.

결과적으로, 상기 기판(120)의 상부로 상기 반도체 패키지(130)가 적층됨에 따라, 상기 기판(120)과 상기 반도체 패키지(130) 사이에 구비된 솔더볼(132)을 통해 상기 기판(120)과 상기 반도체 패키지(130) 간의 상호 전기적 연결이 이루어진다. As a result, as the semiconductor package 130 is stacked on the substrate 120, the substrate 120 and the solder ball 132 are provided between the substrate 120 and the semiconductor package 130. The electrical connection between the semiconductor package 130 is made.

뿐만 아니라, 상기 기판(120)과 상기 반도체 패키지(130) 사이에 구비된 솔더볼(132)이 리플로우 시, 상기 기판(120)의 표면에 형성된 홀로 유입되고, 상기 기판(120)의 컨택부(123)로 유입됨에 따라, 상기 기판(120)에 내장된 반도체 칩(121)과 상기 기판(120)의 상부로 적층되는 반도체 패키지(130)간 전기적 연결이 이루어진다. In addition, the solder balls 132 provided between the substrate 120 and the semiconductor package 130 flow into holes formed in the surface of the substrate 120 during reflow, and the contact portion of the substrate 120 As it is introduced into the 123, an electrical connection is made between the semiconductor chip 121 embedded in the substrate 120 and the semiconductor package 130 stacked on the substrate 120.

본 발명의 반도체 패키지의 적층 방법 및 이에 의한 적층형 반도체 패키지는 기판에 형성된 내장된 반도체 칩의 컨택부가 홀을 통해 외부로 노출됨에 따라, 적층되는 반도체 패키지의 하부일면에 위치하는 솔더볼이 리플로우 공정 시, 내장된 반도체 칩의 홀을 통해 기판 내의 컨택부와 전기적으로 연결된다. 그에 따라, 상기 기판의 상부에 솔더볼이 침투하여 적층되는 반도체 패키지와 연결되므로, 상기 기판과 상기 반도체 패키지 간에 접합력이 증가하는 효과가 있다. 이에 따라, 후속공정으로 언더필공정이 생략될 수 있는 효과가 있다. In the stacking method of the semiconductor package and the stacked semiconductor package according to the present invention, as the contact portion of the embedded semiconductor chip formed on the substrate is exposed to the outside through the holes, the solder balls located on the lower surface of the stacked semiconductor package during the reflow process The electronic device is electrically connected to the contact portion in the substrate through the holes of the embedded semiconductor chip. Accordingly, since the solder ball penetrates the upper portion of the substrate and is connected to the semiconductor package, the bonding force is increased between the substrate and the semiconductor package. Accordingly, there is an effect that the underfill process can be omitted in a subsequent process.

더불어, 본 발명의 반도체 패키지의 적층 방법 및 이에 의한 적층형 반도체 패키지는 반도체 패키지 간 (또는 기판 간) 적층 시, 반도체 칩과 연통되는 홀 속으로 리플로우되는 솔더를 통해 반도체 칩의 전기적 배선이 이루어지므로, 기판과 상기 기판에 내장되는 반도체 칩 간 별도의 배선을 필요로 하지 않으므로, 제조공정 및 비용이 간소화되는 효과가 있다. In addition, in the method of stacking the semiconductor package and the stacked semiconductor package according to the present invention, the electrical wiring of the semiconductor chip is made through solder reflowed into holes communicating with the semiconductor chip when the semiconductor packages are stacked between the semiconductor packages (or boards). Since no separate wiring is required between the substrate and the semiconductor chip embedded in the substrate, the manufacturing process and the cost are simplified.

상기에서는 본 발명의 바람직한 실시 예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 첨부된 특허청구범위에 속하는 것은 당연하다.
While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Do.

120: 기판 121: 반도체 칩
122: 수동소자 123: 컨택부
124: 보호층 130: 반도체 패키지
132: 솔더볼120: substrate 121: semiconductor chip
122: passive element 123: contact portion
124: protective layer 130: semiconductor package
132: solder ball

Claims (6)

수동소자의 양측에 배치되어 내부와 전기적으로 연결하는 컨택부를 하나 이상 포함하며, 상기 컨택부를 각각 외부로 연통하는 하나 이상의 홀을 표면에 구비하는 기판;
상기 기판에 적층되는 반도체 패키지; 및
상기 반도체 패키지와 상기 기판을 전기적으로 연결하는 하나 이상의 솔더볼;을 포함하되,
리플로우(Reflow)를 통해 상기 솔더볼이 상기 홀로 유입되어 상기 컨택부와 상기 반도체 패키지가 전기적으로 연결되는 것을 특징으로 하는 적층형 반도체 패키지.
A substrate having at least one contact portion disposed on both sides of the passive element and electrically connected to the inside thereof, the substrate having at least one hole on the surface of the contact portion communicating with the outside;
A semiconductor package stacked on the substrate; And
And at least one solder ball electrically connecting the semiconductor package and the substrate.
The semiconductor package of claim 1, wherein the solder ball is introduced into the hole through reflow to electrically connect the contact portion and the semiconductor package.
제1항에 있어서,
상기 기판은 내부에 적어도 하나의 반도체 칩을 내장하는 것을 특징으로 하는 적층형 반도체 패키지.
The method of claim 1,
The substrate is a stacked semiconductor package, characterized in that at least one semiconductor chip embedded therein.
제2항에 있어서,
상기 컨택부는 상기 반도체 칩에 전기적으로 연결되는 것을 특징으로 하는 적층형 반도체 패키지.
The method of claim 2,
And the contact portion is electrically connected to the semiconductor chip.
제1항에 있어서,
상기 홀은 상기 컨택부를 관통하도록 U자 형태로 형성되는 것을 특징으로 하는 적층형 반도체 패키지.
The method of claim 1,
The hole is a stacked semiconductor package, characterized in that formed in the U-shape to penetrate the contact portion.
수동소자의 양측에 배치되어 내부와 전기적으로 연결하는 컨택부를 하나 이상 포함하는 기판을 준비하는 기판준비단계;
상기 컨택부가 외부로 연통하도록 상기 기판에 적어도 하나의 홀을 형성하는 홀형성단계;
상기 홀이 형성된 기판의 상부로 일면에 솔더볼이 구비된 반도체 패키지를 적층하는 반도체패키지적층단계;
를 포함하되,
상기 반도체패키지적층단계 시,
리플로우(Reflow)를 통해 상기 솔더볼이 상기 홀로 유입되어 상기 반도체 패키지와 상기 컨택부가 전기적으로 연결되는 것을 특징으로 하는 적층형 반도체 패키지의 적층 방법.
A substrate preparation step of preparing a substrate including at least one contact portion disposed on both sides of the passive element and electrically connected to the inside;
A hole forming step of forming at least one hole in the substrate such that the contact portion communicates with the outside;
A semiconductor package stacking step of stacking a semiconductor package having solder balls on one surface of the substrate on which the holes are formed;
Including,
In the semiconductor package stacking step,
And the solder ball is introduced into the hole through reflow so that the semiconductor package and the contact part are electrically connected to each other.
제5항에 있어서,
상기 홀형성단계는
상기 컨택부를 관통하도록 U자 형태의 홀을 형성하는 것을 특징으로 하는 적층형 반도체 패키지의 적층방법.

The method of claim 5,
The hole forming step
Forming a stacked semiconductor package, characterized in that to form a U-shaped hole to penetrate the contact portion.

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