KR20120051979A - Thin film transistor substrate having hybrid cmos structure and optical sensor array using the substrate - Google Patents
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Abstract
Description
본 발명은 박막 트랜지스터 기판에 관한 것으로, 특히 P-형 다결정실리콘 박막 트랜지스터와 N-형 비정질실리콘 박막 트랜지스터를 동일한 기판에 제작하여 CMOS(Complementary Metal-Oxide-Semiconductor)를 하나의 박막 트랜지스터 기판으로 구성한 기판 및 그 기판을 이용한 광학식 센서 어레이에 관한 것이다.BACKGROUND OF THE
일반적으로 디스플레이나 센서 어레이에 nMOS(n-channel MOSFET)와 pMOS(p-channel MOSFET)가 동시에 존재하는 CMOS 구조를 사용하게 되면, 소자의 특성을 향상시킬 수 있고, 그 응용성을 크게 할 수 있다. In general, when using a CMOS structure in which n-channel (n-channel MOSFET) and pMOS (p-channel MOSFET) are simultaneously present in a display or sensor array, device characteristics can be improved and its applicability can be increased. .
그러나 다결정실리콘 박막 트랜지스터와 비정질실리콘 박막 트랜지스터는 그 제조공정 과정이 다르고, 구조도 달라서 동시에 동일한 기판에 제조하기가 쉽지 않다. However, polysilicon thin film transistors and amorphous silicon thin film transistors have different manufacturing processes and different structures, making it difficult to fabricate the same substrate at the same time.
즉 일반적인 다결정실리콘 박막 트랜지스터의 게이트 절연막은 SiO2(이산화규소)이고, 비정질실리콘 박막 트랜지스터의 게이트 절연막은 SiNx(질화규소)인데, 다결정실리콘 박막 트랜지스터는 코플라나(coplanar) 구조를 일반적으로 사용하며, 비정질실리콘 박막 트랜지스터는 역 스태거(inverted staggered) 구조를 일반적으로 사용하고 있어서 두 종류의 박막 트랜지스터를 동일한 기판에 제조하려면 구조와 제조공정이 복잡하게 되는 문제점이 있는 것이다. That is, the gate insulating film of a typical polysilicon thin film transistor is SiO 2 (silicon dioxide), and the gate insulating film of an amorphous silicon thin film transistor is SiNx (silicon nitride), and the polysilicon thin film transistor generally uses a coplanar structure and has an amorphous structure. Since silicon thin film transistors generally use an inverted staggered structure, there is a problem in that a structure and a manufacturing process are complicated to manufacture two kinds of thin film transistors on the same substrate.
한편 광학식 센서 어레이에 있어서 광학 센싱을 하기 위해서는 광감도가 있는 소자를 각 픽셀마다 내장을 해야 하는데, 종래의 광학식 센서 어레이들은 다음의 세 가지 방식으로 되어 있다. On the other hand, in the optical sensor array, in order to perform optical sensing, a device having a light sensitivity should be built in each pixel. Conventional optical sensor arrays have the following three methods.
첫 째, 비정질실리콘 박막 트랜지스터로 내장 구동회로를 구성하고 비정질실리콘 포토센서를 포함하는 경우, 둘 째, 다결정실리콘 박막 트랜지스터로 내장 구동회로를 구성하고 다결정실리콘 포토센서를 포함하는 경우, 셋 째, 다결정실리콘 박막 트랜지스터로 내장구동회로를 구성하고 비정질실리콘 포토센서를 포함하는 경우이다. First, when the internal driving circuit is composed of an amorphous silicon thin film transistor and includes an amorphous silicon photosensor, and second, when the internal driving circuit is composed of a polysilicon thin film transistor and the polysilicon photo sensor is included. In this case, a silicon thin film transistor is used to construct an internal driving circuit and includes an amorphous silicon photo sensor.
첫 째의 경우 비정질실리콘 박막 트랜지스터가 다결정실리콘 박막 트랜지스터에 비해 전계효과 이동도가 낮아서 구동회로를 구성하는데 문제점이 있다. In the first case, the amorphous silicon thin film transistor has a low field effect mobility compared to the polysilicon thin film transistor, thereby causing a problem in configuring a driving circuit.
둘째의 경우는 다결정실리콘 포토센서의 포토 센싱 효과가 비정질실리콘 박막 트랜지스터의 포토센싱 효과보다 낮아서 광학식 센싱을 하는 데에 단점이 있다. In the second case, the photo-sensing effect of the polysilicon photo sensor is lower than the photo-sensing effect of the amorphous silicon thin film transistor, so there is a disadvantage in optical sensing.
셋째의 경우는 내장 구동회로를 구성하는 트랜지스터들은 다결정실리콘 박막 트랜지스터를 사용하고, 어레이 내의 각 픽셀에 들어가는 포토센서들은 비정질 PIN 포토다이오드를 사용하는 것이 일반적인데, 그 경우 회로구성이나 센싱에는 도움이 되지만 다결정실리콘 박막 트랜지스터 공정을 완료하고 그 상부에 다시 비정질 PIN 포토다이오드를 공정해야 하기 때문에 비용이 많이 들고 공정시간이 길어지는 문제점이 있다. In the third case, the transistors constituting the built-in driving circuit use a polysilicon thin film transistor, and the photosensors that enter each pixel in the array use an amorphous PIN photodiode, which helps in circuit configuration or sensing. Since the process of completing the polysilicon thin film transistor and having to process the amorphous PIN photodiode on top again has a problem of high cost and long process time.
본 발명은 상기의 문제점을 해결하기 위해 다결정실리콘 박막 트랜지스터의 층간절연막(interlayer)과 비정질실리콘 박막 트랜지스터의 게이트 절연막이 동일한 층(layer)으로 형성되는 구조를 특징으로 하였기 때문에 제조공정이 단순해지는 하이브리드(hybrid) CMOS 구조의 박막 트랜지스터 기판을 얻고자 하는 것을 목적으로 한다. In order to solve the above problems, the present invention is characterized by a structure in which the interlayer insulating film of the polysilicon thin film transistor and the gate insulating film of the amorphous silicon thin film transistor are formed in the same layer. The purpose is to obtain a thin film transistor substrate having a hybrid CMOS structure.
또한 본 발명은 상기의 광학식 센서 어레이의 문제점을 해결하기 위해 상기 하이브리드 CMOS 구조를 이용하여 공정비용을 줄이고 공정시간을 줄일 수 있는 광학식 센서 어레이를 얻고자 하는 것을 목적으로 한다. In addition, an object of the present invention is to obtain an optical sensor array that can reduce the process cost and process time by using the hybrid CMOS structure to solve the problem of the optical sensor array.
상기 기술적 과제를 달성하기 위해 본 발명에서는 하이브리드 CMOS 구조의 박막 트랜지스터 기판 및 그 기판을 이용한 광학식 센서 어레이가 제공된다. In order to achieve the above technical problem, the present invention provides a thin film transistor substrate having a hybrid CMOS structure and an optical sensor array using the substrate.
본 발명의 하이브리드 CMOS 구조의 박막 트랜지스터 기판은, 층간절연막(interlayer)을 갖는 코플라나(coplanar) 구조의 다결정실리콘 박막 트랜지스터와, 게이트 절연막을 갖는 역 스태거(inverted staggered) 구조의 비정질실리콘 박막 트랜지스터가 하나의 기판 상에 형성되고, 상기 층간절연막과 상기 게이트 절연막이 동일한 층(layer)으로 형성된 것을 특징으로 한다. The thin film transistor substrate of the hybrid CMOS structure of the present invention includes a coplanar polysilicon thin film transistor having an interlayer, and an amorphous silicon thin film transistor having an inverted staggered structure having a gate insulating film. It is formed on one substrate, characterized in that the interlayer insulating film and the gate insulating film is formed of the same layer (layer).
여기서 상기 다결정실리콘 박막 트랜지스터는 P-형 트랜지스터이고, 상기 비정질실리콘 트랜지스터는 N-형 트랜지스터인 것을 특징으로 한다. Wherein the polysilicon thin film transistor is a P-type transistor, and the amorphous silicon transistor is an N-type transistor.
또한 상기 다결정실리콘 박막 트랜지스터의 게이트와 비정질 실리콘 박막 트랜지스터의 게이트가 동일한 층으로 형성되고, 상기 다결정실리콘 박막 트랜지스터의 소스 및 드레인과 상기 비정질 실리콘 박막 트랜지스터의 소스 및 드레인이 동일한 층으로 형성되는 것을 특징으로 한다. The gate of the polysilicon thin film transistor and the gate of the amorphous silicon thin film transistor are formed of the same layer, and the source and the drain of the polysilicon thin film transistor and the source and the drain of the amorphous silicon thin film transistor are formed of the same layer. do.
여기서 상기 층간절연막 및 게이트 절연막은 실리콘 질화막을 사용하는 것이 바람직하다. The interlayer insulating film and the gate insulating film preferably use a silicon nitride film.
한편 상기 비정질실리콘 박막 트랜지스터는, 상기 게이트 절연막, 비정질 실리콘 및 N+ 실리콘이 연속으로 증착된 것을 특징으로 한다. On the other hand, the amorphous silicon thin film transistor is characterized in that the gate insulating film, amorphous silicon and N + silicon is deposited in succession.
또한 상기 기판의 재질은 유리 또는 금속인 것을 특징으로 한다. In addition, the material of the substrate is characterized in that the glass or metal.
한편 본 발명의 하이브리드 CMOS 구조의 박막 트랜지스터 기판을 이용한 광학식 센서 어레이는, 층간절연막(interlayer)을 갖는 코플라나(coplanar) 구조의 다결정실리콘 박막 트랜지스터와, 게이트 절연막을 갖는 역스태거(inverted staggered) 구조의 비정질실리콘 박막 트랜지스터가 하나의 기판 상에 형성되고, 상기 층간절연막과 상기 게이트 절연막이 동일한 층(layer)으로 형성된 것을 특징으로 하는 하이브리드 CMOS 구조의 박막 트랜지스터 기판을 이용한 광학식 센서 어레이에 있어서, 상기 다결정실리콘 박막 트랜지스터로 구동회로를 구성하고, 상기 비정질실리콘 박막 트랜지스터로 포토센서를 구성하는 것을 특징으로 한다. On the other hand, the optical sensor array using the thin film transistor substrate of the hybrid CMOS structure of the present invention is a coplanar polycrystalline silicon thin film transistor having an interlayer and an inverted staggered structure having a gate insulating film. An amorphous silicon thin film transistor is formed on one substrate, and the interlayer insulating film and the gate insulating film are formed in the same layer, the optical sensor array using a thin film transistor substrate having a hybrid CMOS structure, wherein the polysilicon The driving circuit is constituted by a thin film transistor, and the photosensor is constituted by the amorphous silicon thin film transistor.
여기서 수동형 광학식 센서 어레이는 상기 하나의 다결정실리콘 박막 트랜지스터와 하나의 비정질실리콘 박막 트랜지스터가 각 픽셀 내에 구성되는 것을 특징으로 한다. The passive optical sensor array is characterized in that the one polysilicon thin film transistor and one amorphous silicon thin film transistor are configured in each pixel.
또한 능동형 광학식 센서 어레이는 상기 세 개의 다결정실리콘 박막 트랜지스터와 하나의 비정질실리콘 박막 트랜지스터가 각 픽셀 내에 구성되는 것을 특징으로 한다. In addition, the active optical sensor array is characterized in that the three polysilicon thin film transistor and one amorphous silicon thin film transistor are configured in each pixel.
또한 상기 포토센서의 광원은 무기 EL(Electroluminescence) 또는 OLED (organic light-emitting diode)를 이용하는 것이 바람직하다. 나아가 무기 EL을 이용하여 본 발명은 지문인식 센서로 활용될 수 있다. In addition, it is preferable that the light source of the photosensor uses an inorganic electroluminescence (EL) or an organic light-emitting diode (OLED). Furthermore, the present invention can be utilized as a fingerprint sensor using the inorganic EL.
상기와 같은 구성에 의하면, 본 발명의 하이브리드 CMOS 구조를 이용하면, 제조 공정이 단순해지고 비정질실리콘 박막 트랜지스터의 특성과 다결정실리콘 박막 트랜지스터의 특성을 한 기판에서 동시에 사용할 수 있게 되어 박막 트랜지스터의 응용성이 커지게 된다. According to the above configuration, the hybrid CMOS structure of the present invention simplifies the manufacturing process and enables the characteristics of the amorphous silicon thin film transistor and the characteristics of the polysilicon thin film transistor to be simultaneously used on one substrate, thereby making it possible to apply the thin film transistor. It becomes bigger.
또한 한 기판에 제작된 다결정실리콘 박막 트랜지스터는 pMOS이고, 비정질실리콘 박막 트랜지스터는 nMOS이므로 하이브리드 CMOS 구조를 이용하여 CMOS 인버터를 구성할 수 있고, CMOS 회로를 디스플레이 기판이나 센서 어레이에 내장할 수 있다. In addition, since the polysilicon thin film transistor fabricated on one substrate is pMOS and the amorphous silicon thin film transistor is nMOS, a CMOS inverter can be configured using a hybrid CMOS structure, and a CMOS circuit can be embedded in a display substrate or a sensor array.
또한 내장회로를 구성하는 트랜지스터들은 다결정실리콘 박막 트랜지스터를 사용하고, 비정질실리콘 박막 트랜지스터를 포토센서로 사용할 수 있게 되어, 비정질실리콘 박막 트랜지스터의 높은 광누설 전류 특성을 이용하면서도, 다결정실리콘 박막 트랜지스터의 높은 전계효과 이동도를 이용하여 회로를 기판에 내장할 수 있다. In addition, the transistors constituting the internal circuit use polysilicon thin film transistors, and amorphous silicon thin film transistors can be used as photosensors. Effect mobility can be used to embed the circuit into the substrate.
나아가 본 발명의 하이브리드 CMOS의 구조상 공정비용을 줄이고 공정시간을 줄일 수 있다. Furthermore, the process cost and process time can be reduced due to the structure of the hybrid CMOS of the present invention.
도 1은 본 발명의 하이브리드 CMOS 구조의 박막 트랜지스터 기판에 관한 바람직한 일실시예에 있어서 종단면도이다.
도 2는 본 발명의 하이브리드 CMOS 구조의 박막 트랜지스터 기판(11)에 관한 바람직한 일실시예에 있어서 각 층을 구체적으로 설명하기 위한 종단면도이다.
도 3은 본 발명의 하이브리드 CMOS 구조의 박막 트랜지스터 기판에 관한 바람직한 일실시예에 있어서 광학식 센서로 활용되는 종단면도이다.
도 4와 도 5는 본 발명의 하이브리드 CMOS 구조의 박막 트랜지스터를 이용한 광학식 센서 어레이로서 각각 수동형과 능동형을 나타낸 회로도이다.1 is a longitudinal cross-sectional view of a preferred embodiment of a thin film transistor substrate having a hybrid CMOS structure of the present invention.
FIG. 2 is a longitudinal cross-sectional view for explaining each layer in a preferred embodiment of the thin
3 is a longitudinal cross-sectional view used as an optical sensor in a preferred embodiment of a thin film transistor substrate having a hybrid CMOS structure of the present invention.
4 and 5 are circuit diagrams showing a passive type and an active type as an optical sensor array using a thin film transistor having a hybrid CMOS structure of the present invention, respectively.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. First, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals are assigned to the same components as much as possible, even if shown on different drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.
도 1은 본 발명의 하이브리드 CMOS 구조의 박막 트랜지스터 기판에 관한 바람직한 일실시예에 있어서 종단면도이다. 1 is a longitudinal cross-sectional view of a preferred embodiment of a thin film transistor substrate having a hybrid CMOS structure of the present invention.
도 1에 도시된 바와 같이, 동일한 기판(11) 상에 코플라나 구조의 다결정실리콘 박막 트랜지스터(5)와 역스태거 구조의 비정질실리콘 박막 트랜지스터(10)가 구현되어 있다. As shown in FIG. 1, a polysilicon
여기서 상기 기판(11)은 금속이나 유리일 수 있다. 금속의 경우 몰리브덴(Mo), 텅스텐(W), 몰리브덴 합금, 텅스텐 합금 등과 같이 융점이 높고, 열팽창 계수가 작은 금속이 시트(sheet) 형태로 형성된 것이 바람직하다. The
도 2는 본 발명의 하이브리드 CMOS 구조의 박막 트랜지스터 기판(11)에 관한 바람직한 일실시예에 있어서 각 층을 구체적으로 설명하기 위한 종단면도이다.FIG. 2 is a longitudinal cross-sectional view for explaining each layer in a preferred embodiment of the thin
도 2에 도시된 바와 같이, 코플라나 구조의 다결정실리콘 박막 트랜지스터(5) 및 역스태거 구조의 비정질실리콘 박막 트랜지스터(10)의 버퍼막(12)은 실리콘 산화막 또는 실리콘 질화막이 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착 방법으로 금속 기판(11) 상에 전면 증착되어 형성된다. As shown in FIG. 2, the
한편 코플라나 구조의 다결정실리콘 박막 트랜지스터(5)의 상기 버퍼막(12) 상에는 다시 액티브층이 되는 비정질 실리콘을 결정화한 다결정 실리콘(13)이나, LPCVD(Low Pressure Chemical Vapor Deposition), PECVD 등의 증착 방법을 이용하여 600~1200℃ 이상에서 증착한 다결정 실리콘(13)이 형성된다. 그리고 p+가 도핑되어 p+다결정 실리콘(14)이 형성된다. On the other hand, on the
또한 상기 p+다결정 실리콘(14) 상에 코플라나 구조의 다결정실리콘 박막 트랜지스터(5)의 게이트 절연막(15)이 형성된다. 그리고 코플라나 구조의 다결정실리콘 박막 트랜지스터(5)의 게이트(16)가 형성된다. In addition, a gate
구체적으로 상기 코플라나 구조의 다결정실리콘 박막 트랜지스터(5)의 게이트 절연막(15)은 SiO2 등과 같은 무기 절연 물질이 PECVD 등의 증착 방법으로 전면 증착되어 형성된다. Specifically, the
여기서 코플라나 구조의 다결정실리콘 박막 트랜지스터(5)의 게이트(16)는 역스태거 구조의 비정질실리콘 박막 트랜지스터(10)의 게이트(17)와 동시에 공정하여 단순화한다. Here, the
그리고 코플라나 구조의 다결정실리콘 박막 트랜지스터(5)의 게이트(16)가 형성된 게이트 절연막(15) 상에 층간절연막(18)(interlayer)이 형성되고, 층간절연막(18) 및 게이트 절연막(15)을 관통하여 코플라나 구조의 다결정실리콘 박막 트랜지스터(5)의 소스 및 드레인(22)이 상기 p+다결정 실리콘(14)에 닿아 있다. Then, an interlayer insulating film 18 (interlayer) is formed on the
여기서 코플라나 구조의 다결정실리콘 박막 트랜지스터(5)의 소스 및 드레인(22)은 비정질실리콘 박막 트랜지스터(10)의 소스 및 드레인(21)과 동시에 공정하여 단순화한다. Here, the source and the
그리고 코플라나 구조의 다결정실리콘 박막 트랜지스터(5)의 층간절연막(18)을 역스태거 구조의 비정질실리콘 박막 트랜지스터(10)의 게이트 절연막으로 이용함으로써 공정을 단순화하여 하이브리드 CMOS 구조를 구현할 수 있다. In addition, the hybrid CMOS structure can be implemented by simplifying the process by using the
여기서 상기 층간절연막(18)을 비정질실리콘 박막 트랜지스터(10)의 게이트 절연막으로 이용하기 위해 SiNx의 증착을 2번에 나눠서 하여, 첫 번째 SiNx 박막을 증착한 후 다결정실리콘 박막 트랜지스터(5)의 열처리 공정 후, 그 위에 두 번째 SiNx 박막, 비정질 실리콘(19), n+ 비정질실리콘(20)의 세 가지 박막을 연속 증착하여 계면특성과 공정의 편의성을 확보할 수 있다. Here, in order to use the
한편 역스태거 구조의 비정질실리콘 박막 트랜지스터(10)의 게이트 절연막 상에는 비정질 실리콘(19)이 형성되고, n+가 도핑된 n+ 비정질실리콘(20)이 형성된다. 다음으로 비정질실리콘 박막 트랜지스터(10)의 소스 및 드레인(21)이 상기 코플라나 구조의 다결정실리콘 박막 트랜지스터(5)의 소스 및 드레인(22)과 동시에 공정된다. On the other hand,
그리고 마지막으로 상기 코플라나 구조의 다결정실리콘 박막 트랜지스터(5) 및 역스태거 구조의 비정질실리콘 박막 트랜지스터(10)의 최상층에 보호층(23)(passivation layer)이 형성된다. Finally, a
따라서 상기와 같은 하이브리드 구조는 한 기판(11)에 제작된 다결정실리콘 박막 트랜지스터(5)는 pMOS이고, 비정질실리콘 박막 트랜지스터(10)는 nMOS이므로 하이브리드 CMOS 구조를 이용하여 CMOS 인버터를 구성할 수 있고, CMOS 회로를 디스플레이 기판이나 센서 어레이에 내장할 수 있게 된다. Therefore, in the hybrid structure as described above, since the polysilicon
도 3은 본 발명의 하이브리드 CMOS 구조의 박막 트랜지스터 기판에 관한 바람직한 일실시예에 있어서 광학식 센서로 활용되는 종단면도이다. 3 is a longitudinal cross-sectional view used as an optical sensor in a preferred embodiment of a thin film transistor substrate having a hybrid CMOS structure of the present invention.
도 3에서의 광원(31)은 무기 EL인 것이 바람직하다. 나아가 OLED(organic light-emitting diode, 유기 발광다이오드)일 수도 있다. 즉 상기 무기 EL과 본 발명의 광학식 센서 어레이를 이용하여 지문인식 센서로 활용할 수 있다. It is preferable that the
도 4와 도 5는 본 발명의 하이브리드 CMOS 구조의 박막 트랜지스터를 이용한 광학식 센서 어레이로서 각각 수동형과 능동형을 나타낸 회로도이다. 4 and 5 are circuit diagrams showing a passive type and an active type as an optical sensor array using a thin film transistor having a hybrid CMOS structure of the present invention, respectively.
도 4에 도시된 바와 같이, 비정질실리콘 박막 트랜지스터 TP1이 포토센서로 기능하고 다결정실리콘 박막 트랜지스터(5) TS1이 스위칭 트랜지스터로 기능한다. As shown in Fig. 4, the amorphous silicon thin film transistor T P1 functions as a photosensor and the polysilicon thin film transistor 5 T S1 functions as a switching transistor.
즉 빛에 의해 포토센서(TP1)에서 발생된 전류가 저장 커패시터(C)에 한 프레임 동안 저장되고 선택 스위칭 트랜지스터(TS1)가 선택되면 데이터 리드아웃(Data read-out)을 통해 전달된다. That is, the current generated from the photosensor T P1 by light is stored in the storage capacitor C for one frame, and when the selection switching transistor T S1 is selected, the current is transferred through the data read-out.
또한 도 5에 도시된 바와 같이, 비정질실리콘 박막 트랜지스터인 포토센서(TP1)의 게이트(17) 전압은 항상 -5V의 공통단(Vcom) 전압으로 잡혀있다. In addition, as shown in FIG. 5, the voltage of the
도 5를 보면, 빛에 의해 비정질실리콘 박막 트랜지스터인 포토센서(TP1)에서 발생된 광전류가 저장 커패시터(C)에 저장된 전하를 누설시켜서 일정전압으로 낮추고, 상기 전압은 다결정실리콘 박막 트랜지스터(5)인 구동트랜지스터(TS2)의 게이트(16)와 연결되어서 다결정실리콘 박막 트랜지스터(5)인 스위칭 트랜지스터(TS3)가 선택되면, VDD 로부터 데이터 버스라인을 통해 전류가 흐르게 된다. 이때, 흐르는 전류량은 구동트랜지스터(TS2)의 게이트 전압에 따라 결정이 되는데, 구동트랜지스터(TS2)의 게이트 전압은 포토센서(TP1)의 광전류량에 따라 달라지므로, 결국 비정질실리콘 박막 트랜지스터의 광전류로 센싱을 해서 다결정실리콘 박막 트랜지스터로 데이터리드아웃라인으로 신호를 보내는 방법이다. 또한 다결정실리콘 박막 트랜지스터(5)인 리셋 트랜지스터(TS1)가 선택되어서 동작함으로써 저장 커패시터(C)의 전압을 초기화한다. 상기 리셋 트랜지스터(TS1)와 스위칭 트랜지스터(TS3)는 주사 신호(scan n+1, scan n)가 순차적으로 공급된다. Referring to FIG. 5, the photocurrent generated by the photosensor T P1 , which is an amorphous silicon thin film transistor by light, leaks the charge stored in the storage capacitor C to lower the voltage to a constant voltage, and the voltage is reduced to the polysilicon
도 4 및 도 5에서 알 수 있듯이, 본 발명의 하이브리드 CMOS 구조의 박막 트랜지스터 기판을 사용할 경우 내장회로를 구성하는 트랜지스터들은 다결정실리콘 박막 트랜지스터(5)를 사용하고, 비정질실리콘 박막 트랜지스터를 포토센서로 사용할 수 있다. As can be seen in Figures 4 and 5, in the case of using the thin-film transistor substrate of the hybrid CMOS structure of the present invention, the transistors constituting the embedded circuit uses a polysilicon thin film transistor (5), and use an amorphous silicon thin film transistor as a photosensor Can be.
이는 비정질실리콘 박막 트랜지스터의 높은 광누설 전류 특성을 이용하면서도 다결정실리콘 박막 트랜지스터(5)의 높은 전계효과 이동도를 이용하여 회로를 기판에 내장할 수 있다는 장점이 있다. 또한 두 가지 타입의 pMOS와 nMOS를 이용하여 CMOS회로를 내장할 수도 있다. This has the advantage that the circuit can be embedded in the substrate using the high photo-leakage current characteristics of the amorphous silicon thin film transistor, but also using the high field effect mobility of the polysilicon
나아가 하이브리드 CMOS의 구조상 공정비용을 줄이고 공정시간을 줄일 수 있다는 장점이 있다. Furthermore, there is an advantage in that the structure of the hybrid CMOS can reduce the process cost and the process time.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 부가 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, additions, and changes are possible in the technical field to which the present invention pertains without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
5: 다결정실리콘 박막 트랜지스터 10: 비정질실리콘 박막 트랜지스터
11: 기판 12: 버퍼막
13: 다결정 실리콘 14: p+다결정 실리콘
15: 다결정실리콘 박막 트랜지스터의 게이트 절연막
16: 다결정실리콘 박막 트랜지스터의 게이트
17: 비정질실리콘 박막 트랜지스터의 게이트
18: 층간절연막
19: 비정질 실리콘
20: n+비정질 실리콘
21: 비정질실리콘 박막 트랜지스터의 소스 및 드레인
22: 다결정실리콘 박막 트랜지스터의 소스 및 드레인
23: 보호층 31: 광원5: polysilicon thin film transistor 10: amorphous silicon thin film transistor
11: substrate 12: buffer film
13: polycrystalline silicon 14: p + polycrystalline silicon
15: gate insulating film of polysilicon thin film transistor
16: Gate of Polysilicon Thin Film Transistor
17: gate of amorphous silicon thin film transistor
18: interlayer insulating film
19: amorphous silicon
20: n + amorphous silicon
21: Source and Drain of Amorphous Silicon Thin Film Transistor
22: Source and Drain of a Polysilicon Thin Film Transistor
23: protective layer 31: light source
Claims (11)
게이트 절연막을 갖는 역스태거(inverted staggered) 구조의 비정질실리콘 박막 트랜지스터가 하나의 기판 상에 형성되고,
상기 층간절연막 및 상기 게이트 절연막이 동일한 층(layer)으로 형성된 것을 특징으로 하는 하이브리드 CMOS 구조의 박막 트랜지스터 기판.A polysilicon thin film transistor having a coplanar structure having an interlayer,
Inverted staggered structure amorphous silicon thin film transistor having a gate insulating film is formed on one substrate,
The thin film transistor substrate having a hybrid CMOS structure, wherein the interlayer insulating film and the gate insulating film are formed in the same layer.
상기 다결정실리콘 박막 트랜지스터는 P-형 트랜지스터이고, 상기 비정질실리콘 트랜지스터는 N-형 트랜지스터인 것을 특징으로 하는 하이브리드 CMOS 구조의 박막 트랜지스터 기판. The method according to claim 1,
And the polysilicon thin film transistor is a P-type transistor, and the amorphous silicon transistor is an N-type transistor.
상기 다결정실리콘 박막 트랜지스터의 게이트와 비정질실리콘 박막 트랜지스터의 게이트가 동일한 층으로 형성되고,
상기 다결정실리콘 박막 트랜지스터의 소스 및 드레인과 상기 비정질 실리콘 박막 트랜지스터의 소스 및 드레인이 동일한 층으로 형성되는 것을 특징으로 하는 하이브리드 CMOS 구조의 박막 트랜지스터 기판.The method according to claim 1 or 2,
A gate of the polysilicon thin film transistor and a gate of an amorphous silicon thin film transistor are formed in the same layer,
A thin film transistor substrate having a hybrid CMOS structure, wherein the source and the drain of the polysilicon thin film transistor and the source and the drain of the amorphous silicon thin film transistor are formed in the same layer.
상기 층간절연막 및 게이트 절연막은 실리콘 질화막을 사용하는 것을 특징으로 하는 하이브리드 CMOS 구조의 박막 트랜지스터 기판.The method according to claim 1 or 2,
The thin film transistor substrate having a hybrid CMOS structure, wherein the interlayer insulating film and the gate insulating film use a silicon nitride film.
상기 비정질실리콘 박막 트랜지스터는,
상기 게이트 절연막, 비정질 실리콘 및 N+ 실리콘이 연속으로 증착된 것을 특징으로 하는 하이브리드 CMOS 구조의 박막 트랜지스터 기판. The method according to claim 1 or 2,
The amorphous silicon thin film transistor,
And the gate insulating film, amorphous silicon, and N + silicon are sequentially deposited.
상기 기판의 재질은 유리 또는 금속인 것을 특징으로 하는 하이브리드 CMOS 구조의 박막 트랜지스터 기판. The method according to claim 1 or 2,
The substrate is a thin film transistor substrate having a hybrid CMOS structure, characterized in that the material of the glass or metal.
상기 층간절연막은 SiNx의 증착을 2번에 나눠서 하여, 첫 번째 SiNx 박막을 증착한 후 상기 다결정실리콘 박막 트랜지스터의 열처리 공정 후, 그 위에 두 번째 SiNx 박막을 증착시키는 것을 특징으로 하는 하이브리드 CMOS 구조의 박막 트랜지스터 기판. The method according to claim 1 or 2,
The interlayer dielectric layer is formed by dividing SiNx into two layers, depositing the first SiNx thin film, followed by heat treatment of the polysilicon thin film transistor, and depositing a second SiNx thin film thereon. Transistor substrate.
상기 다결정실리콘 박막 트랜지스터로 구동회로를 구성하고, 상기 비정질실리콘 박막 트랜지스터로 포토센서를 구성하는 것을 특징으로 하는 하이브리드 CMOS 구조의 박막 트랜지스터 기판을 이용한 광학식 센서 어레이.A coplanar polysilicon thin film transistor having an interlayer and an amorphous silicon thin film transistor having an inverted staggered structure having a gate insulating film are formed on a substrate, and the interlayer insulating film and the An optical sensor array using a thin film transistor substrate having a hybrid CMOS structure, wherein the gate insulating film is formed in the same layer.
An optical sensor array using a thin film transistor substrate having a hybrid CMOS structure, wherein a driving circuit is formed of the polysilicon thin film transistor and a photosensor is formed of the amorphous silicon thin film transistor.
상기 하나의 다결정실리콘 박막 트랜지스터와 하나의 비정질실리콘 박막 트랜지스터가 각 픽셀 내에 구성되는 것을 특징으로 하는 하이브리드 CMOS 구조의 박막 트랜지스터 기판을 이용한 수동형 광학식 센서어레이.The method according to claim 8,
Passive optical sensor array using a thin-film transistor substrate of a hybrid CMOS structure, characterized in that the one polysilicon thin film transistor and one amorphous silicon thin film transistor is configured in each pixel.
상기 세 개의 다결정실리콘 박막 트랜지스터와 하나의 비정질실리콘 박막 트랜지스터가 각 픽셀 내에 구성되는 것을 특징으로 하는 하이브리드 CMOS 구조의 박막 트랜지스터 기판을 이용한 능동형 광학식 센서어레이.The method according to claim 8,
And the three polysilicon thin film transistors and one amorphous silicon thin film transistor are formed in each pixel.
상기 포토센서의 광원은 무기 EL(Electroluminescence) 또는 OLED (organic light-emitting diode)를 이용하는 것을 특징으로 하는 하이브리드 CMOS 구조의 박막 트랜지스터 기판을 이용한 광학식 센서 어레이.
The method according to any one of claims 8 to 10,
An optical sensor array using a thin film transistor substrate having a hybrid CMOS structure, wherein the light source of the photosensor uses an inorganic electroluminescence (EL) or an organic light-emitting diode (OLED).
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