KR20120050420A

KR20120050420A - 중앙제어장치를 사용한 다중채널수신기

Info

Publication number: KR20120050420A
Application number: KR1020120043563A
Authority: KR
Inventors: 정덕균; 유병주; 송호영; 지한규
Original assignee: 서울대학교산학협력단
Priority date: 2012-04-26
Filing date: 2012-04-26
Publication date: 2012-05-18
Also published as: KR101203457B1

Abstract

본 발명은 다중채널 데이터와 이에 동기화된 클록을 함께 전송받는 시리얼 링크 방식의 다중채널수신기에 관한 것이다. 본 발명은 오픈루프된 지연라인과 인터폴레이터를 포함한 구성을 특징으로 하며, 다중채널 데이터를 샘플링하기 위하여 오프셋 콘트롤 코드, 등화기 콘트롤 코드, 위상 콘트롤 코드를 생성하는 하나의 글로벌 제어 유닛을 구비함을 특징으로 한다. 본 발명은 클록 신호와 클록 신호의 n 배수 주파수의 클록 신호를 스윕 입력하고 스윕 입력하는 각각 주파수의 클록 신호에 대해서 다중위상 클록을 스윕 하여 샘플링함으로써 위상지연 룩업 테이블을 형성하고, 스윕 주파수 전체 범위에 걸쳐 위상 어긋남을 최소로 하는 등화기 콘트롤 코드와 위상 콘트롤 코드를 추출하는 것을 특징으로 한다.

Description

중앙제어장치를 사용한 다중채널수신기{MULTI-CHANNEL SERIAL LINK RECEIVER WITH A CENTRAL PROCESSING UNIT}

본 발명은 다중채널(multi-channel) 시리얼 링크(serial link) 데이터통신 시스템에 관한 것으로, 특히 고속 시리얼 통신의 수신기에 있어서 수행하는 오프셋 보상, 클록의 위상 제어 및 등화기 제어에 관한 것이다.

본 발명은 데이터에 동기화된 클록을 함께 전송하는 송신 측으로부터 클록을 복원하여 데이터를 추출하는 다중채널 시리얼 링크 수신기에 관한 것으로, CMOS 집적회로로 제작할 경우 적은 면적에 구현하고, 잡음영향과 전력소모를 최소화하고, 채널 확장을 용이하게 할 수 있는 시스템 아키텍처(system architecture)에 관한 것이다.

여러 채널을 통해 데이터를 주고받는 통신시스템에 있어서, 데이터에 동기화된 클록을 함께 전송하는 송신 측으로부터 클록을 복원하여 데이터를 추출하는 시리얼 링크 수신기에 관한 기술이 연구되고 있다.

이와 관련된 고속 시리얼 데이터통신기술은 지. 발라무루간(G. Balamurugan) 외 저자들이 2008년 4월 IEEE 고체전자회로 저널(J. Solid-State Circuits) 제43권 제4호 제1010쪽 내지 제1018쪽에 게재한 논문 "A Scalable 5-15 Gbps, 14-75 mW Low-power I/O Transciever in 65 nm CMOS"에 상술되어 있으며, 도1에는 이들 저자들이 제안하는 수신기 구조의 구성 블록도를 나타내고 있다.

수신기는 데이터와 동기화된 클록을 수신받아, 클록을 가지고 들어오는 데이터를 일정 클록 타임마다 샘플링하여 "1" 또는 "0"인지를 판단하여야 한다. 그런데, 송신 측에서 데이터와 클록을 동기화하여 보낸다 하더라도 데이터가 날아오는 플라이트 타임(flight time)의 차이 또는 채널의 특성에 따라 스큐(skew), 즉 위상의 어긋남이 발생할 수 있다.

도1a는 종래기술에 따라 데이터와 동기화하여 전송된 클록을 수신받아 데이터를 추출하는 수신기 구조의 구성 블록도이다. 도1a를 참조하면, 종래기술은 수신 측에 들어오는 데이터는 샘플러(4)를 통해 샘플링을 수행하여 데이터를 추출하고, 지연잠금루프(6; delay locked-loop; 'DLL'이라 칭함)를 이용하여 클록을 복원생성한다.

수신된 클록은 채널의 손실에 의해 "1"과 "0"의 반복주기가 깨어지게 되므로, 듀티 사이클 보정기(5)를 통해 듀티 사이클 보정을 진행하고, 지연잠금루프(6; delay locked-loop; 'DLL'이라 칭함)를 이용하여 들어오는 클록을 한 주기 내에서 락(lock)을 시켜서 여러 개로 등분된 위상지연 클록을 여러 개 생성하고, 데이터를 중앙에서 샘플링할 수 있도록 여러 개의 위상지연 클록 중에서 어느 하나를 선택하여 샘플링하도록 하는 믹서(mixer)를 포함하고 있다. 그 결과, 들어오는 데이터와 정확히 정렬된 클록을 가지고 데이터를 샘플링할 수 있게 된다.

클록이 들어오는 데이터와 정확히 정렬되어 있는가 여부에 대한 판단은, 믹서 출력을 통해 데이터를 샘플링함으로써 현재의 클록이 데이터의 정중앙을 샘플링하고 있는가를 판단하여, 그렇지 않은 경우 클록의 위상을 한 단계 가감하여 보정 함으로써 다음 단계의 클록으로 이용하게 된다.

도1a의 종래기술은 DLL을 사용해서 한 주기 또는 두 주기 동안 위상을 락(lock) 시켜야 한다. 그런데, 종래기술에 따르면 원하는 주기의 정수 배에 해당하는 주기가 락이 되는 고조파 잠금에러(harmonic lock)가 발생하는 문제가 있어 DLL 설계를 어렵게 하고, 더욱이 전원을 처음 켰을 때에 원하지 않는 잘못된 잠금 상태(stuck problem)로 가는 문제점이 있다. 따라서, 종래기술에 따른 DLL을 사용하여 다중위상 클록을 발생하여 샘플링을 하는 것이 바람직하지는 않다.

일반적으로, 다중채널의 고속 시리얼 링크 시스템의 수신기는, 채널간의 스큐(skew)와 부정합(mismatch) 등으로 인하여 발생하는 채널별 지연시간(delay)을 조절할 수 있는 장치와, 오프셋 조절을 위한 오프셋 콘트롤러(offset controller)가 추가로 필요하다. 채널의 수가 늘어날수록 데이터 전송속도당 전력소모와 점유하는 칩 면적은 증가하게 되어, 채널의 수를 확장함으로써 전송속도를 증가시키는 데는 한계가 있다. 또한 아날로그 회로와 수동소자에 기초한 기존의 오프셋 보상방법 및 등화방법은 잡음에 취약하거나 넓은 면적을 필요하기 때문에, 전체 시스템 성능을 제한하는 문제점이 있다.

도1b는 종래기술에 따른 시리얼 링크 다중채널수신기 구성을 나타낸 도면이다. 도1b를 참조하면, 초당 수 기가비트(Gbps) 대역의 고속 시리얼 링크 다중채널수신기는 등화기(equalizer; 10), 증폭기(amplifier; 20), 샘플러(sampler; 30), 클록 발생기(clock generator; 40), 멀티플렉서(MUX; 50), 오프셋 콘트롤러(60), 위상 콘트롤러(70) 등으로 구성되어 있다.

고속 시리얼 링크 수신기는 기본적으로 채널손실을 보상하기 위한 등화기(equalizer; 10)가 사용되며, 입력 데이터 스윙을 CMOS 로직 레벨로 증폭하기 위한 증폭기(20)가 사용된다. 증폭기(20) 또는 샘플러(30)는 송신단(Tx) 또는 수신단(Rx)에서 발생하는 부정합(mismatch)에 의한 오프셋 제거를 위하여 수동필터(passive filter) 또는 디지털 오프셋 보상회로(digital offset cancellation)가 사용된다.

도1b에 도시한 종래기술에서 사용된 등화기(linear equalizer; 10)는 결정궤환등화기(decision feedback equalizer; 'DFE'라 칭함)에 비해, 속도제한에서 비교적 자유로운 점과 구조의 단순함 등의 장점을 지니고 있지만, 데이터로부터 고주파 성분과 저주파 성분을 분리해 내기 위한 수동필터(passive filter)가 필요한데, 수동필터가 넓은 면적을 차지하는 단점이 존재한다.

더욱이, 종래기술은 캐스케이드 증폭기(cascaded amplifier)의 오프셋 (offset)을 제거하기 위해 사용한 RC 필터 역시 수동소자를 사용하게 되므로 비용이 상승하는 효과가 발생하며 잡음영향에 민감한 문제가 있다. 일반적으로 증폭된 데이터로부터 오프셋 정보를 추출하기 위해 수 KHz의 차단주파수 특성을 보이는 로우패스필터(low pass filter; LPF)를 설계하게 되는데, 이때에 캐패시터의 용량이 수백 피코패럿(pF)에 해당하므로 칩 면적을 상당히 차지하게 된다.

또한 대역폭에 따라 오프셋 획득 시간(offset acquisition time)과 심볼간 교란(inter-symbol interference; 'ISI'라 칭함) 사이에 절충(trade-off) 관계가 형성되기 때문에, 정확한 오프셋 정보를 추출하는데 한계가 있다. 오프셋을 제거하기 위한 또 하나의 방법은 샘플러의 차동 입력단의 바이어스 전류를 다르게 하거나, 트랜스컨덕턴스(transconductance)의 부정합을 발생시키는 방법 등이 있다.

그러나 오버샘플링(over-sampling)을 통해 데이터의 에지 정보와 센터 정보를 따로 처리하는 기존의 방법은 여러 개의 샘플러(sampler)마다 오프셋의 정도가 다르기 때문에 샘플러의 개수에 비례하여 오프셋 콘트롤 회로의 개수가 함께 증가하는 문제점을 지니고 있다. 위와 같은 문제점은 단일 채널의 경우보다 다중채널의 경우 더욱더 부각된다. 각 채널별로 오프셋 콘트롤러(60), 등화기 콘트롤러(equalization controller; 80), 위상 콘트롤러(70) 등을 독립적으로 구성하는 것은 엄청난 칩 면적과 전력을 소모하기 때문에, 채널의 수에 비례하여 비용이 증가하는 문제점이 존재한다.

상술한 종래기술의 문제점은 아날로그회로와 수동소자를 많이 사용하기 때문에 더욱 두드러지게 된다. 아날로그회로를 사용하는 경우 잡음특성이 불량하게 되며, 다른 대체 반도체 프로세스로의 적용(portability)이 떨어져 설계를 어렵게 만든다. 또한, 앞서 지적한 것처럼 불필요하게 넓은 칩 면적을 차지하고 많은 전력을 소모하는 문제점을 지니게 되며, 채널의 개수가 늘어감에 따라 상술한 문제점은 더욱더 부각되기 때문에 고속 다중채널구조에서는 적합하지 않다.

따라서, 본 발명의 제1 목적은 데이터에 동기화되어 전송되는 클록을 복원하는데 있어서, 종래기술과 달리 CMOS 회로설계를 어렵게 만드는 위상잠금루프(DLL)를 사용하지 않는 수신기 구성을 제공하는 데 있다.

본 발명의 제2 목적은 상기 제1 목적에 부가하여, 여러 개의 채널로 데이터가 전송되는 다중채널통신 시스템에서, 여러 개의 채널에 대해 오프셋 콘트롤, 위상 콘트롤 및 등화기 콘트롤을 하나의 디바이스로 콘트롤 할 수 있는 다중채널수신기 구성을 제공하는 데 있다.

본 발명의 제3 목적은 상기 제1 목적에 부가하여, 수십 나노미터 선폭을 지닌 고집적도 CMOS 반도체공정기술로 구현할 수 있도록, 작은 칩 면적을 점유하고 전력소모가 적은 고속 시리얼 링크 통신에 적용할 다중채널수신기를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명은 잠금루프(locked loop) 없이 오픈루프 지연라인(open loop delay line)만을 구비함을 특징으로 한다. 즉, 종래기술은 위상잠금루프(DLL)를 이용하여 한 주기 또는 두 주기 동안에 대해 위상지연을 지닌 여러 개의 클록을 생성하여 잠금을 걸어두는 구성을 하는데 반하여, 본 발명은 궤환루프(closed feedback loop) 없이 단순히 오픈루프(open loop)된 지연라인만을 구성해서 일정간격으로 위상지연된 클록들을 발생시키는 구성을 하고 있음을 특징으로 한다.

또한, 본 발명은 양호한 비트 에러율(bit error rate; 'BER'이라 칭함)을 확보하기 위해서는 데이터 아이(data eye)가 가장 크게 열린 지점에서 샘플링이 이루어져야 하며, 이 지점의 대략적인 위치를 찾아내기 위해 하나의 샘플러를 사용하여 두번 이상의 데이터 샘플링을 통해 데이터의 전이(transition) 위치를 찾아낸다.

본 발명은 수동소자를 사용하는 것을 가능한 최소화하여 칩 점유면적을 줄이고, 여러 개의 다중채널에 대하여 오프셋 보상, 등화, 클록 생성 등을 하나의 중앙제어장치에서 제어하는 다중 채널에 적합한 수신기 구조를 제공한다.

본 발명에 따른 등화기(equalizer) 구성은 등화기 계수를 업데이트하기 위하여, 종래기술과 달리 수동소자를 사용하지 아니하고, 샘플링된 데이터의 디지털 보정값을 가지고 계수를 업데이트 하므로, 넓은 칩 면적을 차지하지 아니하고도 CMOS 회로로 구현할 수 있다. 또한, 본 발명에 따른 등화기(equalizer) 구성은 잡음(noise)의 영향 없이 비교적 정확하게 등화기 계수를 결정할 수 있는 효과가 있다.

종래기술에 따른 위상검출방법은 오버 샘플링 방식을 채용하고 있는데, 오버샘플링 방식은 여러 개의 샘플러를 사용하기 때문에 샘플러의 개수만큼 오프셋 콘트롤러를 사용하여야 한다. 그 결과, 종래기술은 오프셋 콘트롤 회로가 복잡해지는데, 본 발명에 따른 위상검출 아키텍처는 채널당 샘플러의 사용 개수가 한 개이므로 그 회로구성이 단순할 뿐 아니라, 아날로그회로의 사용을 최소화하므로, 다양한 반도체회사의 대체 프로세스로의 적용성(portability)이 뛰어나다.

본 발명은 아날로그소자와 RC 필터와 같은 수동소자를 거의 사용하지 않기 때문에 칩 면적과 전력소모를 줄여 다중채널 구조에도 적합하다. 또한, 데이터의 최적 샘플링 지점을 찾기 위한 글로벌 다중위상 발생기(global multi-phase generator)의 사용은 멀티플렉서(MUX)와 같은 단순한 디지털 로직만으로도 각 채널의 스큐(skew)와 부정합(mismatch)을 보상할 수 있기 때문에, 칩 면적과 전력 소모를 크게 줄일 수 있다. 본 발명에 따라 각각의 계수를 결정하기 위한 디지털 회로는 최적화가 끝난 후 각각의 레지스터를 고정된 값으로 설정하여 사용하기 때문에 동적 전력 소모를 크게 줄일 수 있다.

도1a는 종래기술에 따라 데이터와 동기화하여 전송된 클록을 수신받아 데이터를 추출하는 수신기 구조의 구성 블록도.
도1b는 종래기술에 따른 시리얼 링크 다중채널수신기 구성을 나타낸 도면.
도2a 내지 도2c는 6 Gbps의 전송속도로 2m 전송 후, 6 Gbps의 전송속도로 10m 전송 후, 6 Gbps의 전송속도로 20m 전송 후에서의 데이터 아이를 보여주는 도면.
도2d는 채널에서 손실의 주파수응답특성을 나타낸 도면.
도3은 본 발명의 양호한 실시예에 따른 등화기의 적응적 채널 손실 보상 방법을 나타낸 도면.
도4a는 본 발명에 따른 중앙제어장치를 사용한 다중채널수신기의 구성을 나타낸 도면.
도4b는 본 발명에 따른 오프셋 콘트롤, 위상 잠금, 등화기 콘트롤에 사용하기 위한 고정 데이터 패턴을 나타낸 도면.
도5는 본 발명의 양호한 실시예에 따라 디지털 제어를 수행하는 일처리 흐름을 나타낸 도면.
도6a 내지 도6b는 본 발명의 양호한 실시예에 따라, 각각 순방향과 역방향으로 스윕 하면서 샘플러 오프셋을 보상하는 과정을 설명한 도면.
도7은 본 발명에 따른 방법에 따라 데이터 에지 추출의 실시예를 나타낸 도면.
도8은 본 발명의 양호한 실시예에 따른 적응적 등화 방법을 나타낸 도면.
도9는 본 발명에 따른 선형 등화기의 양호한 실시예를 나타낸 도면.

본 발명은 다중채널 데이터와 이에 동기화된 클록을 함께 전송받는 시리얼 링크 방식의 다중채널수신기에 있어서, 오픈루프(open loop)된 지연라인과 인터폴레이터(interpolator)를 포함한 구성으로, 일정 시간 간격으로 위상지연된 복수 개의 다중위상 클록을 발생하는 클록 발생기; 상기 다중채널 데이터를 샘플링하기 위하여 오프셋 콘트롤 코드, 등화기 콘트롤 코드, 위상 콘트롤 코드를 생성하는 글로벌 제어 유닛; 상기 글로벌 제어 유닛으로부터 위상 콘트롤 코드를 제공받아 특정 지연시간의 복원 클록을 샘플러에 제공하여 데이터 샘플링하도록 하는 멀티플렉서; 및 상기 글로벌 제어 유닛으로부터 등화기 콘트롤 코드를 제공받아 증폭이득의 주파수 의존성을 조절하여 수신 데이터 신호를 증폭하여 샘플러에 제공하는 등화기를 포함하고, 상기 글로벌 제어 유닛은, 클록 신호와 클록 신호의 n 배수 주파수의 클록 신호를 스윕 입력하고 스윕 입력하는 각각 주파수의 클록 신호에 대해서 다중위상 클록을 스윕 하여 샘플링함으로써 위상지연 룩업 테이블을 형성하고, 스윕 주파수 전체 범위에 걸쳐 위상 어긋남을 최소로 하는 등화기 콘트롤 코드와 위상 콘트롤 코드를 추출하여 상기 등화기와 멀티플렉서에 제공하는 것을 특징으로 하는 다중채널 수신기를 제공한다.

우선, 도2를 참조하여 본 발명에 따른 중앙제어장치를 사용한 다중채널수신기를 구성하는 등화기를 설명한다. 기본적으로 특정 채널을 통과한 데이터는 채널의 주파수 성분에 따른 손실특성으로 인하여, 송신 측에서 전송한 "1"과 "0"이 반복되는 데이터 신호의 상하 진폭차(이를 '데이터 아이(data eye)"라 칭함)가 좁아져서 열려 있던 데이터 아이(data eye)가 닫히는 현상이 발생한다. 도2a, 도2b, 도2c는 각각 6 Gbps의 전송속도로 2m 전송 후, 6 Gbps의 전송속도로 10m 전송 후, 6 Gbps의 전송속도로 20m 전송 후에서의 데이터 아이(data eye)를 보여주는 도면이다.

데이터 아이(data eye)가 좁아지면, 수신 측에서는 수신된 데이터가 "1"인지 "0"인지 구별하기가 힘들어지고, 그 결과 비트에러가 발생하게 된다. 이때에, 데이터 아이(data eye)가 닫히는 정도, 즉 손실의 정도는 주파수가 높은 성분에 대하여 심하고 전송라인의 길이가 증가할수록 증대하게 된다. 도2d는 채널에서 손실의 주파수응답특성을 나타낸 도면이다. 도2d를 참조하면, 채널을 통해 전송되는 데이터는 특정 주파수보다 큰 주파수에 대해서는 손실(loss)을 발생하게 되는데, 이를 보상하기 위하여 고주파 성분만을 증폭하는 보상(boosting)이 필요하다.

수신 측에서의 데이터 아이(data eye)가 많이 열리도록 하기 위해서는 수직 방향으로 상하의 시그널 스윙 진폭을 키우는 방법과, "1"과 "0"이 크로싱 하는 지점의 폭을 작게 만들어 수평방향으로 데이터 아이(data eye)를 넓게 열리도록 할 수 있다. 수평방향으로 데이터 아이(data eye)를 넓게 열리도록 하기 위해서는, "1"과 "0"이 크로싱 하는 지점에서의 타이밍 에러, 즉 지터(jitter)를 감소시켜야 하는데, 본 발명은 시간 축에서 지터를 감소시켜 데이터 아이(data eye)를 여는 방법을 제공한다.

즉, 본 발명에 따른 중앙제어장치를 사용한 다중채널수신기를 구성하는 적응적 등화기의 콘트롤 코드 생성방법은, 데이터 아이 다이어그램에서 "0"에서 "1"로 또는 "1"에서 "0"으로 크로싱 하는 타이밍 에러, 즉 지터를 최소화하는 등화기 콘트롤 코드를 추출하고, 다중 위상 클록들 중에서 이때의 위상지연 클록을 선택하여 샘플링하도록 하는 것을 특징으로 한다.

도3은 본 발명의 양호한 실시예에 따른 등화기의 적응적 채널 손실 보상 방법을 나타낸 도면이다. 본 발명은 일반적으로 "1"과 "0"이 랜덤 하게 반복되는 데이터 패턴을 사용하는 것이 아니라, "1"과 "0"이 규칙적으로 반복되는 클록을 사용하여 등화기 제어와 위상 제어를 동시에 적응적으로 실시하는 것을 특징으로 한다. 본 발명의 양호한 실시예로서, "1"과 "0"이 규칙적으로 반복되는 클록은 2배 주기(1/2배수 주파수) 또는 3배 주기(1/3배수 주파수) 등 N배 주기의 클록을 사용할 수 있다.

따라서, 본 발명은 여러 가지 주기(주파수) 성분의 클록 데이터가 전송되었을 때의 위상지연들을 미리 계산하여 룩업 테이블을 구성하고, 각각의 주기(주파수)에 해당되는 성분의 위상 어긋남을 최소화할 수 있도록 하는 등화기 콘트롤 코드와 위상 콘트롤 코드를 동시에 탐색하는 것을 특징으로 한다. 주파수성분에 따른 위상 어긋남을 최소화하는 점을 찾는 방법은 통상의 LMS(least mean square) 알고리즘 등을 이용할 수 있다.

도3의 룩업 테이블을 참조하면, 실시예로서 등화기 콘트롤 코드가 1에서 6까지 변동하도록 하고 있으며, 특정 등화기 콘트롤 코드에서 78.125 MHz 내지 5 GHz 범위의 클록을 스윕하고 인가하여 위상지연 상태를 φ0부터 φ7 사이의 범위 내에서 산출하고 있다.

도3에 도시한 실시예의 경우에는, 등화기 콘트롤 코드 4에서 78.125 MHz 내지 5 GHz 주파수 전 범위의 클록에 대해 위상지연이 φ4로, 전 범위의 클록에 대하여 위상 어긋남이 최소값을 지니고 있으므로 등화기 콘트롤 코드는 4로 하고, φ4 위상지연의 클록으로부터 데이터의 반주기에 해당하는 위상지연 클록으로 데이터 샘플링을 하는 것이 바람직하다는 결론을 얻게 된다. 본 발명의 양호한 실시예에 따라, 이와 같은 룩업 테이블 정보는 레지스터에 저장될 수 있으며, 합성 로직회로 또는 FPGA(field programmable gate array)와 같은 하드웨어를 통해 계산하도록 할 수 있다.

이와 같이 본 발명에 따른 등화기 적응 제어 연산은, 초기시동(power up) 단계 또는 데이터전송이 이루어 지지 않는 휴면상태(idle status)에서 수행되도록 하여 각각의 계수(coefficient)를 결정할 수 있으며, 선정된 데이터 패턴을 사용하는 것을 특징으로 한다.

본 발명의 양호한 실시예로서, 등화기(equalizer), 오프셋 상쇄기(offset canceller), 위상제어기(phase controller)의 계수들을 생성하기 위해 글로벌제어유닛(global control unit), 또는 중앙제어장치(central processing unit)를 사용하고 이를 채널간 공유하도록 하는 것을 특징으로 하며, 각 채널마다 레지스터(register)를 구비해서 글로벌제어유닛의 제어 신호 값을 저장하도록 설계한다. 본 발명에 따른 각각의 계수는 선정된 알고리즘과 룩업 테이블에 따라 결정된다.

도4a는 본 발명에 따른 중앙제어장치를 사용한 다중채널수신기의 구성을 나타낸 도면이다. 도4b는 본 발명에 따른 오프셋 콘트롤, 위상 잠금, 등화기 콘트롤에 사용하기 위한 고정 데이터 패턴을 나타낸 도면이다. 본 발명에 따른 등화기(equalizer) 구성은 등화기 계수를 업데이트 하기 위하여, 종래기술과 달리 수동소자를 사용하지 아니하고, 샘플링된 데이터의 디지털 보정 값을 가지고 계수를 업데이트 하므로, 넓은 칩 면적을 차지하지 아니하고도 CMOS 회로로 구현할 수 있다. 또한, 본 발명에 따른 등화기(equalizer) 구성은 잡음(noise)의 영향없이 비교적 정확하게 등화기 계수를 결정할 수 있는 효과가 있다.

본 발명에 따른 다중채널수신기는 오픈 루프(open loop)된 지연라인(190)과 인터폴레이터(interpolator; 180)를 포함한 구성을 하고 있어, 일정 시간 간격으로 위상지연된 복수 개의 다중위상 클록을 발생할 수 있다. 도4a를 참조하면, 글로벌 제어 유닛(170)은 다중채널 데이터를 샘플링하기 위하여 오프셋 콘트롤 코드, 등화기 콘트롤 코드 및 위상 콘트롤 코드를 생성한다.

또한, 도4a를 참조하면, 멀티플렉서(140)는 글로벌 제어 유닛(170)으로부터 위상 콘트롤 코드를 제공받아 특정 지연시간의 복원 클록을 샘플러(120)에 제공하여 데이터 샘플링하도록 한다. 본 발명에 따른 등화기(110)는 글로벌 제어 유닛(170)으로부터 등화기 콘트롤 코드를 제공받아 증폭이득의 주파수 의존성을 조절하여 수신 데이터 신호를 증폭하여 샘플러에 제공한다.

본 발명에 따른 상기 글로벌 제어 유닛(170)은, 다중채널수신기에 클록 신호와 클록 신호의 n 배수 주파수의 클록 신호가 스윕 입력될 때 스윕 입력하는 각각 주파수의 클록 신호에 대해서 다중위상 클록을 스윕 하여 샘플링함으로써 위상지연 룩업 테이블을 형성하고, 스윕 주파수 전체 범위에 걸쳐 위상 어긋남을 최소로 하는 등화기 콘트롤 코드와 위상 콘트롤 코드를 추출하여 상기 등화기와 멀티플렉서에 제공한다.

본 발명은 아날로그소자와 RC 필터와 같은 수동소자를 거의 사용하지 않기 때문에 칩 면적과 전력소모를 줄여 다중채널 구조에도 적합하다. 또한, 데이터의 최적 샘플링 지점을 찾기 위한 글로벌 다중위상 발생기(global multi-phase generator)의 사용은 MUX(140)와 같은 단순한 디지털 로직만으로도 각 채널의 스큐(skew)와 부정합(mismatch)을 보상할 수 있기 때문에, 칩 면적과 전력 소모를 크게 줄일 수 있다. 본 발명에 따라 각각의 계수를 결정하기 위한 디지털 회로는 최적화가 끝난 후 각각의 레지스터를 고정된 값으로 설정하여 사용하기 때문에 동적 전력 소모를 크게 줄일 수 있다.

도5는 본 발명의 양호한 실시예에 따라 디지털 제어를 수행하는 일처리 흐름을 나타낸 도면이다. 도5를 참조하면, 본 발명에 따른 중앙제어장치를 사용한 다중채널수신기는 각 채널별로 오프셋을 제거하기 위한 코드를 우선 결정한다. 위상잠금(phase lock)과 적응 등화(adaptive equalization)는 샘플링된 값을 바탕으로 하기 때문에 샘플러의 오프셋 콘트롤 코드를 먼저 결정한다. 오프셋 콘트롤 코드가 결정되면 대략적 위상잠금(coarse phase lock)을 위하여 위상 콘트롤 코드를 결정하는데, 등화기 계수를 업데이트 하면 위상잠금 위치가 변동하므로, 대략적 제어(coarse control)와 정밀제어(fine control)로 구분하여 위상잠금을 실시한다.

이어서 등화 과정(equalizer adaptation)은 정밀 위상잠금(fine phase lock) 과정과 동시에 진행된다. 앞서 설명한 바와 같이, 본 발명의 특징은 등화기 계수를 고주파로부터 저주파에 걸쳐 클록을 스윕(sweep) 하는 동안 데이터와 에지 정보를 저장하여 테이블을 만들고, 테이블이 완성되면 최적의 등화기 콘트롤 코드와 위상 콘트롤 코드를 계산하여 각 레지스터(131, 132) 값을 업데이트하게 된다.

도6a와 도6b는 본 발명의 양호한 실시예에 따라, 각각 순방향과 역방향으로 스윕(sweep) 하면서 샘플러 오프셋을 보상하는 과정을 설명한 도면이다. 본 발명은 샘플러의 두 입력을 단락한 상태에서 오프셋 콘트롤 코드를 최소값에서 최대값으로 스윕할 때에 샘플러의 출력 데이터에 전이가 나타나는 점을 찾아 오프셋 콘트롤 코드를 결정한다.

그런데 단방향 콘트롤 코드의 스윕은 샘플러의 데드존(dead zone)과 이전 코드의 영향이 샘플러의 출력결과에 영향을 미치는 히스테리시스(hysteresis)로 인하여 에러가 발생하는 문제점이 있을 수 있다. 본 발명은 이러한 문제를 해결하기 위하여, 콘트롤 코드를 순방향(forward sweep)과 역방향(reverse sweep)으로 한 번씩 스윕하고 아래의 수학식 1과 같이 평균값을 계산함으로써, 샘플러가 필연적으로 지니는 데드존 또는 히스테리시스에 의한 콘트롤 코드의 에러를 최소화한다.

본 발명의 양호한 실시예에 따라, 순방향과 역방향으로 스윕을 하고나면, 계산된 오프셋 콘트롤 코드를 레지스터에 업데이트한다. 모든 채널에 대한 오프셋 콘트롤 코드를 설정하고 나면 위상 잠금 상태(phase lock status)로 동작을 넘긴다.

도7은 본 발명에 따른 방법에 따라 데이터 에지 추출의 실시예를 나타낸 도면이다. 종래기술이 적용하던 오버 샘플링 방법과 달리, 본 발명에 따른 단일 샘플러 구조는 데이터 샘플러와 에지 샘플러의 구별이 없기 때문에, 위상잠금을 하기 위하여 위상 스윕을 사용한다.

즉, 본 발명에 따른 방법의 특징은, 특정 데이터 패턴이 입력으로 들어오고 있을 때, 데이터 에지에서 가장 가까운 위상을 지닌 샘플링 클록은 서로 다른 값을 샘플링하게 된다. 서로 다른 값의 샘플링 데이터를 추출하여 데이터 에지를 찾아내고, 추출된 에지로부터 π/2 또는 π만큼 떨어진 위상에서 데이터를 샘플링하면 특정 BER(예를 들어, 10^-12)을 확보할 수 있다.

도7을 참조하면, 본 실시예는 위상 스윕을 통해 2번째와 3번째 사이에서 데이터 전이를 찾아내는 과정을 보여준다. 서로 다른 값이 샘플링되었을 때, 위상 콘트롤 코드는 레지스터에 저장되며, 이와 같은 위상 추출방법은 대략적인 위상잠금과정(coarse phase lock)과 정밀 위상잠금과정(fine phase lock)에서 모두 동일하게 적용된다.

도8은 본 발명의 양호한 실시예에 따른 적응적 등화 방법을 나타낸 도면이다. 일반적으로 채널의 손실이 클수록, 데이터 전송속도가 클수록, ISI와 잡음의 영향이 커져서 BER이 낮아지는 원인이 된다. 대부분의 응용 예들은 일정한 수준 이상의 BER을 확보해야 하기 때문에, 대략 10 Gbps 이상의 고속 시리얼 링크에서는 등화기(equalizer)를 통해 채널손실을 보상해 주어야 한다.

본 발명에서는 비교적 대역폭의 제약이 적은 선형 등화기(linear equalizer) 구조를 사용하는 것을 특징으로 한다. 선형 등화기(linear equalizer)는 소스 공통 MOS 증폭기에 축퇴저항(degeneration resistor)과 캐패시터를 사용하며, 각각 저주파 이득과 고주파 이득을 조절한다.

도8을 참조하면, 등화기 적응(Equalizer adaptation)을 위한 고주파 데이터 패턴이 들어오면, 등화기 콘트롤 코드를 최소값에서 최대값 또는 최대값에서 최소값으로 스윕한다. 본 발명에 따르면 각 코드에서 데이터 에지를 샘플링하는 위상 넘버를 메모리에 저장한 후 저주파 데이터 패턴에 대해서도 위의 과정을 반복한다. 메모리에 저장된 값을 바탕으로 저주파 데이터 패턴과 고주파 데이터 패턴의 데이터 에지가 가장 가까운 값을 계산하여 최적의 등화기 콘트롤 코드와 위상 콘트롤 코드를 레지스터에 저장한다.

선형 등화기의 대역폭은 소스 공통 증폭기와 거의 같기 때문에, 예를 들어서, 일정한 이득(8dB) 이상에서 7.5 GHz 정도의 대역폭을 얻기 위해서는 대역폭 기술이 필요하다. 본 발명에 따른 선형 등화기의 양호한 실시예로서, 체리-후퍼 (cherry-hooper) 타입의 대역폭 확장 기술이 적용될 수 있다.

도9는 본 발명에 따른 선형 등화기의 양호한 실시예를 나타낸 도면이다. 본 발명에 따른 선형 등화기는 캐스케이드 증폭기의 제2단 출력과 입력을 저항으로 연결하여 출력 임피던스를 낮춤으로써 대역폭을 확장하는 특징이 있다. 본 발명에 따른 선형 등화기와 샘플러 사이에 따로 증폭기를 구비하고 있지 않기 때문에 등화기에서 충분한 이득을 확보하는 것이 필요하다. 따라서, 본 발명의 양호한 실시예로서, 2단 ~ 3단을 캐스케이드(cascade)하여 사용할 수 있다.

본 발명에 따른 선형 등화기의 소스 쪽 튜닝 캐패시터(tuning capacitor; 607, 608)는 디지털 콘트롤이 가능하도록 어레이(array) 구조로 구현할 수 있다. 또한, 본 발명의 바람직한 실시예로서, 각각의 어레이 캐패시터의 크기를 줄이기 위하여 도9의 점선부위에 도시한 바와 같이, MOS 스위치와 병렬 캐패시터를 구성하여 캐패시터의 크기를 1/4 정도로 줄여 구현할 수 있다.

본 발명에 따른 수신기의 구조는 중앙제어장치를 통한 오프셋 제거, 등화기 제어, 데이터와 클록의 위상 제어를 수행하기 때문에 채널의 확장이 용이하다. 개방형태의 클록 발생기는 DLL, PLL에 비하여 설계 및 속도 향상이 용이하다. 또한 수동소자의 사용을 최소화하고 데이터와 클록의 위상을 일치시키기 위해 하나의 샘플러를 사용하기 때문에 면적을 크게 줄여 CMOS 칩 구현 시에 집적도 향상에 기여한다.

10 : 등화기
20 : 증폭기
30 : 샘플러
40 : 클록 발생기
50 : 멀티플렉서
60 : 오프셋 콘트롤러
70 : 위상 콘트롤러
80 : 등화기 콘트롤러
607, 608 : 튜닝 캐패시터

Claims

다중 채널의 데이터와 이에 동기화된 클록을 함께 전송받는 시리얼 링크 방식의 다중채널수신기로서,
적어도 지연 라인(190) 및 인터폴레이터(180)을 포함하여 전송받은 클록으로부터 일정 시간 간격으로 위상 지연된 복수 개의 다중 위상 클록을 발생하는 클록 발생기;
전송받은 데이터 신호를 증폭하되 증폭 이득의 주파수 의존성이 조절되는 등화기(110);
상기 등화기(110)에서 증폭된 데이터 신호를 샘플링하는 샘플러(120);
상기 클록 발생기에서 발생된 상기 복수 개의 다중 위상 클록 중에서 특정 지연 시간의 복원 클럭을 선택하여 상기 샘플러(120)로 제공하는 멀티플렉서(140);
오프셋 제거를 위하여 상기 샘플러(120)로 제공되는 오프셋 콘트롤 코드, 상기 특정 지연 시간의 복원 클럭을 선택하기 위하여 상기 멀티플렉서(140)로 제공되는 위상 콘트롤 코드, 및 상기 주파수 의존성의 조절을 위하여 상기 등화기(110)로 제공되는 등화기 콘트롤 코드를 생성하는 글로벌 제어 유닛(170);를 포함하여 구성되되,
적어도 상기 등화기(110), 상기 샘플러(120) 및 상기 멀티플렉서(140)는 다중 채널의 각 채널별로 구비되며,
적어도 상기 글로벌 제어 유닛(170)은 다중 채널 간에 공유되는 것을 특징으로 하는 다중채널수신기.
청구항 1에 있어서,
상기 오프셋 콘트롤 코드, 상기 위상 콘트롤 코드 및 상기 등화기 콘트롤 코드는, 초기 시동 단계 또는 휴면 상태에서 고정 데이터 패턴을 수신하여 이용함으로써 다중 채널을 구성하는 각 채널별로 생성되어 저장되는 것을 특징으로 하는 다중채널수신기.
청구항 2에 있어서,
상기 고정 데이터 패턴은 "1"과 "0"이 규칙적으로 반복되는 신호로서 복수의 주파수를 스윕하는 신호를 포함하며,
수신되는 상기 고정 데이터 패턴이 상기 복수의 주파수를 스윕함과 아울러, 상기 등화기의 주파수 의존성과 상기 샘플러(120)로 제공되는 복원 클록을 스윕함으로써, 적어도 상기 등화기 콘트롤 코드 및 상기 위상 콘트롤 코드를 탐색하는 것을 특징으로 하는 다중채널수신기.
청구항 1에 있어서,
상기 오프셋 콘트롤 코드, 상기 위상 콘트롤 코드 및 상기 등화기 콘트롤 코드를 저장하기 위한 레지스터(130,131,132)가 상기 다중 채널의 각 채널별로 구비되는 것을 특징으로 하는 다중채널수신기.
청구항 1에 있어서,
상기 지연라인은 오픈 루프(open loop)된 지연 라인인 것을 특징으로 하는 다중채널수신기.
청구항 1에 있어서,
상기 등화기(110)는 소스 공통 MOS 증폭기 및 튜닝 커패시터를 포함하며, 상기 튜닝 캐패시터는 MOS 스위치와 병렬 캐패시터로 구성되어 디지털 컨트롤되는 것을 특징으로 하는 다중채널수신기.
청구항 1에 있어서,
상기 샘플러(120)는 다중 채널을 구성하는 각 채널별로 하나로서 오버 샘플링을 하지 않는 것을 특징으로 하는 다중채널수신기.
적어도 지연 라인을 포함하여 전송받은 클록으로부터 일정 시간 간격으로 위상 지연된 복수 개의 다중 위상 클록을 발생하며, 다중 채널을 구성하는 각 채널별로 증폭 이득의 주파수 의존성을 조절하면서 전송받은 데이터 신호를 등화기에서 증폭하고 증폭된 데이터 신호를 샘플러에서 샘플링하는 다중 채널 수신기를 제어하는 방법으로서,
(a) 다중 채널을 구성하는 각 채널별로 상기 샘플링에서의 오프셋을 제어하기 위한 콘트롤 코드 - 이하 '오프셋 콘트롤 코드'라 한다 - 를 설정하되, 정해진 범위의 상기 오프셋 콘트롤 코드를 최소값에서 최대값으로, 또는 최대값에서 최소값으로 스윕할 때 샘플링된 출력 데이터에서 전이가 나타나는 점을 찾아 설정할 오프셋 콘트롤 코드를 결정하는 제 1 단계;
(b) 다중 채널을 구성하는 각 채널별로, 상기 복수 개의 다중 위상 클록 중에서 상기 샘플러로 제공할 클럭을 선택하기 위한 콘트롤 코드 - 이하 '위상 콘트롤 코드'라 한다 - 와, 상기 주파수 의존성을 제어하기 위한 콘트롤 코드 - 이하 '등화기 콘트롤 코드'라 한다 -를 설정하되, "1"과 "0"이 규칙적으로 반복되는 신호로서 복수의 주파수를 스윕하는 고정 데이터 패턴을 수신하면서, 정해진 범위의 상기 등화기 콘트롤 코드와 정해진 범위의 상기 위상 콘트롤 코드를 스윕함으로써, 설정할 상기 등화기 콘트롤 코드 및 상기 위상 콘트롤 코드를 탐색하여 결정하는 제 2 단계;
를 포함하는 것을 특징으로 하는 다중 채널 수신기를 제어하는 방법.
청구항 8에 있어서,
설정할 상기 오프셋 콘트롤 코드의 결정과, 설정할 상기 등화기 콘트롤 코드 및 상기 위상 콘트롤 코드의 결정은, 다중 채널간 공유되는 글로벌 제어 유닛에 의해 수행되는 것을 특징으로 하는 다중 채널 수신기를 제어하는 방법.