KR20120047356A - Method for fabricating semiconductor device - Google Patents

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Abstract

PURPOSE: A method for fabricating a semiconductor device is provided to be connected easily with a write driver or a sense amplifier by forming a bit line and a source line on the same layer. CONSTITUTION: A first junction area(104b) and a second junction area(104c) are located in one side and the other side of a substrate(101). A first interlayer insulating film(105) is formed on the substrate. A first contact plug(108a) and a second contact plug(108b) are respectively touched with the first junction area and the second junction area through the first interlayer insulating film. A variable resistor element(109) touches with an upper side of the first contact plug. A second interlayer insulating film(111) is located on the substrate in which the variable resistor element is formed.

Description

반도체 소자 및 그 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Semiconductor device and manufacturing method therefor {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 구체적으로 설명하면 공정 및 레이아웃의 비효율성을 감소시키는 반도체 소자 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing the same, which reduce inefficiency in processes and layouts.

반도체 소자를 대표하는 것은 DRAM과 플래시 메모리 소자이다. DRAM은 데이터 접근이 자유로워 데이터 처리 속도가 빠르고, 플래시 메모리 소자는 데이터를 비휘발하는 장점이 있다. 그러나, DRAM은 주기적으로 데이터를 리프레쉬시켜야 하고, 플래시 메모리 소자는 데이터 접근이 용이하지 못하여 데이터 처리 속도가 느리다는 단점도 있다.Representative semiconductor devices are DRAM and flash memory devices. DRAM has the advantage of fast data processing due to free data access, and flash memory devices have non-volatile data. However, DRAM has to refresh data periodically, and a flash memory device has a disadvantage in that data access speed is slow because data access is not easy.

현재 반도체 소자 시장에서는 DRAM과 플래시 메모리 소자의 장점만을 취해, 새로운 반도체 소자를 생산하기 위한 노력이 진행중에 있으며, 결과물로서는 가변저항소자를 데이터 저장매체로 이용한 반도체 소자가 있다. 가변저항소자를 데이터 저장매체로 이용한 반도체 소자(이하, 가변저항 메모리 소자로 약칭함)는 자기저항(magnetoresistance)이라는 양자역학적 효과를 이용한 반도체 소자이다.In the semiconductor device market, efforts are being made to produce new semiconductor devices by taking advantage of DRAM and flash memory devices only. As a result, semiconductor devices using a variable resistance device as a data storage medium have been developed. A semiconductor device using a variable resistance device as a data storage medium (hereinafter, referred to as a variable resistance memory device) is a semiconductor device using a quantum mechanical effect called magnetoresistance.

그러나, 현재의 가변저항 메모리 소자는 초기 개발단계에 있기 때문에, 공정 및 레이아웃(layout)상 효율이 낮은 단점이 있다. 예를 들어, 가변저항 메모리 소자 내 소스라인과 비트라인은 데이터를 쓰고 읽기 위한 장치인 라이트드라이버(write driver) 및 감지증폭기(sense amplifier)에 연결되어야 하는데, 소스라인과 비트라인이 서로 다른 층(layer)에 형성되기 때문에 상술한 장치와 연결하기 어렵다. 즉, 소스라인과 동일한 층에 라이트드라이버 또는 감지증폭기가 위치한다면, 비트라인은 별도의 콘택플러그를 통해 라이트드라이버 또는 감지증폭기와 연결되어야 한다.
However, current variable resistance memory devices are in an early development stage, and thus have disadvantages of low efficiency in process and layout. For example, the source lines and bit lines in the variable resistance memory device should be connected to a write driver and a sense amplifier, which are devices for writing and reading data. layer), so it is difficult to connect with the above-described apparatus. That is, if the light driver or the sense amplifier is located on the same layer as the source line, the bit line should be connected to the light driver or the sense amplifier through a separate contact plug.

본 발명은 공정 및 레이아웃의 비효율성을 감소시키는 반도체 소자 및 그 제조방법을 제공한다.
The present invention provides a semiconductor device and a method of manufacturing the same that reduce the inefficiency of the process and layout.

본 발명은 기판의 일측에 배치된 제1 접합영역과 타측에 배치된 제2 접합영역, 상기 기판 상에 배치된 제1 층간절연막, 상기 제1 층간절연막을 관통하여 상기 제1 접합영역과 상기 제2 접합영역 각각과 접촉하는 제1 콘택플러그 및 제2 콘택플러그, 상기 제1 콘택플러그 상부와 접촉하는 가변저항소자, 상기 가변저항소자가 형성된 기판 상에 배치된 제2 층간절연막 및 상기 제2 층간절연막을 관통하여 상기 가변저항소자와 상기 제2 접합영역 각각과 접촉하는 제3 콘택플러그 및 제4 콘택플러그를 포함하는 반도체 소자를 제공한다.According to an embodiment of the present invention, a first junction region disposed on one side of the substrate and a second junction region disposed on the other side of the substrate, a first interlayer dielectric layer disposed on the substrate, and a first junction region and the first junction region interposed therebetween. A first contact plug and a second contact plug in contact with each of the junction regions, a variable resistance element in contact with an upper portion of the first contact plug, a second interlayer insulating layer disposed on a substrate on which the variable resistance element is formed, and the second interlayer A semiconductor device including a third contact plug and a fourth contact plug penetrating an insulating film and contacting each of the variable resistance element and the second junction region is provided.

또한, 본 발명은 기판의 일측과 타측 각각에 제1 접합영역과 제2 접합영역을 형성하는 단계, 상기 제1 접합영역과 상기 제2 접합영역이 형성된 기판 상에 제1 층간절연막을 형성하는 단계, 상기 제1 층간절연막을 관통하여 상기 제1 접합영역과 상기 제2 접합영역 각각과 접촉하는 제1 콘택플러그 및 제2 콘택플러그를 형성하는 단계, 상기 제1 콘택플러그 상부와 접촉하는 가변저항소자를 형성하는 단계, 상기 가변저항소자가 형성된 기판 상에 제2 층간절연막을 형성하는 단계 및 상기 제2 층간절연막을 관통하여 상기 가변저항소자와 상기 제2 접합영역 각각과 접촉하는 제3 콘택플러그 및 제4 콘택플러그를 형성하는 단계를 포함하는 반도체 소자 제조 방법를 제공한다.
In another aspect, the present invention is to form a first junction region and a second junction region on each of the one side and the other side of the substrate, the step of forming a first interlayer insulating film on the substrate formed with the first junction region and the second junction region Forming a first contact plug and a second contact plug penetrating the first interlayer insulating layer to contact the first junction region and the second junction region, and wherein the variable resistance element contacts the upper portion of the first contact plug. Forming a second interlayer insulating film on the substrate on which the variable resistive element is formed; and a third contact plug penetrating the second interlayer insulating layer to contact the variable resistive element and the second junction region; It provides a method for manufacturing a semiconductor device comprising forming a fourth contact plug.

본 발명은 공정 및 레이아웃의 비효율성을 감소시키는 효과를 갖는다. 구체적인 예를 들면, 비트라인과 소스라인을 동일한 층에 형성함으로써, 라이트드라이버 또는 감지증폭기와의 연결을 용이하게 진행한다. 또한, 콘택홀의 종횡비를 감소시켜 콘택플러그의 매립 불량에 따른 신호전달을 방지한다. 즉, 신호전달의 효율을 향상시킨다.
The present invention has the effect of reducing the inefficiency of the process and layout. For example, by forming the bit line and the source line on the same layer, it is easy to connect to the light driver or the sensing amplifier. In addition, the aspect ratio of the contact hole is reduced to prevent signal transmission due to a poor filling of the contact plug. That is, the efficiency of signal transmission is improved.

도 1은 본 발명의 실시예를 설명하기 위해, 가변저항 메모리 소자를 참고적으로 나타낸 도면이다.
도 2a 내지 도 2f는 본 발명이 일실시예에 따른 가변저항 메모리 소자의 제조 방법을 나타낸 공정순서도이다.
도 3은 도 2d에 도시된 가변저항소자를 나타낸 단면도이다.1 is a diagram illustrating a variable resistance memory device as a reference for explaining an exemplary embodiment of the present invention.
2A to 2F are flowcharts illustrating a method of manufacturing a variable resistance memory device according to an exemplary embodiment of the present invention.
3 is a cross-sectional view illustrating the variable resistance element illustrated in FIG. 2D.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 1은 본 발명의 실시예를 설명하기 위해, 가변저항 메모리 소자를 참고적으로 나타낸 도면이다.1 is a diagram illustrating a variable resistance memory device as a reference for explaining an exemplary embodiment of the present invention.

도 1에 도시된 바와 같이, 가변저항 메모리 소자는 소자분리막(2)에 의해 정의된 기판(1)의 활성영역(3), 활성영역(3)에 형성되고 게이트전극(4a)과 제1 및 제2 소스및드레인(4b, 4c)을 포함하는 트랜지스터(4), 제1 층간절연막(5), 제1 층간절연막(5)을 관통하여 제1 소스및드레인(4b)과 소스라인(7)을 연결하는 제1 콘택플러그(6), 제2 층간절연막(8), 제1 및 제2 층간절연막(5, 8)을 관통하여 제2 소스및드레인(4c)과 가변저항소자(10)를 연결하는 제2 콘택플러그(9), 제3 층간절연막(11), 제3 층간절연막(11)을 관통하여 가변저항소자(10)와 비트라인(13)을 연결하는 제3 콘택플러그(12)로 구성된다. 여기서, 트랜지스터(4) 내 게이트전극(4a)은 워드라인(word line)이라고도 불리우며, DRAM과 같이 랜덤하게 데이터 접근을 수행하기 위한 스위칭 소자로 동작한다. 즉, 트랜지스터(4)는 해당 가변저항소자(10)를 선택하기 위한 스위칭소자로 동작한다. 가변저항소자(10)는 데이터를 저장하기 위한 저장 매체로서, 한 번 데이터를 저장하게 되면 전원 공급이 차단되어도 데이터를 손실하지 않고 유지한다. 소스라인(7)과 비트라인(13)은 데이터를 가변저항소자(10)에 저장하거나, 저장된 데이터를 판독하기 위해 사용하는 배선이다. 이와 같은 가변저항 메모리 소자는 가변저항소자(10)를 통해 데이터 보존시간이 우수한 플래시 메모리 소자의 장점을 획득함과 더불어, DRAM과 동일하게 워드라인을 통한 데이터 접근이 용이하여 데이터 처리 속도가 빠르다.As shown in FIG. 1, the variable resistance memory device is formed in the active region 3 and the active region 3 of the substrate 1 defined by the isolation layer 2, and includes the gate electrode 4a and the first and The first source and drain 4b and the source line 7 penetrate through the transistor 4 including the second source and drain 4b and 4c, the first interlayer insulating film 5, and the first interlayer insulating film 5; The second source and drain 4c and the variable resistance element 10 through the first contact plug 6, the second interlayer insulating film 8, and the first and second interlayer insulating films 5 and 8. The third contact plug 12 connecting the variable resistance element 10 and the bit line 13 through the second contact plug 9, the third interlayer insulating film 11, and the third interlayer insulating film 11. It consists of. Here, the gate electrode 4a in the transistor 4 is also called a word line and operates as a switching element for randomly performing data access, such as DRAM. In other words, the transistor 4 operates as a switching element for selecting the variable resistance element 10. The variable resistance element 10 is a storage medium for storing data. When the data is stored once, the variable resistance element 10 is maintained without losing data even when the power supply is cut off. The source line 7 and the bit line 13 are wirings for storing data in the variable resistance element 10 or for reading out the stored data. Such a variable resistive memory device obtains the advantages of a flash memory device having excellent data retention time through the variable resistive device 10, and also facilitates data access through a word line in the same manner as a DRAM, thereby increasing data processing speed.

도 2a 내지 도 2f는 본 발명이 일실시예에 따른 가변저항 메모리 소자의 제조 방법을 나타낸 공정순서도이다.2A to 2F are flowcharts illustrating a method of manufacturing a variable resistance memory device according to an exemplary embodiment of the present invention.

도 2a에 도시된 바와 같이, 기판(101)에 소자분리막(102)을 형성한다. 소자분리막(102)은 소자, 특히 도시되지는 않았지만 트랜지스터(104)와 인접한 다른 트랜지스터간을 전기적으로 절연하는데 사용되며, 절연막을 매립하여 형성한다.As shown in FIG. 2A, the device isolation layer 102 is formed on the substrate 101. The device isolation film 102 is used to electrically insulate a device, in particular, although not shown, between the transistor 104 and another transistor adjacent thereto, and is formed by embedding an insulating film.

이어서, 소자분리막(102)을 형성함으로써 정의된 기판(101)의 활성영역(103) 상부에 게이트전극(104a)을 형성하고, 게이트전극(104a) 양측에 노출된 활성영역(103)에 불순물을 이온주입하여 제1 및 제2 접합영역(104b, 104c)을 형성한다. 제1 접합영역(104b) 및 제2 접합영역(104c)는 각각 소스 또는 드레인으로 작용한다. 예를 들어, 제1 접합영역(104b)이 소스이면, 제2 접합영역(104c)는 드레인이된다. 활성영역(103)과 게이트전극(104a)은 게이트절연막에 의해 절연되어야 한다. 게이트전극(104a)은 폴리실리콘막, 텅스텐막 및 티타늄막 중 어느 하나의 박막으로 형성하거나, 이들 중 적어도 2개 이상의 박막으로 형성한다.Subsequently, by forming the device isolation layer 102, the gate electrode 104a is formed on the active region 103 of the substrate 101, and impurities are formed in the active region 103 exposed on both sides of the gate electrode 104a. Ion implantation forms the first and second junction regions 104b and 104c. The first junction region 104b and the second junction region 104c each serve as a source or a drain. For example, if the first junction region 104b is a source, the second junction region 104c becomes a drain. The active region 103 and the gate electrode 104a must be insulated by the gate insulating film. The gate electrode 104a is formed of any one of a polysilicon film, a tungsten film, and a titanium film, or at least two or more thin films thereof.

도 2b에 도시된 바와 같이, 트랜지스터(104)가 형성된 기판(101) 상에 제1 층간절연막(105)을 형성하고, 제1 층간절연막(105) 상에 제1 및 제2 접합영역(104b, 104c) 상부를 노출시키는 제1 마스크패턴(106)을 형성한다. 제1 마스크패턴(106)은 포토레지스트를 제1 층간절연막(105) 상에 증착한 후 노광 및 현상 공정을 진행하여 형성한다.As shown in FIG. 2B, the first interlayer insulating film 105 is formed on the substrate 101 on which the transistor 104 is formed, and the first and second junction regions 104b, are formed on the first interlayer insulating film 105. 104c) A first mask pattern 106 exposing the upper portion is formed. The first mask pattern 106 is formed by depositing a photoresist on the first interlayer insulating layer 105 and then performing exposure and development processes.

이어서, 제1 마스크패턴(106)을 식각장벽으로 제1 층간절연막(105)을 식각하여 제1 콘택홀(107a)과 제2 콘택홀(107b)을 형성한다. Subsequently, the first interlayer insulating layer 105 is etched using the first mask pattern 106 as an etch barrier to form the first contact hole 107a and the second contact hole 107b.

이어서, 제1 마스크패턴(106)을 제거한다.Next, the first mask pattern 106 is removed.

도 2c에 도시된 바와 같이, 제1 콘택홀(107a)과 제2 콘택홀(107b) 각각에 도전막을 매립하여 제1 콘택플러그(108a)과 제2 콘택플러그(108b)을 형성한다. 구체적인 예를 들면, 제1 콘택홀(107a)과 제2 콘택홀(107b)이 완전 매립되도록 도전막을 증착한 후, 화학적기계적연마(CMP)를 진행하여 제1 층간절연막(105) 상부 표면에 잔류하는 도전막을 제거하여 제1 콘택플러그(108a)과 제2 콘택플러그(108b) 형성한다. 도전막은 텅스텐막, 구리막 및 티타늄막을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개 이상이 적층된 적층막일 수 있다.As shown in FIG. 2C, a conductive film is embedded in each of the first contact hole 107a and the second contact hole 107b to form a first contact plug 108a and a second contact plug 108b. For example, after the conductive film is deposited so that the first contact hole 107a and the second contact hole 107b are completely embedded, chemical mechanical polishing (CMP) is performed to remain on the upper surface of the first interlayer insulating film 105. The conductive film is removed to form the first contact plug 108a and the second contact plug 108b. The conductive film may be any one thin film selected from the group consisting of a tungsten film, a copper film, and a titanium film, or may be a laminated film in which at least two or more of them are stacked.

도 2d에 도시된 바와 같이, 제1 콘택플러그(108a) 상에 가변저항소자(109)를 형성한다. 가변저항소자(109)에 대한 구체적 설명은 도 3에서 설명한다.As shown in FIG. 2D, the variable resistance element 109 is formed on the first contact plug 108a. A detailed description of the variable resistance element 109 will be described with reference to FIG. 3.

도 2e에 도시된 바와 같이, 가변저항소자(109)가 형성된 기판(101) 상에 캡핑막(110)을 증착한 후, 제2 층간절연막(111) 및 제2 마스크패턴(112)을 형성한다. 캡핑막(110)은 가변저항소자(109)를 보호하기 위한 절연막으로서, 질화막으로 형성한다. As shown in FIG. 2E, after the capping layer 110 is deposited on the substrate 101 on which the variable resistance element 109 is formed, the second interlayer insulating layer 111 and the second mask pattern 112 are formed. . The capping film 110 is an insulating film for protecting the variable resistance element 109 and is formed of a nitride film.

이어서, 제2 마스크패턴(112)을 식각장벽으로 제2 층간절연막(111)과 캡핑막(110)을 식각하여, 제3 콘택홀(113a)과 제4 콘택홀(113b)을 형성한다. 제3 콘택홀(113a)은 가변저항소자(109)의 상부를 노출시킨다. 제4 콘택홀(113b)은 제2 콘택플러그(108b)의 상부를 노출시킨다.Subsequently, the second interlayer insulating layer 111 and the capping layer 110 are etched using the second mask pattern 112 as an etch barrier to form the third contact hole 113a and the fourth contact hole 113b. The third contact hole 113a exposes an upper portion of the variable resistance element 109. The fourth contact hole 113b exposes an upper portion of the second contact plug 108b.

도 2f에 도시된 바와 같이, 제3 콘택홀(113a)과 제4 콘택홀(113b) 각각에 도전막을 매립하여 제3 콘택플러그(114a)와 제4 콘택플러그(114b)를 형성한다. 구체적인 예를 들면, 제3 콘택홀(113a)과 제4 콘택홀(113b)이 완전 매립되도록 도전막을 증착한 후, 화학적기계적연마(CMP)를 진행하여 제3 콘택플러그(114a)과 제4 콘택플러그(114b)를 형성한다. 도전막은 텅스텐막, 구리막 및 티타늄막을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개 이상이 적층된 적층막일 수 있다.As shown in FIG. 2F, a conductive film is embedded in each of the third contact hole 113a and the fourth contact hole 113b to form the third contact plug 114a and the fourth contact plug 114b. For example, after the conductive film is deposited to completely fill the third contact hole 113a and the fourth contact hole 113b, the chemical mechanical polishing (CMP) is performed to perform the third contact plug 114a and the fourth contact. The plug 114b is formed. The conductive film may be any one thin film selected from the group consisting of a tungsten film, a copper film, and a titanium film, or may be a laminated film in which at least two or more of them are stacked.

이어서, 제3 콘택플러그(114a) 상에 제1 배선(115)을 형성하고, 제4 콘택플러그(114b) 상에 제2 배선(116)을 형성한다. 여기서, 제1 배선(115)은 비트라인으로 작용하고, 제2 배선(116)은 소스라인으로 작용한다. 제1 배선(115)과 제2 배선(116)은 도전막을 증착한 후 패터닝하여 형성할 수 있고, 또는 다마신(damascene) 공정으로 형성할 수 있다.Next, the first wiring 115 is formed on the third contact plug 114a, and the second wiring 116 is formed on the fourth contact plug 114b. Here, the first wiring 115 serves as a bit line, and the second wiring 116 serves as a source line. The first interconnection 115 and the second interconnection 116 may be formed by depositing and patterning a conductive film, or may be formed by a damascene process.

도 3은 도 2d에 도시된 가변저항소자(109)를 나타낸 단면도이다. 3 is a cross-sectional view illustrating the variable resistance element 109 illustrated in FIG. 2D.

도 3에 도시된 바와 같이, 가변저항소자(109)는 하부전극(109a), 피닝막(109b, pinning layer), 핀드막(109c, pinned layer), 터널절연막(109d, tunel insulator), 자유막(109e, free layer) 및 상부전극(109f)으로 구성된다. As shown in FIG. 3, the variable resistance element 109 includes a lower electrode 109a, a pinning layer 109b, a pinned layer 109c, a tunnel insulation layer 109d, a tune insulator, and a free layer. 109e, a free layer, and an upper electrode 109f.

피닝막(109b)은 핀드막(109c)의 자화방향을 고정시키는 역할을 한다. 피닝막(109b)은 반강자성(antiferromagnetic) 금속물질 또는 금속화합물질로 형성한다. 예를 들면, 피닝막(10b)은 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 및 NiO을 포함하는 그룹 중에서 어느 하나의 박막이거나, 이들 중 적어도 2개 이상의 박막이 적층되어 형성된 적층막일 수 있다. 피닝막(109b)은 80~200Å의 두께일 수 있다.The pinning film 109b serves to fix the magnetization direction of the pinned film 109c. The pinning film 109b is formed of an antiferromagnetic metal material or metal compound material. For example, the pinning film 10b may be a thin film of any one of groups including IrMn, PtMn, MnO, MnS, MnTe, MnF 2 , FeF 2 , FeCl 2 , FeO, CoCl 2 , CoO, NiCl 2, and NiO. At least two or more thin films may be laminated. The pinning film 109b may have a thickness of about 80 to about 200 mm 3.

핀드막(109c)은 피닝막(109b)에 의하여 자화방향이 고정되며, 강자성(ferromagnetic)을 갖는 금속물질 또는 금속화합물질로 형성한다. 예를 들어, 핀드막(109c)은 Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개 이상을 적층하여 형성된 적층막일 수 있다. 핀드막(109c)은 20~80Å의 두께일 수 있다.The pinned film 109c has a magnetization direction fixed by the pinning film 109b and is formed of a metal material or a metal compound having ferromagnetic. For example, the pinned film 109c includes Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO 2 , MnOFe 2 O 3 , FeOFe 2 O 3 , NiOFe It may be any one thin film selected from the group consisting of 2 O 3 , CuOFe 2 O 3 , MgOFe 2 O 3 , EuO and Y 3 Fe 5 O 12 , or may be a laminated film formed by stacking at least two or more of them. The pinned layer 109c may have a thickness of about 20 to about 80 mm 3.

터널절연막(109d)은 핀드막(109c)과 자유막(109e) 사이에서 터널링장벽(tunneling barrier)으로 작용한다. 터널절연막(109d)은 마그네슘산화막(MgO), 알루미늄산화막(Al2O3), 실리콘질화막(Si3N4), 실리콘질화산화막(SiON), 실리콘산화막(SiO2), 하프늄(Hf)을 포함하는 절연막 및 지르코늄(Zr)을 포함하는 절연막을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개의 박막이 적층된 적층막일 수 있다. 여기서, 하프늄을 포함하는 절연막으로는 하프늄산화막(HfO2)을 사용할 수 있고, 지르코늄을 포함하는 절연막으로는 지르코늄산화막(ZrO2)을 사용할 수 있다. 터널절연막(109d)은 7~20Å의 두께일 수 있다.The tunnel insulating film 109d serves as a tunneling barrier between the pinned film 109c and the free film 109e. The tunnel insulating film 109d includes a magnesium oxide film (MgO), an aluminum oxide film (Al 2 O 3 ), a silicon nitride film (Si 3 N 4 ), a silicon nitride oxide film (SiON), a silicon oxide film (SiO 2 ), and hafnium (Hf). It may be any one thin film selected from the group including an insulating film and an insulating film containing zirconium (Zr), or may be a laminated film in which at least two thin films are stacked. Here, a hafnium oxide film (HfO 2 ) may be used as the insulating film containing hafnium, and a zirconium oxide film (ZrO 2 ) may be used as the insulating film containing zirconium. The tunnel insulation film 109d may have a thickness of about 7 to about 20 microns.

자유막(109e)은 외부자극 예컨대, 스핀전달토크(Spin Transfer Torque, STT)에 의해 자화방향이 변화하며, 자유막(109e)의 자화방향의 의하여 가변저항소자의 자기저항비가 결정된다. 자유막(109e)은 강자성(ferromagnetic) 금속물질 또는 금속화합물질로 형성할 수 있다. 예들 들어, 자유막(109e)은 Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개의 박막이 적층되어 형성된 적층막일 수 있다. 자유막(109e)은 10~80Å의 두께일 수 있다.The magnetization direction of the free layer 109e is changed by an external stimulus, for example, spin transfer torque (STT), and the magnetoresistance ratio of the variable resistance element is determined by the magnetization direction of the free layer 109e. The free layer 109e may be formed of a ferromagnetic metal material or a metal compound material. For example, the free layer 109e includes Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO 2 , MnOFe 2 O 3 , FeOFe 2 O 3 , NiOFe 2 The film may be any one selected from the group consisting of O 3 , CuOFe 2 O 3 , MgOFe 2 O 3 , EuO, and Y 3 Fe 5 O 12 , or may be a laminated film formed by stacking at least two thin films. The free layer 109e may have a thickness of about 10 to about 80 microns.

하부전극(109a)과 상부전극(109f)은 도전성 박막으로서, 저항터널접합소자(109) 내에서 생략 가능한 박막이다.The lower electrode 109a and the upper electrode 109f are conductive thin films and may be omitted in the resistance tunnel junction element 109.

이로써, 가변저항 메모리 소자를 구성하는 가변저항소자(109), 트랜지스터(104), 제1 배선(115) 및 제2 배선(116)이 제조된다.As a result, the variable resistance element 109, the transistor 104, the first wiring 115, and the second wiring 116 constituting the variable resistance memory element are manufactured.

위와 같은 과정을 통해 가변저항 메모리 소자를 제조할 경우, 비트라인으로 작용하는 제1 배선(115)과 소스라인으로 작용하는 제2 배선(116)이 동일한 층(layer)에 형성되기 때문에 라이트드라이버 또는 감지증폭기와 용이하게 연결할 수 있다. 더욱이, 라이트드라이버 또는 감지증폭기를 제1 배선(115)과 제2 배선(116)이 동일한 층에 구비할 경우 별도의 콘택플러그가 필요 없어 경제적이며, 레이아웃을 간소화할 수 있는 장점이 있다.When the variable resistance memory device is manufactured through the above process, since the first wiring 115 serving as a bit line and the second wiring 116 serving as a source line are formed in the same layer, a light driver or It can be easily connected to the sense amplifier. In addition, when the first driver 115 and the second driver 116 are provided on the same layer, there is no need for a separate contact plug, so that the driver or the sense amplifier may be economical, and the layout may be simplified.

또한, 제2 배선(116)과 제2 접합영역(104c)을 연결하는 콘택플러그를 2회에 걸쳐 나누어 형성(즉, 제2 콘택플러그(108b)와 제4 콘택플러그(114b))하기 때문에, 콘택홀의 큰 종횡비에 따른 도전막 내 보이드 발생이 방지되어 신호전달의 효율성을 향상시킬 수 있다.In addition, since the contact plug connecting the second wiring 116 and the second junction region 104c is divided twice (that is, the second contact plug 108b and the fourth contact plug 114b), The generation of voids in the conductive film due to the large aspect ratio of the contact hole can be prevented, thereby improving signal transmission efficiency.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. Will be apparent to those of ordinary skill in the art.

101: 기판 102: 소자분리막
103: 활성영역 104: 트랜지스터
104a: 게이트전극 104b, 104c: 제1 및 제2 접합영역
105: 제1 층간절연막 106: 제1 마스크패턴
107a: 제1 콘택홀 107b: 제2 콘택홀
108a: 제1 콘택플러그 108b: 제2 콘택플러그
109: 가변저항소자 110: 캡핑막
111: 제2 층간절연막 112: 제2 마스크패턴
113a: 제3 콘택홀 113b: 제4 콘택홀
114a: 제3 콘택플러그 114b: 제4 콘택플러그
115: 제1 배선 116: 제2 배선101: substrate 102: device isolation film
103: active region 104: transistor
104a: gate electrodes 104b and 104c: first and second junction regions
105: first interlayer insulating film 106: first mask pattern
107a: first contact hole 107b: second contact hole
108a: first contact plug 108b: second contact plug
109: variable resistance element 110: capping film
111: second interlayer insulating film 112: second mask pattern
113a: third contact hole 113b: fourth contact hole
114a: third contact plug 114b: fourth contact plug
115: first wiring 116: second wiring

Claims (20)

기판의 일측에 배치된 제1 접합영역과 타측에 배치된 제2 접합영역;
상기 기판 상에 배치된 제1 층간절연막;
상기 제1 층간절연막을 관통하여 상기 제1 접합영역과 상기 제2 접합영역 각각과 접촉하는 제1 콘택플러그 및 제2 콘택플러그;
상기 제1 콘택플러그 상부와 접촉하는 가변저항소자;
상기 가변저항소자가 형성된 기판 상에 배치된 제2 층간절연막; 및
상기 제2 층간절연막을 관통하여 상기 가변저항소자와 상기 제2 접합영역 각각과 접촉하는 제3 콘택플러그 및 제4 콘택플러그
를 포함하는 반도체 소자.
A first junction region disposed on one side of the substrate and a second junction region disposed on the other side;
A first interlayer insulating film disposed on the substrate;
First and second contact plugs penetrating the first interlayer insulating film and contacting the first and second junction regions, respectively;
A variable resistance element in contact with an upper portion of the first contact plug;
A second interlayer insulating film disposed on the substrate on which the variable resistance element is formed; And
A third contact plug and a fourth contact plug penetrating the second interlayer insulating layer to contact the variable resistance element and the second junction region, respectively;
Semiconductor device comprising a.
제 1 항에 있어서,
상기 가변저항소자는 피닝막, 핀드막, 터널절연막 및 자유막을 포함하는 반도체 소자.
The method of claim 1,
The variable resistance element may include a pinning layer, a pinned layer, a tunnel insulating layer, and a free layer.
제 2 항에 있어서,
상기 피닝막은 반강자성 금속물질 또는 금속화합물질을 포함하는 반도체 소자.
The method of claim 2,
The pinning layer is a semiconductor device containing an anti-ferromagnetic metal material or metal compound material.
제 2 항에 있어서,
상기 피닝막은 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 및 NiO을 포함하는 그룹 중 어느 하나의 박막이거나, 적어도 2개 이상을 적층하여 형성된 적층막인 반도체 소자.
The method of claim 2,
The pinning film is any one of a group including IrMn, PtMn, MnO, MnS, MnTe, MnF 2 , FeF 2 , FeCl 2 , FeO, CoCl 2 , CoO, NiCl 2, and NiO, or at least two or more laminated layers A semiconductor device which is a laminated film formed by.
제 2 항에 있어서,
상기 핀드막은 강자성 금속물질 또는 금속화합물질을 포함하는 반도체 소자.
The method of claim 2,
The pinned layer is a semiconductor device containing a ferromagnetic metal material or metal compound material.
제 2 항에 있어서,
상기 핀드막은 Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개 이상을 적층하여 형성된 적층막인 반도체 소자.
The method of claim 2,
The pinned layer is made of Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO 2 , MnOFe 2 O 3 , FeOFe 2 O 3 , NiOFe 2 O 3 , CuOFe 2 O 3 , MgOFe 2 O 3 , EuO and Y 3 Fe 5 O 12 A semiconductor device which is any one selected from the group consisting of, or a laminated film formed by laminating at least two or more of them.
제 2 항에 있어서,
상기 터널절연막 MgO, Al2O3, Si3N4, SiON, SiO2 및 Hf을 포함하는 절연막과 Zr을 포함하는 절연막을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개의 박막이 적층된 적층막인 반도체 소자.
The method of claim 2,
The tunnel insulating film MgO, Al 2 O 3 , Si 3 N 4 , SiON, SiO 2 and any one of the thin film selected from the group comprising an insulating film containing Zr and an insulating film containing Zr, or at least two of them A semiconductor device which is a laminated film laminated.
제 2 항에 있어서,
상기 자유막은 강자성 금속물질 또는 금속화합물질을 포함하는 반도체 소자.
The method of claim 2,
The free layer is a semiconductor device comprising a ferromagnetic metal material or metal compound material.
제 2 항에 있어서,
상기 자유막은 Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개 이상을 적층하여 형성된 적층막인 반도체 소자.
The method of claim 2,
The free layer includes Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO 2 , MnOFe 2 O 3 , FeOFe 2 O 3 , NiOFe 2 O 3 , CuOFe 2 O 3 , MgOFe 2 O 3 , EuO and Y 3 Fe 5 O 12 A semiconductor device which is any one selected from the group consisting of, or a laminated film formed by laminating at least two or more of them.
제 1 항에 있어서,
상기 제1 접합영역과 상기 제2 접합영역 사이의 상기 기판 상에는 게이트전극이 배치된 반도체 소자.
The method of claim 1,
And a gate electrode disposed on the substrate between the first junction region and the second junction region.
기판의 일측과 타측 각각에 제1 접합영역과 제2 접합영역을 형성하는 단계;
상기 제1 접합영역과 상기 제2 접합영역이 형성된 기판 상에 제1 층간절연막을 형성하는 단계;
상기 제1 층간절연막을 관통하여 상기 제1 접합영역과 상기 제2 접합영역 각각과 접촉하는 제1 콘택플러그 및 제2 콘택플러그를 형성하는 단계;
상기 제1 콘택플러그 상부와 접촉하는 가변저항소자를 형성하는 단계;
상기 가변저항소자가 형성된 기판 상에 제2 층간절연막을 형성하는 단계; 및
상기 제2 층간절연막을 관통하여 상기 가변저항소자와 상기 제2 접합영역 각각과 접촉하는 제3 콘택플러그 및 제4 콘택플러그를 형성하는 단계
를 포함하는 반도체 소자 제조 방법.
Forming a first junction region and a second junction region on each of one side and the other side of the substrate;
Forming a first interlayer insulating film on the substrate on which the first junction region and the second junction region are formed;
Forming a first contact plug and a second contact plug penetrating the first interlayer insulating layer to contact the first junction region and the second junction region, respectively;
Forming a variable resistance element in contact with an upper portion of the first contact plug;
Forming a second interlayer insulating film on the substrate on which the variable resistance element is formed; And
Forming a third contact plug and a fourth contact plug penetrating the second interlayer insulating layer to contact the variable resistance element and the second junction region, respectively;
Semiconductor device manufacturing method comprising a.
제 11 항에 있어서,
상기 가변저항소자를 형성하는 단계는
상기 제1 콘택플러그가 형성된 기판 상에 피닝막, 핀드막, 터널절연막 및 자유막을 형성하는 단계; 및
상기 피닝막, 상기 핀드막, 상기 터널절연막 및 상기 자유막을 선택적으로 식각하여 상기 제1 콘택플러그 상부와 접촉하는 상기 가변저항소자를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
The method of claim 11,
Forming the variable resistance element is
Forming a pinning film, a pinned film, a tunnel insulating film, and a free film on the substrate on which the first contact plug is formed; And
And selectively etching the pinning layer, the pinned layer, the tunnel insulating layer, and the free layer to form the variable resistance element in contact with an upper portion of the first contact plug.
제 12 항에 있어서,
상기 피닝막은 반강자성 금속물질 또는 금속화합물질을 포함하는 반도체 소자 제조 방법.
The method of claim 12,
The pinning film is a semiconductor device manufacturing method comprising an anti-ferromagnetic metal material or metal compound.
제 12 항에 있어서,
상기 피닝막은 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 및 NiO을 포함하는 그룹 중 어느 하나의 박막이거나, 적어도 2개 이상을 적층하여 형성된 적층막으로 형성하는 반도체 소자 제조 방법.
The method of claim 12,
The pinning film is any one of a group including IrMn, PtMn, MnO, MnS, MnTe, MnF 2 , FeF 2 , FeCl 2 , FeO, CoCl 2 , CoO, NiCl 2, and NiO, or at least two or more laminated layers To form a laminated film formed by the semiconductor device manufacturing method.
제 12 항에 있어서,
상기 핀드막은 강자성 금속물질 또는 금속화합물질을 포함하는 반도체 소자 제조 방법.
The method of claim 12,
The pinned layer is a semiconductor device manufacturing method comprising a ferromagnetic metal material or metal compound material.
제 12 항에 있어서,
상기 핀드막은 Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개 이상을 적층하여 형성된 적층막으로 형성하는 반도체 소자 제조 방법.
The method of claim 12,
The pinned layer is made of Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO 2 , MnOFe 2 O 3 , FeOFe 2 O 3 , NiOFe 2 O 3 , CuOFe 2 O 3 , MgOFe 2 O 3 , EuO and Y 3 Fe 5 O 12 A semiconductor device manufacturing method comprising any one selected from the group consisting of a thin film formed by laminating at least two or more of them.
제 12 항에 있어서,
상기 터널절연막 MgO, Al2O3, Si3N4, SiON, SiO2 및 Hf을 포함하는 절연막과 Zr을 포함하는 절연막을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개의 박막이 적층된 적층막인 반도체 소자.
The method of claim 12,
The tunnel insulating film MgO, Al 2 O 3 , Si 3 N 4 , SiON, SiO 2 and any one of the thin film selected from the group comprising an insulating film containing Zr and an insulating film containing Zr, or at least two of them A semiconductor device which is a laminated film laminated.
제 12 항에 있어서,
상기 자유막은 강자성 금속물질 또는 금속화합물질을 포함하는 반도체 소자 제조 방법.
The method of claim 12,
The free layer is a semiconductor device manufacturing method comprising a ferromagnetic metal material or metal compound material.
제 12 항에 있어서,
상기 자유막은 Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개 이상을 적층하여 형성된 적층막으로 형성하는 반도체 소자 제조 방법.
The method of claim 12,
The free layer includes Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO 2 , MnOFe 2 O 3 , FeOFe 2 O 3 , NiOFe 2 O 3 , CuOFe 2 O 3 , MgOFe 2 O 3 , EuO and Y 3 Fe 5 O 12 A semiconductor device manufacturing method comprising any one selected from the group consisting of a thin film formed by laminating at least two or more of them.
제 11 항에 있어서,
상기 제1 접합영역과 상기 제2 접합영역을 형성하는 단계 이전에, 상기 제1 접합영역과 상기 제2 접합영역이 형성될 예정영역 사이의 상기 기판 상에 게이트 전극을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
The method of claim 11,
Before forming the first junction region and the second junction region, further comprising forming a gate electrode on the substrate between the first junction region and a predetermined region where the second junction region is to be formed; Semiconductor device manufacturing method.
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