KR20120040426A - 광전 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 광전 소자에 관한 것으로 상기 광전 소자는, 표면을 구비하고 상기 표면과 수직하는 법선 방향을 구비한 기판, 기판의 표면에 위치하고 표면과 접촉하는 제1 반도체층 및 기판의 표면 사이에 위치하는 하나 이상의 공동을 포함하고, 그 중 공동은 너비와 높이를 가지며, 너비는 표면에 평행하는 방향에서의 공동의 최대 사이즈이고, 높이는 법선 방향에 평행하는 방향에서의 공동의 최대 사이즈이며, 높이는 너비보다 작다.
Description
본 발명은 반도체와 기판 사이에 형성된 공동을 가진 광전 소자에 관한 것이다.
발광다이오드는 반도체 소자에 광범위하게 사용되는 광원이다. 종래의 백열등 또는 형광등과 비교해보면, 발광다이오드는 전기를 절약하고 사용수명이 비교적 길다는 특성을 가지고 있으므로, 종래의 광원을 점차적으로 대체하여 예를 들면 교통신호등, 백라이트 모듈, 가로등 조명, 의료 설비 등의 산업에 응용되고 있다.
발광다이오드 광원의 응용과 발전에 따라 휘도에 대한 수요가 갈수록 높아지고 있으며, 발광효율을 증가시켜 휘도를 높이는 것은 업계에서 공동으로 노력하는 방향이 되었다.
본 발명은 광전 소자의 발광효율을 증가시켜 휘도를 높이는 것에 관한 것이다.
본 발명에 따른 광전 소자는 표면 및 상기 표면과 수직하는 법선 방향을 구비한 기판, 상기 기판의 표면에 위치하여 상기 표면과 접촉하는 제1 반도체층, 상기 제1 반도체층과 기판의 표면 사이에 위치하는 하나 이상의 공동(void structure)을 포함하고, 그 중 공동은 너비와 높이를 가지며, 상기 너비는 표면에 평행하는 방향에서의 공동의 최대 사이즈이고, 높이는 법선 방향에 평행하는 방향에서의 공동의 최대 사이즈이며, 상기 높이는 상기 너비보다 작다.
광전 소자의 제조 방법은 다음과 같은 단계를 포함한다. 표면 및 상기 표면과 수직하는 법선 방향을 갖는 기판을 제공하는 단계; 기판의 표면 상에 제1 반도체층을 형성하는 단계; 제1 반도체층을 패턴화하는 단계; 기판 상에 제2 반도체층을 형성하여 패턴화된 제1 반도체층을 덮는 단계; 및 제2 반도체층 및 기판의 표면 사이에 하나 이상의 공동을 형성하는 단계를 포함하되, 상기 하나 이상의 공동은 각각 너비와 높이를 구비하며, 그 중 너비는 표면에 평행하는 방향에서의 공동의 최대 사이즈이고, 높이는 법선에 평행하는 방향에서의 공동의 최대 사이즈이며, 높이는 너비보다 작다.
본 발명의 광전 소자, 광전 소자의 제조 방법의 구성에 의하면, 발광 효율이 증가되어 휘도가 높아진다.
도 1(a)~도 1(f)는 본 발명 실시예에 따른 광전 소자의 제조공정 개략도이다.
도 2(a)~도 2(f)는 본 발명 실시예에 따른 광전 소자의 제조공정 개략도이다.
도 3(a)~도 3(c)는 본 발명에 따른 광전 반도체 소자의 단면 개략도이다.
도 4(a)~도 4(c)는 본 발명 실시예에 따라 형성된 공동을 주사형 전자 현미경(SEM)으로 촬영하여 보여준 도면이다.
도 2(a)~도 2(f)는 본 발명 실시예에 따른 광전 소자의 제조공정 개략도이다.
도 3(a)~도 3(c)는 본 발명에 따른 광전 반도체 소자의 단면 개략도이다.
도 4(a)~도 4(c)는 본 발명 실시예에 따라 형성된 공동을 주사형 전자 현미경(SEM)으로 촬영하여 보여준 도면이다.
본 발명을 더욱 자세하고 완전하게 설명하기 위하여, 아래 도 1(a) 내지 도 4(d)를 결부하여 기술한다. 도 1(a) 내지 도 1(e)에 예시한 바와 같이, 본 발명의 제1 실시예에 따른 광전 소자의 제조 방법을 간단하게 서술하면 아래와 같다. 도 1(a)에 도시한 바와 같이, 기판(101)의 제1 표면(1011)에 제1 반도체층(102)을 성장시키고, 그 중 기판은 법선 방향(N)을 구비한다.
그 후, 도 1(b)에 도시한 바와 같이, 제1 반도체층(102)을 식각하여 기판(101)의 제1 표면(1011) 상에 복수 개의 제1 반도체기둥(1021)을 형성하되, 그 중 상기 복수 개의 제1 반도체기둥(1021)의 측벽과 기판(101)의 제1 표면(1011)은 서로 수직하지 않는다. 본 실시예에서 제1 반도체기둥(1021)의 양 측벽과 기판(101)의 제1 표면(1011) 사이에 형성되는 각도는 α1과 ß1일 수 있으며, 그 중 α1은 20°~75°사이, ß1은 20°~75°사이에 있을 수 있다. 일 실시예에서 제1 반도체기둥(1021)의 평균 너비는 0.5㎛~10㎛ 사이일 수 있으며, 평균 간격은 0.5㎛~10㎛ 사이일 수 있다.
그 후, 도 1(c)에 도시한 바와 같이, 연속하여 상기 기판의 제1 표면에 제2 반도체층(1022)을 성장시키고, 그 중 제2 반도체층(1022)은 ELOG(Epitaxial Lateral Overgrowth)의 방식으로 성장시킨다. 상기 제2 반도체층(1022)의 성장과 동시에, 서로 인접한 제1 반도체기둥(1021)과 기판(101)의 제1 표면(1011)의 사이에 하나 이상의 제1 공동(1031)이 형성된다. 도 1(d)에 도시한 바와 같이 기판의 법선 방향(N)에서 상기 제1 공동(1031)의 완전한 단면은 너비(W)와 높이(H)를 가지는 종 모양을 나타낼 수 있으며, 그 중 너비(W)는 표면에 평행하는 방향에서의 상기 제1 공동(1031)의 최대 사이즈이고, 높이(H)는 법선에 평행하는 방향에서의 제1 공동(1031)의 최대 사이즈이며 높이(H)는 너비(W)보다 작다. 너비(W)의 수치 범위는 0.5㎛~10㎛, 1㎛~10㎛, 2㎛~10㎛, 3㎛~10㎛, 4㎛~10㎛, 5㎛~10㎛, 6㎛~10㎛, 7㎛~10㎛, 8㎛~10㎛, 또는 9㎛~10㎛이다. 다른 실시예에서 상기 제1 공동(1031)의 높이(H)와 너비(W)의 비율은 2/3보다 크지 않다.
다른 실시예에서 제1 공동(1031)은 복수 개 형성될 수 있다. 일 실시예에서 상기 복수 개의 공동은 서로 연결되어 하나 또는 복수 개의 망상 공동군을 형성한다. 그밖에 복수 개의 제1 반도체기둥(1021)이 규칙적으로 배열된 구성을 가지므로, 상기 복수 개의 제1 공동(1031) 또한 규칙적으로 배열된 구성을 가진다. 그 중 복수 개의 제1 공동(1031)의 평균 높이(HX)는 평균 너비(Wx)보다 작다. 평균 너비(Wx)의 수치 범위는 0.5㎛~10㎛, 1㎛~10㎛, 2㎛~10㎛, 3㎛~10㎛, 4㎛~10㎛, 5㎛~10㎛, 6㎛~10㎛, 7㎛~10㎛, 8㎛~10㎛, 또는 9㎛~10㎛ 사이에 있다. 일 실시예에서 상기 복수 개의 제1 공동(1031)의 평균 높이(HX)와 평균 너비(Wx)의 비율은 2/3보다 크지 않다. 일 실시예에서 상기 복수 개의 제1 공동(1031)의 평균 간격은 0.5㎛~10㎛, 1㎛~10㎛, 2㎛~10㎛, 3㎛~10㎛, 4㎛~10㎛, 5㎛~10㎛, 6㎛~10㎛, 7㎛~10㎛, 8㎛~10㎛, 또는 9㎛~10㎛ 사이에 있다. 상기 복수 개의 제1 공동(1031)이 형성하는 공극률 φ(porosity)은 제1 공동 전체 부피(VV)를 전체 부피(VT)로 나눈 값(
)으로 정의되고, 그 중 전체 부피(VT)는 제1 공동의 전체 부피와 제2 반도체층의 부피를 더한 값이다. 본 실시예에서 공극률(φ)은 5%-90%, 10%-90%, 20%-90%, 30%-90%, 40%-90%, 50%-90%, 60%-90%, 70%-90%, 또는 80%-90% 사이에 있다.
이어서 도 1(e)에 도시한 바와 같이, 상기 제2 반도체층(1022) 위에 연속해서 능동층(104)과 제3 반도체층(105)을 성장시킨다.
마지막으로 도 1(f)에 도시한 바와 같이, 상기 능동층(104)의 일부분과 제3 반도체층(105)의 일부분을 식각하여 부분적으로 제2 반도체층(1022)을 노출시킨 후에, 제2 반도체층(1022) 및 제3 반도체층(105) 상에 두 개의 전극(106, 107)을 형성하여 광전 소자(100)를 형성한다. 상기 전극(106, 107)의 재료는 크롬(Cr), 티타늄(Ti), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 알루미늄(Al), 또는 은(Ag) 등 금속재료 중에서 선택할 수 있다.
본 실시예에서 상기 제1 공동(1031)은 제조 공정에서 정의된 중공(中空)이다. 이 제1 공동(1031)은 굴절률을 가지고 있으며, 공기렌즈로 알맞다. 광선이 광전 소자(100)에서 제1 공동(1031)으로 진행할 때, 제1 공동(1031) 내부 및 외부 재료의 굴절률의 차이로 인해(예를 들면, 반도체층의 굴절률은 대략 2~3 사이에 있으며, 공기의 굴절률은 1이다), 광선은 제1 공동(1031)에서 진행방향을 변경하여 광전 소자를 이탈할 수 있으므로 광적출 효율이 증대할 수 있다. 그밖에 제1 공동(1031)은 또한 산란 중심(scattering center)이 되어 광자의 진행 방향을 변경하고 전반사를 감소시킬 수 있다. 공동 밀도가 증가함에 따라 상기 효과는 더욱 증대할 수 있다.
구체적으로 말하자면 광전 소자(100)는 발광다이오드(LED), 포토다이오드, 포토레지스터, 레이저, 적외선 방사체(infrared emitter), 유기발광다이오드 및 태양 전지 중 적어도 하나를 포함한다. 기판(101)은 성장 공정이 이루어지고 및/또는 담체로서의 기능을 한다. 후보로 선택할 수 있는 재료는 도전 기판 또는 비도전 기판, 투명 기판 또는 불투명 기판을 포함할 수 있다. 그 중 도전 기판은 게르마늄(Ge), 비소화갈륨(GaAs), 인듐화인(InP), 탄화규소(SiC), 규소(Si), 리튬알루미네이트(LiAlO2), 산화아연(ZnO), 질화갈륨(GaN), 질화알루미늄(AlN), 또는 금속으로 형성될 수 있다. 투명 기판은 사파이어(Sapphire), 리튬알루미네이트(LiAlO2), 산화아연(ZnO), 질화갈륨(GaN), 질화알루미늄(AlN), 금속, 유리, 다이아몬드, CVD다이아몬드, 다이아몬드상 카본(Diamond-Like Carbon；DLC), 스피넬(spinel, MgAl2O4), 산화알루미늄(Al2O3), 실리카(SiOX), 또는 갈륨산리튬(LiGaO2)으로 형성될 수 있다.
상기 제1 반도체층(102), 제2 반도체층(1022) 및 제3 반도체층(105)은 상호간에 적어도 두 부분의 전기적 특성, 극성 또는 도핑물이 상이하거나 또는 각각 전자와 정공(electron hole)을 제공하는 단일 또는 다중('다중'이라고 함은 이중 또는 이중 이상을 가리키며 이하 동일하다) 반도체 재료층이다. 그 전기적 특성은 p형, n형, i형 중 적어도 2개의 조합에서 선택할 수 있다. 능동층(104)은 제2 반도체층(1022) 및 제3 반도체층(105) 사이에 위치하며, 전기에너지와 빛에너지의 상호 전환이 발생 또는 유발되는 영역이다. 전기에너지를 빛에너지로 전환 또는 유발하는 장치로서 발광다이오드, 액정표시장치, 유기발광다이오드가 있다. 빛에너지를 전기에너지로 전환 또는 유발하는 장치로서 태양열전지, 포토다이오드 등이 있다. 상기 제1 반도체층(102), 제2 반도체층(1022), 능동층(104) 및 제3 반도체층(105)의 재료는 갈륨(Ga), 알루미늄(Al), 인듐(In), 비소(As), 인(P), 질소(N), 및 규소(Si)로 이루어진 군으로부터 선택되는 하나 또는 하나 이상의 물질을 포함한다.
본 발명의 다른 실시예에 따른 광전 소자(100)는 발광다이오드이며, 그 발광 주파수 스펙트럼은 단일 또는 다중 반도체층의 물리적 또는 화학적 요소를 변화시켜 조정할 수 있다. 상용되는 재료는 인화 알루미늄갈륨인듐(AlGaInP)계, 질화 알루미늄갈륨인듐(AlGaInN)계, 산화아연(ZnO)계 등이다. 능동층(104)의 구조는 싱글 헤테로구조(single heterostructure；SH), 더블 헤테로구조(double heterostructure；DH), 더블사이드 더블 헤테로구조(double-side double heterostructure；DDH), 또는 다중 양자우물구조(multi-quantum well；MQW) 등이다. 그리고, 양자우물의 대수를 조정하여 발광 파장을 변화시킬 수 있다.
본 발명의 일 실시예에서 제1 반도체층(102)과 기판(101) 사이에 선택적으로 과도층을 더 포함할 수 있다(미도시). 이 과도층은 2가지 재료시스템 사이에 개재되어 기판의 재료시스템을 반도체 시스템으로 "과도" 시키는 재료시스템이다. 발광다이오드의 구조에 대해 말하자면, 한편으로 과도층은 완충층(buffer layer)과 같이 두 재료 사이의 격자가 일치하지 않는 현상을 감소시키는데 사용되는 재료층이다. 다른 한편으로는 과도층은 두 가지 재료 또는 2개로 분리된 구조를 결합시키기 위한 단일 또는 다중 구조층으로서 유기재료, 무기재료, 금속 또는 반도체 등을 선택 사용할 수 있다. 선택되는 구성은 예를 들어 반사층, 열전도층, 도전층, 저항접촉(ohmic contact)층, 변형 억제층, 응력 완화(stress realease)층, 응력 조절(stress adjustment)층, 본딩층, 파장 전환층 및 기계적 고정 구조 등이다.
제3 반도체층(105) 상에 선택적으로 접촉층(미도시)을 더 형성할 수 있다. 접촉층은 제3 반도체층(105) 상에서 능동층(104)으로부터 이격된 일측에 형성되어 있다. 구체적으로, 접촉층은 광학층, 전기학층 또는 이 양자의 결합으로 이루어질 수 있다. 광학층은 능동층(104)으로부터 방출되거나 또는 능동층(104)으로 진입하는 전자기 복사 또는 광선을 변경할 수 있다. 여기서 '변경'은 전자기 복사 또는 빛 중 적어도 어느 하나의 광학적 특성을 변경하는 것을 가리키며, 앞에서 언급한 특성은 주파수, 파장, 강도, 투과량, 효율, 색온, 연색지수(rendering index), 라이트필드(light field) 및 가시각(angle of view)을 포함하나 이에 한정되지 않는다. 전기학층은 접촉층의 어느 한 군의 서로 상대하는 측 사이의 전압, 저항, 전류, 전기용량 중 적어도 하나의 수치, 밀도, 분포 등이 변화가 발생하거나 변화가 발생할 수 있는 추세를 가지도록 할 수 있다. 접촉층의 구성재료는 산화물, 도전 산화물, 투명 산화물, 50% 또는 그 이상의 투과률을 가진 산화물, 금속, 상대적 투광 금속, 50% 또는 그 이상의 투과률을 가진 금속, 유기질, 무기질, 형광물, 인광물, 도자기, 반도체, 도핑 반도체, 및 무도핑 반도체 중 적어도 하나를 포함한다. 일부 응용에서 접촉층의 재료는 ITO(indium-tin-Oxide), 산화카드뮴주석, 산화안티몬주석, 산화인듐아연, 산화아연알루미늄, 산화아연주석 중 적어도 하나이다. 만약 상대적 투광 금속일 경우, 그 두께는 대략 0.005㎛~0.6㎛이다.
도 2(a)~도 2(f)에 도시한 바와 같이, 상기 일 실시예에서 제1 반도체층(102)을 식각하여 복수 개의 제1 반도체기둥(1021)을 형성하는 하나의 방법을 자세하게 설명한다. 도 2(a)에 도시한 바와 같이, 기판(101)의 제1 표면(1011)에 제1 반도체층(102)을 성장시킨다. 그 후, 도 2(b)에 도시한 바와 같이 제1 반도체층(102) 상에 내식각층(106)을 성장시키되, 그 재료는 이산화규소(SiO2)일 수 있다.
그 후, 도 2(c)~도 2(d)에 도시한 바와 같이 내식각층(1061) 상에 불연속적인 포토레지스트층(107)을 형성한 후, 포토리소그래피(Photolithography) 방법으로 포토마스크를 통해 상기 내식각층(106)을 현상하여 패턴화된 내식각층(1061)을 형성한다. 본 실시예에서 상기 패턴화된 내식각층(1061)은 규칙적으로 배열된 도형이며, 평균 너비(h)는 0.5㎛~10㎛ 사이일 수 있으며, 평균 간격은 0.5㎛~10㎛ 사이일 수 있다.
도 2(e)에 도시한 바와 같이, 상기 패턴화된 내식각층(1061)을 통해 제1 반도체층(102)에 대한 비등방성 식각을 진행한다. 예를 들면 유도 결합 플라즈마(inductive coupling plasma, ICP) 식각을 진행하여 노출된 부분의 제1 반도체층(102)을 식각하여 복수 개의 제1 반도체기둥(1021)을 형성한다. 일 실시예에서 상기 제1 반도체기둥(1021)의 평균 너비는 0.5㎛~10㎛ 사이에 있을 수 있으며, 평균 간격은 0.5㎛~10㎛ 사이일 수 있다.
마지막으로 도 2(f)에 도시한 바와 같이, 다시 상기 복수 개의 제1 반도체기둥(1021)에 대하여 초산, 수산화칼륨, 또는 인산유산 용액 등의 식각액을 단독 또는 혼합 이용하여, 국부적이고 비등방성적으로 습식 식각(Wet Etching)을 진행한다. 만약 비등방성 식각을 사용한다면, 상기 복수 개의 제1 반도체기둥(1021)의 측벽과 기판(101)의 제1 표면(1011)은 서로 수직하지 않도록 할 수 있다. 쉽게 말하자면, 식각액을 이용하여 서로 다른 결정 구조, 또는 결정 품질에 대한 식각액의 서로 다른 식각 속도에 의해 제1 반도체기둥(1021)의 측벽 구조 및 그것과 서로 상응되는 사이즈를 정의할 수 있다. 일 실시예에서 상기 제1 반도체기둥(1021)의 양측벽과 기판(101)의 제1 표면(1011) 사이에 형성되는 각도는 α1과 ß1일 수 있으며, 그 중 α1은 20°~75°사이에 있을 수 있으며, ß1은 20°~75°사이에 있을 수 있다.
도 3(a)~도 3(d)은 본 발명의 다른 실시예를 예시적으로 설명하고 있다. 도면을 참조하면, 본 실시예에서 상기 도 2(e)~도 2(f)의 식각 방식을 조절하여 서로 다른 모양의 공동을 형성하고, 그 나머지 제조공정 단계는 상기 실시예와 동일하므로 여기서 다시 서술하지 않겠다.
도 3(a)에 도시한 바와 같이, 복수 개의 제1 반도체기둥(1021)은 측변이 기판 표면에 수직하는 제1 부분(10211) 및 측벽과 기판(101)이 서로 수직하지 않는 제2 부분(10212)을 포함할 수 있다. 본 실시예에서, 상기 제1 반도체기둥의 제2부분(10212)의 양 측벽과 기판(101)의 제1 표면(1011)은 각도 α2와 ß2을 이룰 수 있으며, 여기서 α2는 20°~75°사이에 있을 수 있으며, ß2는 20°~75°사이에 있을 수 있다. 제1 반도체기둥(1021)의 평균 너비는 0.5㎛~10㎛ 사이에 있을 수 있으며, 평균 간격은 0.5㎛~10㎛ 사이일 수 있다.
그 후, 도 3(b)에 도시한 바와 같이, 상기 제조공정을 통해 제2 반도체층(1022)을 형성하여 적어도 하나의 제2 공동(1032)과, 서로 인접하는 두 개의 제1 반도체층기둥(1021)과 기판(101) 사이의 부분을 덮는다.
도 3(c) 및 도 3(d)에서 도시한 바와 같이, 기판의 법선 방향(N)에서 상기 제2 공동(1032)의 완전한 단면은 고깔모자형(wizard's hat)으로 나타나며, 대체로 평판형의 하부(10321) 및 대체로 송곳 모양의 상부(10322) 이 두 부분을 포함할 수 있다. 그 중 하부(10321)는 기판(101)과 평행하는 장변을 가지며, 상기 제2 공동의 완전한 단면은 법선 방향과 평행하는 높이(H2)(상부(10321)과 하부(10322)의 전체 높이)를 가지며, 그 중 높이(H2)는 상기 법선에 평행하는 방향에서의 상기 제2 공동(1032)의 최대 사이즈이다. 상기 하부(10321)는 너비(장변의 너비, W2)를 가지고 있으며, 그 중 너비(W2)는 기판 표면에 평행하는 방향에서의 상기 제2 공동의 상기 하부(10321)의 최대 사이즈이다. 그 중 상기 높이(H2)는 너비(W2)보다 작다. 너비(W2)의 수치범위는 0.5㎛~10㎛, 1㎛~10㎛, 2㎛~10㎛, 3㎛~10㎛, 4㎛~10㎛, 5㎛~10㎛, 6㎛~10㎛, 7㎛~10㎛, 8㎛~10㎛, 또는 9㎛~10㎛이다. 다른 실시예에서 상기 높이(H2)와 너비(W2)의 비율은 2/3보다 크지 않다. 본 실시예에서, 완전한 단면의 상부(10322)는 송곳 모양으로 나타나며, 다시 말해 기판에 가까운 저면 너비는 기판으로부터 멀어지는 방향에서 점차 작아진다. 상단은 첨각, 호형 또는 구형을 이룰 수 있고, 평면에서 바라볼 때 상부(10322)는 하부(10321) 속에 위치한다.
다른 실시예에 있어서, 도 3(d)에 도시한 바와 같이 일 실시예에서 하부(10321) 장변의 양 모서리와 기판 표면은 협각 θ을 이루며, 상기 협각 θ는 20°~75°사이에 있을 수 있다.
다른 실시예에 있어서, 서로 인접하는 두 제1 반도체기둥(1021)과 기판(101)의 사이에는 복수 개의 제2 공동(1032)이 형성될 수 있다. 일 실시예에서, 이들 복수 개의 제2 공동은 서로 연결되어 하나 또는 복수 개의 망상 공동군을 형성한다. 그밖에, 복수 개의 제1 반도체기둥(1021)은 규칙적으로 배열된 구성을 가지므로, 복수 개의 제2 공동(1032) 또한 규칙적으로 배열된 구성을 가진다. 그 중 복수 개의 제2 공동(1032)의 평균 높이(H2X)는 평균 너비(W2X)보다 작다. 평균 너비(W2X)의 수치범위는 0.5㎛~10㎛, 1㎛~10㎛, 2㎛~10㎛, 3㎛~10㎛, 4㎛~10㎛, 5㎛~10㎛, 6㎛~10㎛, 7㎛~10㎛, 8㎛~10㎛, 또는 9㎛~10㎛일 수 있다. 일 실시예에서 상기 제2 공동(1032)의 평균 높이(H2X)와 평균 너비(W2X)의 비율은 2/3보다 크지 않다. 일 실시예에서 제2 공동(1032)의 평균 간격은 0.5㎛~10㎛, 1㎛~10㎛, 2㎛~10㎛, 3㎛~10㎛, 4㎛~10㎛, 5㎛~10㎛, 6㎛~10㎛, 7㎛~10㎛, 8㎛~10㎛, 또는 9㎛~10㎛일 수 있다. 상기 복수 개의 제2 공동(1032)이 형성하는 공극률 φ(porosity)은 제1 공동의 전체 부피(VV)를 전체 부피(VT)로 나눈 값(
) 으로 정의되고, 그 중 전체 부피(VT)는 제2 공동의 전체 부피와 제2 반도체층의 부피를 더한 값이다. 본 실시예에서 공극률(φ)은 5%-90%, 10%-90%, 20%-90%, 30%-90%, 40%-90%, 50%-90%, 60%-90%, 70%-90%, 또는 80%-90% 사이에 있을 수 있다.
도 4(a)~도 4(c)는 본 발명의 실시예에 따라 형성된 공동을 주사형 전자 현미경(SEM)으로 촬영하여 보여준 도면이다. 도 4(a)에 도시한 바와 같이 공동의 상부 상단은 첨각을 이룰 수 있고, 도 4(b)에 도시한 바와 같이 공동의 상부 상단은 호형을 이룰 수 있으며, 도 4(c)에 도시한 바와 같이 공동은 규칙적으로 배열된다.
이상 각 도면과 설명은 각각 특정 실시예에 대응되나, 각 실시예에서 설명 또는 개시된 소자, 실시방식, 설계원칙 및 기술원리는 서로간에 명백하게 충돌, 모순 또는 공동으로 실시하기 어려운 것 외에는 필요에 따라 임의로 참고, 교체, 조합, 조율 또는 병합하여 실시할 수 있다.
본 발명은 위에서 설명한 바와 같으나 본 발명의 범위, 실시 순서 또는 사용되는 재료와 제조 공정은 상기 실시예에 한정되지 않는다. 본 발명에 대한 각종 수정과 변경은 본 발명의 정신과 범위를 벗어나지 않는다.
101: 기판
102: 제1 반도체층
1031: 제1 공동
1032: 제2 공동
104: 능동층
1022: 제2 반도체층
105: 제3 반도체층
106: 내식각층
107: 포토레지스트층
102: 제1 반도체층
1031: 제1 공동
1032: 제2 공동
104: 능동층
1022: 제2 반도체층
105: 제3 반도체층
106: 내식각층
107: 포토레지스트층
Claims (13)
- 표면, 및 상기 표면과 수직하는 법선 방향을 구비한 기판,
상기 기판의 상기 표면에 위치하여 상기 표면과 접촉하는 제1 반도체층 및
상기 제1 반도체층과 상기 기판의 상기 표면 사이에 위치하는 하나 이상의 공동(void structure)을 포함하고,
그 중 상기 하나 이상의 공동은 너비와 높이를 가지며, 그 중 상기 너비는 상기 표면에 평행하는 방향에서의 상기 공동의 최대 사이즈이고, 상기 높이는 상기 법선 방향에 평행하는 방향에서의 상기 공동의 최대 사이즈이며, 상기 높이는 상기 너비보다 작은 것을 특징으로 하는 광전 소자. - 제1항에 있어서,
상기 하나 이상의 공동의 완전한 단면은 종(鐘) 모양 또는 고깔모자형인 것을 특징으로 하는 광전 소자. - 제1항에 있어서,
상기 너비는 0.5㎛~10㎛ 사이이며, 상기 높이와 너비의 비율은 2/3보다 크지 않은 것을 특징으로 하는 광전 소자. - 제1항에 있어서,
상기 광전 소자는 복수 개의 상기 공동을 포함하며, 상기 복수 개의 공동은 서로 연결되어 하나 또는 복수 개의 망상 공동군을 형성하거나, 또는 상기 복수 개의 공동은 규칙적으로 배열되고 그 중 상기 복수 개 공동의 평균 간격은 0.5㎛~10㎛ 사이이며, 공극률은 5%~90% 사이에 있는 것을 특징으로 하는 광전 소자. - 제1항에 있어서,
상기 제1 반도체층 상에 형성된 능동층 및 제2 반도체층을 더 포함하는 것을 특징으로 하는 광전 소자. - 제2항에 있어서,
상기 공동의 완전한 단면은 고깔모자형이고, 평판형의 하부 및 송곳모양의 상부를 포함하며, 그 중 상기 상부의 상단은 첨각(尖角), 호형(弧形) 또는 구형(球形)이며, 평면에서 바라볼 때 상기 공동의 상부는 상기 하부 속에 있는 것을 특징으로 하는 광전 소자. - 제6항에 있어서,
상기 하부는 장변(長邊)을 가지고 있으며, 상기 장변과 상기 기판 표면은 서로 평행하며, 상기 장변의 너비는 0.5㎛~10㎛이며 및/또는 상기 장변의 양 모서리와 기판 표면은 협각 θ을 이루며, 상기 협각 θ는 20°~75°사이인 것을 특징으로 하는 광전 소자. - 표면을 구비하고 상기 표면과 수직의 법선 방향을 갖는 기판을 제공하는 단계;
상기 기판의 상기 표면 상에 제1 반도체층을 형성하는 단계;
상기 제1 반도체층을 패턴화하는 단계;
상기 기판 상에 제2 반도체층을 형성하여 패턴화된 상기 제1 반도체층을 덮는 단계; 및
상기 제2 반도체층 및 상기 기판의 상기 표면 사이에 하나 이상의 공동(void structure)을 형성하는 단계
를 포함하고,
상기 하나 이상의 공동은 너비와 높이를 구비하며, 그 중 상기 너비는 상기 표면에 평행하는 방향에서의 상기 공동의 최대 사이즈이고, 상기 높이는 상기 법선에 평행하는 방향에서의 상기 공동의 최대 사이즈이며, 상기 높이는 상기 너비보다 작은 것을 특징으로 하는 광전 소자의 제조 방법. - 제8항에 있어서,
상기 하나 이상의 공동의 완전한 단면 형상은 종(鐘) 모양이거나 고깔모자형인 것을 특징으로 하는 광전 소자의 제조 방법. - 제8항에 있어서,
상기 너비는 0.5㎛~10㎛ 사이에 있으며, 상기 높이와 너비의 비율은 2/3보다 크지 않은 것을 특징으로 하는 광전 소자의 제조 방법. - 제8항에 있어서,
상기 광전 소자는 복수 개의 상기 공동을 포함하며, 상기 복수 개의 공동은 서로 연결되어 하나 또는 복수 개의 망상 공동군을 형성하거나, 또는 상기 복수 개의 공동은 규칙적으로 배열되며, 그 중 상기 복수 개의 공동의 평균 간격은 0.5㎛~10㎛ 사이이며, 공극률은 5%~90% 사이에 있는 것을 특징으로 하는 광전 소자의 제조 방법. - 제9항에 있어서,
상기 공동의 완전한 단면은 고깔모자형이고, 평판형의 하부 및 송곳모양의 상부를 포함하며, 상기 상부의 상단은 첨각, 호형 또는 구형을 이루고, 평면에서 볼 때 상기 공동의 상부는 상기 하부 속에 있는 것을 특징으로 하는 광전 소자의 제조 방법. - 제12항에 있어서,
상기 하부의 장변(長邊)의 평균 너비는 0.5㎛~10㎛이며, 및/또는 상기 장변의 양 모서리와 기판 표면은 협각 θ을 이루며, 그 중 상기 협각 θ는 20°~75°인 것을 특징으로 하는 광전 소자의 제조 방법.
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| CN115020564A (zh) * | 2022-06-06 | 2022-09-06 | 淮安澳洋顺昌光电技术有限公司 | 一种复合图形化衬底的制备方法及具有空气隙的外延结构 |
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2010
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| CN115020564B (zh) * | 2022-06-06 | 2023-10-20 | 淮安澳洋顺昌光电技术有限公司 | 一种复合图形化衬底的制备方法及具有空气隙的外延结构 |
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