KR20120034990A - Semiconductor device and method for forming the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a forming method thereof are provided to improve sensing margin by reducing parasitic capacitance between a bit line and a top electrode. CONSTITUTION: A semiconductor substrate(100) includes an active area(104). The active area is defined by a device isolation layer(102). A bit line(126) is formed in the center of the active area. A first bit line spacer(125) is formed in the sidewall of the bit line. A second bit line spacer(132) is formed in the upper side of the sidewall of the first bit line spacer.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}Semiconductor device and method for forming the same

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 비트라인과 상부전극간의 기생 캐패시턴스를 감소시킬 수 있는 반도체 소자 및 그 형성 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for forming the same, and more particularly, to a semiconductor device and a method for forming the same that can reduce the parasitic capacitance between the bit line and the upper electrode.

최근 대부분의 전자 제품들(electronic appliances)은 반도체 소자(semiconductor devices)를 구비한다. 상기 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다. Recently, most electronic appliances have semiconductor devices. The semiconductor device includes electronic elements such as transistors, resistors, and capacitors, which are designed to perform partial functions of the electronic products and then integrated on the semiconductor substrate. For example, electronic products such as a computer or a digital camera include semiconductor devices such as a memory chip for storing information and a processing chip for controlling information, and the memory chip and the processing chip are semiconductors. And the electronic components integrated on a substrate.

한편, 반도체 소자들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 점점 더 고집적화될 필요가 있다. 반도체 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.On the other hand, semiconductor devices need to be increasingly integrated to meet consumer demands for superior performance and low cost. As the degree of integration of semiconductor devices increases, the number of design rules decreases and the pattern of semiconductor devices becomes finer. As miniaturization and high integration of a semiconductor device progresses, the overall chip area increases in proportion to an increase in memory capacity, but the area of a cell area where a semiconductor device pattern is formed is actually decreasing. Therefore, in order to secure a desired memory capacity, more patterns must be formed in a limited cell region, so that a fine pattern with a reduced critical dimension of the pattern must be formed.

반도체 소자의 종류 중에서 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.Among the types of semiconductor devices, a DRAM includes a plurality of unit cells including capacitors and transistors. Among them, a capacitor is used for temporarily storing data, and a transistor is used for transferring data between a bit line and a capacitor corresponding to a control signal (word line) by using the property of a semiconductor whose electrical conductivity changes according to an environment. A transistor consists of three regions: a gate, a source, and a drain. A charge is transferred between the source and the drain in accordance with a control signal input to the gate. The transfer of charge between the source and drain occurs through the channel region, which uses the nature of the semiconductor.

반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.When a conventional transistor is formed on a semiconductor substrate, a gate is formed on a semiconductor substrate and doping is performed on both sides of the gate to form a source and a drain. In this case, the region between the source and the drain under the gate becomes the channel region of the transistor. A transistor having such a horizontal channel region occupies a semiconductor substrate of a certain area. In the case of a complicated semiconductor memory device, it is difficult to reduce the total area due to a plurality of transistors included in the semiconductor memory device.

반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.By reducing the total area of the semiconductor memory device, the number of semiconductor memory devices that can be produced per wafer can be increased and productivity is improved. Various methods have been proposed to reduce the total area of the semiconductor memory device. In place of a conventional planar gate in which one of them has a horizontal channel region, a recess is formed in the substrate and a gate is formed in the recess, thereby forming a recess in which the channel region is formed along the curved surface of the recess A buried gate is formed by embedding the entire gate in the recess in addition to the recessed gate.

한편, 매립형 게이트를 포함하는 반도체 소자에서 저항을 감소시키기 위하여 비트라인을 높게 형성하는 경우에는 비트라인과 상부 전극간의 기생 캐패시턴스가 증가되는 문제가 발생한다. 또한, 비트라인과 상부 전극과의 기생 캐패시턴스를 감소시키기 위하여 비트라인의 스페이서를 두껍게 형성할 수 이 있으나, 이는 비트라인 텅스텐 매립 공간의 부족으로 저항이 증가하게 되어 반도체 소자의 특성 및 신뢰성을 떨어뜨리는 문제가 발생한다.On the other hand, when the bit line is formed high in order to reduce the resistance in the semiconductor device including the buried gate, a parasitic capacitance between the bit line and the upper electrode increases. In addition, in order to reduce the parasitic capacitance between the bit line and the upper electrode, the spacer of the bit line can be formed thick, but this is because the resistance is increased due to the lack of the bit line tungsten buried space, which degrades the characteristics and reliability of the semiconductor device. A problem arises.

본 발명은 비트라인의 높이를 높게 형성하는 경우에는 비트라인과 상부 전극간의 기생캐패시턴스가 증가하는 문제와 이를 개선하기 위하여 비트라인 스페이서를 두껍게 형성하는 경우 저항이 증가하는 문제를 해결하고자 한다. The present invention is to solve the problem of increasing the parasitic capacitance between the bit line and the upper electrode when the height of the bit line is formed high, and the problem of increasing the resistance when the bit line spacer is formed thick to improve the bit line.

본 발명의 반도체 소자는 소자분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판과, 상기 활성영역의 상부에 구비되는 비트라인과, 상기 비트라인 측벽에 구비되는 제 1 비트라인 스페이서와, 상기 제 1 비트라인 스페이서 측벽 상부에 구비되는 제 2 비트라인 스페이서를 포함하는 것을 특징으로 한다.A semiconductor device of the present invention includes a semiconductor substrate including an active region defined by an isolation layer, a bit line provided on an upper portion of the active region, a first bit line spacer provided on a sidewall of the bit line, and the first And a second bit line spacer provided on the bit line spacer sidewalls.

그리고, 상기 활성영역의 양단부와 연결되는 제 1 저장전극 콘택플러그를 더 포함하는 것을 특징으로 한다.The method may further include a first storage electrode contact plug connected to both ends of the active region.

그리고, 상기 제 2 비트라인 스페이서는 상기 제 1 저장전극 콘택플러그 상부에 구비되는 것을 특징으로 한다.The second bit line spacer may be disposed on the first storage electrode contact plug.

그리고, 상기 반도체 기판 내 매립되어 구비되는 랜딩플러그를 더 포함하는 것을 특징으로 한다.And, it characterized in that it further comprises a landing plug is embedded in the semiconductor substrate.

그리고, 상기 비트라인은 상기 활성영역의 중앙부에 구비된 상기 랜딩플러그의 상부와 연결되는 것을 특징으로 한다.The bit line may be connected to an upper portion of the landing plug provided at the center of the active region.

그리고, 상기 제 1 저장전극 콘택플러그는 상기 활성영역의 양단부에 구비된 상기 랜딩플러그의 상부와 연결되는 것을 특징으로 한다.The first storage electrode contact plug may be connected to an upper portion of the landing plug provided at both ends of the active region.

그리고, 상기 제 1 저장전극 콘택플러그의 상부에 구비되는 제 2 저장전극 콘택플러그를 더 포함하는 것을 특징으로 한다.The method may further include a second storage electrode contact plug provided on an upper portion of the first storage electrode contact plug.

그리고, 상기 소자분리막 및 상기 활성영역 내 매립된 게이트 전극층을 더 포함하는 것을 특징으로 한다.The device isolation layer may further include a gate electrode layer embedded in the active region.

본 발명의 반도체 소자의 형성 방법은 소자분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판을 제공하는 단계와, 상기 활성영역 상부에 비트라인 예정 영역을 형성하는 단계와, 상기 비트라인 예정 영역의 측벽에 제 1 비트라인 스페이서를 형성하는 단계와, 상기 비트라인 예정 영역에 도전층을 형성하여 비트라인을 형성하는 단계와, 상기 제 1 비트라인 스페이서 측벽 상부에 제 2 비트라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.A method of forming a semiconductor device according to the present invention includes providing a semiconductor substrate including an active region defined by an isolation layer, forming a bit line predetermined region on the active region, and forming a sidewall of the bit line predetermined region. Forming a first bit line spacer on the substrate, forming a bit line by forming a conductive layer on the predetermined region of the bit line, and forming a second bit line spacer on the sidewalls of the first bit line spacer. It is characterized by including.

그리고, 상기 반도체 기판을 제공하는 단계 이후, 상기 소자분리막 및 상기 활성영역에 매립되는 게이트 전극층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.After the providing of the semiconductor substrate, the method may further include forming a gate electrode layer embedded in the device isolation layer and the active region.

그리고, 상기 게이트 전극층을 형성하는 단계 이후 상기 게이트 전극층 보다 상측에 구비되며 상기 반도체 기판 내 매립되는 랜딩플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming a landing plug provided above the gate electrode layer and embedded in the semiconductor substrate after the forming of the gate electrode layer.

그리고, 상기 랜딩플러그를 형성하는 단계 이후, 서로 이웃하는 상기 활성영역의 일측 및 타측을 연결하는 제 1 저장전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.After the forming of the landing plug, the method may further include forming a first storage electrode contact plug connecting one side and the other side of the adjacent active region to each other.

그리고, 상기 비트라인 예정 영역을 형성하는 단계는 상기 제 1 저장전극 콘택플러그 상부에 층간절연막을 형성하는 단계와, 상기 랜딩플러그가 노출되도록 상기 층간절연막을 식각하고, 상기 소자분리막이 노출되도록 상기 제 1 저장전극 콘택플러그를 식각하는 단계를 더 포함하는 것을 특징으로 한다.The forming of the bit line predetermined region may include forming an interlayer insulating layer on the first storage electrode contact plug, etching the interlayer insulating layer to expose the landing plug, and exposing the device isolation layer to expose the device isolation layer. The method may further include etching the storage electrode contact plug.

그리고, 상기 제 1 저장전극 콘택플러그를 식각하는 단계는 상기 제 1 저장전극 콘택플러그를 상기 활성영역의 일측 또는 타측으로 각각 분리시키는 것을 특징으로 한다.The etching of the first storage electrode contact plug may be performed by separating the first storage electrode contact plug into one side or the other side of the active region, respectively.

그리고, 상기 비트라인을 형성하는 단계 이후 상기 비트라인 상부에 하드마스크층을 형성하는 단계와, 상기 층간절연막이 노출되도록 상기 하드마스크층에 평탄화 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.And forming a hard mask layer on the bit line after the forming of the bit line, and performing a planarization etching process on the hard mask layer to expose the interlayer insulating layer. .

그리고, 상기 비트라인을 형성하는 단계 이후, 상기 제 1 저장전극 콘택플러그가 노출되도록 상기 층간절연막을 식각하여 제 2 저장전극 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming a second storage electrode contact hole by etching the interlayer insulating layer to expose the first storage electrode contact plug after the forming of the bit line.

그리고, 상기 제 2 비트라인 스페이서를 형성하는 단계는 상기 제 1 비트라인 스페이서 및 상기 제 2 저장전극 콘택홀을 포함하는 제 1 저장전극 콘택플러그 상부에 스페이서 절연막을 형성하는 단계와, 상기 스페이서 절연막에 에치백을 수행하는 단계를 포함하는 것을 특징으로 한다.The forming of the second bit line spacer may include forming a spacer insulating layer on the first storage electrode contact plug including the first bit line spacer and the second storage electrode contact hole. And performing an etch back.

그리고, 상기 제 2 스페이서를 형성하는 단계 이후, 상기 제 2 저장전극 콘택홀을 매립하는 도전층을 형성하는 단계와, 상기 층간절연막이 노출되도록 도전층에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.And forming a conductive layer filling the second storage electrode contact hole after forming the second spacer, and performing a planarization etching process on the conductive layer to expose the interlayer insulating layer. It features.

본 발명은 비트라인과 상부전극간의 기생 캐패시턴스를 감소시켜 센싱 마진을 향상시킬 수 있으며, 비트라인의 저항을 감소시켜 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.The present invention can improve the sensing margin by reducing the parasitic capacitance between the bit line and the upper electrode, and provides an effect of improving the characteristics of the semiconductor device by reducing the resistance of the bit line.

도 1은 본 발명에 따른 반도체 소자를 나타낸 평면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 것으로, (ⅰ)은 도 1의 y-y'를 자른 단면도이고, (ⅱ)는 도 1의 x-x'를 자른 단면도.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 도 1의 y-y'를 자른 단면도이고, (ⅱ)는 도 1의 x-x'를 자른 단면도이다.1 is a plan view showing a semiconductor device according to the present invention.
2 shows a semiconductor device according to the present invention, (i) is a cross-sectional view taken along the line y-y 'of FIG. 1, and (ii) is a cross-sectional view taken along the line x-x' of FIG.
3A to 3F illustrate a method of forming a semiconductor device according to the present invention, (i) is a cross-sectional view taken along the line y-y 'of FIG. .

이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings in accordance with an embodiment of the present invention will be described in detail.

도 1은 본 발명에 따른 반도체 소자를 나타낸 평면도이다.1 is a plan view showing a semiconductor device according to the present invention.

도 1에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 소자분리막(102)을 포함하는 반도체 기판(100)과, 소자분리막(102)에 의해 정의되는 사선방향으로 장축을 갖는 활성영역(104)과, 서로 이웃하는 활성영역(104)의 일측 및 타측이 노출되도록 구비된 제 1 저장전극 콘택홀(118)을 포함한다. 보다 구체적인 설명은 도 3a 내지 도 3f를 참조한다.As shown in FIG. 1, the semiconductor device according to the present invention includes a semiconductor substrate 100 including an isolation layer 102 and an active region 104 having a long axis in an oblique direction defined by the isolation layer 102. And a first storage electrode contact hole 118 provided to expose one side and the other side of the active region 104 adjacent to each other. For more detailed description, refer to FIGS. 3A to 3F.

도 2는 본 발명에 따른 반도체 소자를 나타낸 것으로, (ⅰ)은 도 1의 y-y'를 자른 단면도이고, (ⅱ)는 도 1의 x-x'를 자른 단면도이다.2 shows a semiconductor device according to the present invention, (i) is a cross-sectional view taken along the line y-y 'of FIG. 1, and (ii) is a cross-sectional view taken along the line x-x' of FIG.

도 2에 도시된 바와 같이, 본 발명의 반도체 소자는 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하는 반도체 기판(100)과, 활성영역(104)의 양단부와 연결되는 제 1 저장전극 콘택플러그(120)와, 활성영역(104)의 중앙부와 연결되는 비트라인(126)과, 비트라인(126) 측벽에 구비되는 제 1 비트라인 스페이서(125)와, 제 1 저장전극 콘택플러그(120) 상부에 구비되며 제 1 비트라인 스페이서(125) 측벽에 구비되는 제 2 비트라인 스페이서(132)를 포함한다.As shown in FIG. 2, the semiconductor device of the present invention includes a semiconductor substrate 100 including an active region 104 defined by an isolation layer 102, and a first terminal connected to both ends of the active region 104. The storage electrode contact plug 120, the bit line 126 connected to the central portion of the active region 104, the first bit line spacer 125 provided on the sidewalls of the bit line 126, and the first storage electrode contact. The second bit line spacer 132 is disposed on the sidewall of the first bit line spacer 125 and is provided on the plug 120.

여기서, 반도체 기판(100) 내에 매립되며 활성영역(104)의 중앙부 및 양단부와 연결되는 랜딩플러그(110)를 더 포함하는 것이 바람직하며, 활성영역(104)의 중앙부에 구비되는 랜딩플러그(110)는 비트라인(125)과 연결되고, 활성영역(104)의 양단부에 구비되는 랜딩플러그(110)는 제 1 저장전극 콘택플러그(120)와 연결되는 것이 바람직하다. 또한, 제 1 비트라인 스페이서(125)의 양측으로 구비된 캡핑 질화막(114) 및 캡핑 산화막(116)의 적층구조를 더 포함하는 것이 바람직하다. 그리고, 제 1 저장전극 콘택플러그(120)와 연결되는 제 2 저장전극 콘택플러그(134)를 더 포함하는 것이 바람직하다. 그리고, 비트라인(126) 상부에 구비된 하드마스크층(128)을 더 포함하는 것이 바람직하며, 비트라인(126)은 티타늄층, 티타늄 질화막 및 텅스텐층의 적층구조를 포함하는 것이 바람직하다. 제 2 저장전극 콘택플러그(134)와 비트라인(126) 및 하드마스크층(128) 사이는 층간절연막(122)으로 매립되는 것이 바람직하다.Here, the semiconductor device 100 may further include a landing plug 110 embedded in the semiconductor substrate 100 and connected to the center and both ends of the active region 104, and the landing plug 110 provided at the center of the active region 104. Is connected to the bit line 125 and the landing plug 110 provided at both ends of the active region 104 is preferably connected to the first storage electrode contact plug 120. In addition, it is preferable to further include a stacked structure of the capping nitride film 114 and the capping oxide film 116 provided on both sides of the first bit line spacer 125. The storage electrode contact plug 134 may further include a second storage electrode contact plug 134 connected to the first storage electrode contact plug 120. The bit line 126 may further include a hard mask layer 128 provided on the bit line 126, and the bit line 126 may include a stacked structure of a titanium layer, a titanium nitride film, and a tungsten layer. The second storage electrode contact plug 134, the bit line 126, and the hard mask layer 128 may be buried in the interlayer insulating film 122.

상술한 바와 같이, 본 발명의 반도체 소자는 비트라인(126) 측벽 상부에 구비된 제 1 비트라인 스페이서(125) 및 제 2 비트라인 스페이서(132)에 의해 후속 공정에서 형성되는 상부전극 간의 기생 캐패시턴스가 증가하는 것을 방지하고, 이에 따라 비트라인(126)의 높이를 증가시킬 수 있어 비트라인의 저항을 감소시킬 수 있는 효과를 제공한다.As described above, the semiconductor device of the present invention has a parasitic capacitance between the upper electrode formed in the subsequent process by the first bit line spacer 125 and the second bit line spacer 132 provided on the sidewalls of the bit line 126. Is prevented from increasing, thereby increasing the height of the bit line 126, thereby providing an effect of reducing the resistance of the bit line.

상술한 구성을 갖는 본 발명에 따른 반도체 소자의 형성 방법은 다음과 같다.A method of forming a semiconductor device according to the present invention having the above-described configuration is as follows.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.3A to 3F are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 3a에 도시된 바와 같이, 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하는 반도체 기판(100)을 식각하여 게이트가 형성되는 트렌치를 형성한다. 이어서, 트렌치가 매립되도록 도전층을 형성한 후 에치백을 수행하여 트렌치 저부에만 매립되는 게이트 전극층(106)을 형성한다. 이어서, 트렌치의 상부가 완전히 매립되도록 절연막(108)을 형성한 후, 활성영역(104)과 연결되는 랜딩플러그(110)를 형성한다. As illustrated in FIG. 3A, the semiconductor substrate 100 including the active region 104 defined by the device isolation layer 102 is etched to form a trench in which a gate is formed. Subsequently, the conductive layer is formed to fill the trench and then etched back to form the gate electrode layer 106 embedded only in the bottom of the trench. Subsequently, the insulating layer 108 is formed to completely fill the upper portion of the trench, and then the landing plug 110 connected to the active region 104 is formed.

그 다음, 소자분리막(102) 및 랜딩플러그(110) 상부에 캡핑 질화막(112)을 형성한 후 절연막(108)이 노출되도록 캡핑 질화막(112)에 평탄화 식각 공정을 수행하는 것이 바람직하다. 이어서, 캡핑 질화막(112) 상부에 실링 질화막(114), 실링 산화막(116)을 형성한다. Next, after forming the capping nitride layer 112 on the device isolation layer 102 and the landing plug 110, it is preferable to perform a planarization etching process on the capping nitride layer 112 so that the insulating layer 108 is exposed. Subsequently, a sealing nitride film 114 and a sealing oxide film 116 are formed on the capping nitride film 112.

그 다음, 랜딩플러그(110)가 노출되도록 실링 산화막(116), 실링 질화막(114), 캡핑 질화막(112) 및 소자분리막(102)을 식각하여 제 1 저장전극 콘택홀(118)을 형성한다. 여기서, 제 1 저장전극 콘택홀(118)은 도 1에 도시된 바와 같이, 서로 이웃하는 활성영역(104)의 일측과 타측이 노출되도록 형성되는 것이 바람직하다.Next, the sealing oxide layer 116, the sealing nitride layer 114, the capping nitride layer 112, and the device isolation layer 102 are etched to expose the landing plug 110 to form the first storage electrode contact hole 118. As illustrated in FIG. 1, the first storage electrode contact hole 118 is preferably formed such that one side and the other side of the adjacent active regions 104 are exposed.

도 3b에 도시된 바와 같이, 제 1 저장전극 콘택홀(118)에 도전층을 매립한 후 실링 산화막(116)이 노출되도록 평탄화 식각 공정을 수행하여 제 1 저장전극 콘택플러그(120)를 형성한다. 여기서 제 1 저장전극 콘택플러그(120)는 서로 이웃하는 활성영역(104)과 일측과 타측이 연결되도록 형성된다. 이어서, 제 1 저장전극 콘택플러그(120) 및 실링 산화막(116)을 상부에 층간절연막(122)을 형성한 후, 층간절연막(122) 상부에 비트라인을 정의하는 감광막 패턴(미도시)을 형성하고 이를 마스크로 층간절연막(122) 및 제 1 저장전극 콘택플러그(120)를 식각하여 비트라인 예정 영역(124)을 형성한다.As shown in FIG. 3B, after the conductive layer is filled in the first storage electrode contact hole 118, a planar etching process is performed to expose the sealing oxide layer 116 to form the first storage electrode contact plug 120. . Here, the first storage electrode contact plug 120 is formed such that neighboring active regions 104 and one side and the other side are connected to each other. Subsequently, after the interlayer insulating layer 122 is formed on the first storage electrode contact plug 120 and the sealing oxide layer 116, a photoresist pattern (not shown) defining bit lines is formed on the interlayer insulating layer 122. The interlayer insulating layer 122 and the first storage electrode contact plug 120 are etched using a mask to form the bit line predetermined region 124.

여기서, 비트라인 예정 영역(124)은 도 3b의 (ⅱ)에 도시된 바와 같이, 소자분리막(102) 및 랜딩플러그(120)가 노출되도록 형성되는 것이 바람직하다. 이때, 소자분리막(102)이 노출되도록 형성되는 비트라인 예정 영역(124)은 서로 이웃하는 활성영역(104)의 일측 및 타측을 연결하는 제 1 저장전극 콘택플러그(120)를 분리시키는 것이 바람직하다. Here, the bit line plan region 124 is preferably formed to expose the device isolation layer 102 and the landing plug 120, as shown in (ii) of FIG. 3B. In this case, the bit line predetermined region 124 formed to expose the device isolation layer 102 may separate the first storage electrode contact plug 120 connecting one side and the other side of the adjacent active region 104 to each other. .

도 3c에 도시된 바와 같이, 비트라인 예정 영역(124)의 측벽에 제 1 비트라인 스페이서(125)를 형성한 후, 비트라인 예정 영역(124)을 매립하도록 티타늄층(미도시), 티타늄 질화막(미도시) 및 텅스텐층(126)을 증착한다. 이어서, 텅스텐층(126)에 에치백을 수행하여 비트라인 예정 영역(124)의 저부만을 매립하도록 한 후, 하드마스크층(128)을 형성한다. 이어서, 층간절연막(122)이 노출되도록 하드마스크층(128)에 평탄화 식각 공정을 수행하는 것이 바람직하다.As shown in FIG. 3C, after the first bit line spacer 125 is formed on the sidewall of the bit line plan region 124, a titanium layer (not shown) and a titanium nitride film are embedded to fill the bit line plan region 124. (Not shown) and tungsten layer 126 are deposited. Subsequently, the hard mask layer 128 is formed after the tungsten layer 126 is etched back to fill only the bottom portion of the bit line predetermined region 124. Subsequently, the planarization etching process may be performed on the hard mask layer 128 to expose the interlayer insulating layer 122.

도 3d에 도시된 바와 같이, 층간절연막(122) 상부에 제 2 저장전극 콘택홀을 정의하는 감광막 패턴(미도시)을 형성한 후, 감광막 패턴(미도시)을 마스크로 제 1 저장전극 콘택플러그(120)가 노출되도록 층간절연막(122)을 식각하여 제 2 저장전극 콘택홀(130)을 형성한다. As shown in FIG. 3D, after the photoresist pattern (not shown) defining the second storage electrode contact hole is formed on the interlayer insulating layer 122, the first storage electrode contact plug is formed using the photoresist pattern (not shown) as a mask. The interlayer insulating layer 122 is etched to expose the 120, thereby forming the second storage electrode contact hole 130.

도 3e에 도시된 바와 같이, 제 2 저장전극 콘택홀(130)을 포함하는 제 1 저장전극 콘택플러그(120) 상부에 스페이서 절연막을 형성한 후, 스페이서 절연막에 에치백 공정을 수행하여 제 2 저장전극 콘택홀(130)의 측벽에 제 2 비트라인 스페이서(132)를 형성한다. 여기서 제 2 비트라인 스페이서(132)는 도 3e의 (ⅱ)에 도시된 바와 같이, 기존에 비트라인(126) 및 하드마스크층(128) 측벽에 형성된 제 1 비트라인 스페이서(125)의 상부 측벽에 형성되는 것이 바람직하다. As shown in FIG. 3E, after forming a spacer insulating layer on the first storage electrode contact plug 120 including the second storage electrode contact hole 130, an etchback process is performed on the spacer insulating layer to store the second storage electrode. The second bit line spacer 132 is formed on the sidewall of the electrode contact hole 130. Here, the second bit line spacer 132 is an upper sidewall of the first bit line spacer 125 previously formed on sidewalls of the bit line 126 and the hard mask layer 128, as shown in (ii) of FIG. 3E. It is preferably formed in.

즉, 비트라인(126)의 상부 측벽 및 하드마스크층(128)의 측벽에는 제 1 비트라인 스페이서(125) 및 제 2 비트라인 스페이서(132)가 형성되므로 비트라인(126)의 하부 측벽에 비해 두께가 증가한다. 따라서, 비트라인과 후속 공정에서 형성되는 상부전극(미도시) 간의 기생 캐패시턴스를 용이하게 감소시킬 수 있다. 또한, 비트라인 높이가 증가하더라도 제 1 비트라인 스페이서(125) 및 제 2 비트라인 스페이서(132)에 의해 비트라인과 상부전극(미도시) 간의 기생 캐패시턴스를 효과적으로 감소시킬 수 있다. 이때, 비트라인의 높이가 증가하는 경우에는 비트라인의 저항을 효과적으로 감소시킬 수 있기 때문에 반도체 소자의 동작특성을 향상시킬 수 있는 효과를 제공한다. 결국, 비트라인의 높이를 증가시켜 비트라인의 저항을 감소시키면서 상부전극(미도시)간의 기생 캐패시턴스를 감소시킴으로써 반도체 소자의 특성을 향상시킬 수 있는 것이다.That is, since the first bit line spacer 125 and the second bit line spacer 132 are formed on the upper sidewall of the bit line 126 and the sidewall of the hard mask layer 128, the lower sidewalls of the bit line 126 are formed. Thickness increases. Therefore, parasitic capacitance between the bit line and the upper electrode (not shown) formed in a subsequent process can be easily reduced. In addition, even if the bit line height is increased, parasitic capacitance between the bit line and the upper electrode (not shown) may be effectively reduced by the first bit line spacer 125 and the second bit line spacer 132. In this case, when the height of the bit line is increased, the resistance of the bit line can be effectively reduced, thereby providing an effect of improving the operating characteristics of the semiconductor device. As a result, it is possible to improve the characteristics of the semiconductor device by increasing the height of the bit line and reducing the resistance of the bit line while reducing the parasitic capacitance between the upper electrodes (not shown).

도 3f에 도시된 바와 같이, 제 2 저장전극 콘택홀(130)이 매립되도록 도전층을 형성한 후, 층간절연막(122)이 노출되도록 도전층에 평탄화 식각 공정을 수행하여 제 2 저장전극 콘택플러그(134)를 형성한다.As shown in FIG. 3F, after the conductive layer is formed to fill the second storage electrode contact hole 130, the planar etching process is performed on the conductive layer to expose the interlayer insulating layer 122, thereby contacting the second storage electrode contact plug. 134 is formed.

상술한 바와 같이, 본 발명은 비트라인의 높이를 증가시켜도 비트라인의 측벽 상부에 제 1 비트라인 스페이서 및 제 2 비트라인 스페이서를 형성함으로써 상부전극간에 유발되는 기생 캐패시턴스를 감소시킬 뿐만 아니라 비트라인의 저항을 감소시킬 수 있어 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.As described above, the present invention not only reduces the parasitic capacitance induced between the upper electrodes by forming the first bit line spacer and the second bit line spacer on the sidewalls of the bit line even when the height of the bit line is increased. The resistance can be reduced, thereby providing an effect of improving the characteristics of the semiconductor device.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined by the appended claims. Of the present invention.

Claims (18)

소자분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판;
상기 활성영역의 중앙부에 구비되는 비트라인;
상기 비트라인 측벽에 구비되는 제 1 비트라인 스페이서; 및
상기 제 1 비트라인 스페이서 측벽 상부에 구비되는 제 2 비트라인 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.A semiconductor substrate including an active region defined by an isolation layer;
A bit line provided at a central portion of the active region;
A first bit line spacer provided on the bit line sidewalls; And
And a second bit line spacer disposed on an upper sidewall of the first bit line spacer. 청구항 1에 있어서,
상기 활성영역의 양단부와 연결되는 제 1 저장전극 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
And a first storage electrode contact plug connected to both ends of the active region. 청구항 2에 있어서,
상기 제 2 비트라인 스페이서는 상기 제 1 저장전극 콘택플러그 상부에 구비되는 것을 특징으로 하는 반도체 소자.The method according to claim 2,
And the second bit line spacer is disposed on the first storage electrode contact plug. 청구항 1에 있어서,
상기 반도체 기판 내 매립되며 상기 활성영역의 중앙부 및 양단부에 구비되는 랜딩플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
And a landing plug embedded in the semiconductor substrate and provided at the center and both ends of the active region. 청구항 4에 있어서,
상기 비트라인은 상기 활성영역의 중앙부에 구비된 상기 랜딩플러그의 상부와 연결되는 것을 특징으로 하는 반도체 소자.The method of claim 4,
And the bit line is connected to an upper portion of the landing plug in a central portion of the active region. 청구항 2 또는 청구항 4에 있어서,
상기 제 1 저장전극 콘택플러그는 상기 활성영역의 양단부에 구비된 상기 랜딩플러그의 상부와 연결되는 것을 특징으로 하는 반도체 소자.The method according to claim 2 or 4,
And the first storage electrode contact plug is connected to an upper portion of the landing plug provided at both ends of the active region. 청구항 2에 있어서,
상기 제 1 저장전극 콘택플러그의 상부에 구비되는 제 2 저장전극 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 2,
And a second storage electrode contact plug provided on the first storage electrode contact plug. 청구항 1에 있어서,
상기 소자분리막 및 상기 활성영역 내 매립된 게이트 전극층을 더 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
And a gate electrode layer embedded in the device isolation layer and the active region. 소자분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판을 제공하는 단계;
상기 활성영역 상부에 비트라인 예정 영역을 형성하는 단계;
상기 비트라인 예정 영역의 측벽에 제 1 비트라인 스페이서를 형성하는 단계;
상기 비트라인 예정 영역에 도전층을 형성하여 비트라인을 형성하는 단계; 및
상기 제 1 비트라인 스페이서 측벽 상부에 제 2 비트라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Providing a semiconductor substrate including an active region defined by an isolation layer;
Forming a bit line predetermined area on the active area;
Forming a first bit line spacer on sidewalls of the bit line predetermined region;
Forming a bit line by forming a conductive layer on the bit line predetermined region; And
And forming a second bit line spacer on the sidewalls of the first bit line spacer. 청구항 9에 있어서,
상기 반도체 기판을 제공하는 단계 이후
상기 소자분리막 및 상기 활성영역에 매립되는 게이트 전극층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 9,
After providing the semiconductor substrate
And forming a gate electrode layer embedded in the device isolation layer and the active region. 청구항 10에 있어서,
상기 게이트 전극층을 형성하는 단계 이후
상기 게이트 전극층 보다 상측에 구비되며 상기 반도체 기판 내 매립되는 랜딩플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 10,
After forming the gate electrode layer
And forming a landing plug provided above the gate electrode layer and embedded in the semiconductor substrate. 청구항 11에 있어서,
상기 랜딩플러그를 형성하는 단계 이후,
서로 이웃하는 상기 활성영역의 일측 및 타측을 연결하는 제 1 저장전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 11,
After forming the landing plug,
And forming a first storage electrode contact plug that connects one side and the other side of the active region adjacent to each other. 청구항 12에 있어서,
상기 비트라인 예정 영역을 형성하는 단계는
상기 제 1 저장전극 콘택플러그 상부에 층간절연막을 형성하는 단계; 및
상기 랜딩플러그가 노출되도록 상기 층간절연막을 식각하고, 상기 소자분리막이 노출되도록 상기 제 1 저장전극 콘택플러그를 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 12,
Forming the bit line predetermined region
Forming an interlayer insulating layer on the first storage electrode contact plug; And
And etching the interlayer insulating layer to expose the landing plug, and etching the first storage electrode contact plug to expose the device isolation layer. 청구항 13에 있어서,
상기 제 1 저장전극 콘택플러그를 식각하는 단계는
상기 제 1 저장전극 콘택플러그를 상기 활성영역의 일측 또는 타측으로 각각 분리시키는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 13,
The etching of the first storage electrode contact plug may include:
And separating the first storage electrode contact plug into one side or the other side of the active region, respectively. 청구항 12에 있어서,
상기 비트라인을 형성하는 단계 이후
상기 비트라인 상부에 하드마스크층을 형성하는 단계; 및
상기 층간절연막이 노출되도록 상기 하드마스크층에 평탄화 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 12,
After forming the bit line
Forming a hard mask layer on the bit line; And
And performing a planarization etching process on the hard mask layer to expose the interlayer insulating layer. 청구항 12에 있어서,
상기 비트라인을 형성하는 단계 이후,
상기 제 1 저장전극 콘택플러그가 노출되도록 상기 층간절연막을 식각하여 제 2 저장전극 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 12,
After forming the bit line,
And forming the second storage electrode contact hole by etching the interlayer insulating layer so that the first storage electrode contact plug is exposed. 청구항 16에 있어서,
상기 제 2 비트라인 스페이서를 형성하는 단계는
상기 제 1 비트라인 스페이서 및 상기 제 2 저장전극 콘택홀을 포함하는 제 1 저장전극 콘택플러그 상부에 스페이서 절연막을 형성하는 단계; 및
상기 스페이서 절연막에 에치백을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 16,
Forming the second bit line spacer
Forming a spacer insulating layer on the first storage electrode contact plug including the first bit line spacer and the second storage electrode contact hole; And
And etching the spacer insulating film. 청구항 16에 있어서,
상기 제 2 스페이서를 형성하는 단계 이후
상기 제 2 저장전극 콘택홀을 매립하는 도전층을 형성하는 단계; 및
상기 층간절연막이 노출되도록 도전층에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 16,
After forming the second spacer
Forming a conductive layer filling the second storage electrode contact hole; And
And performing a planarization etching process on the conductive layer so that the interlayer insulating film is exposed.
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