KR20120033724A - Flash memory device and wordline voltage generating method thereof - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것의 워드라인 전압 발생 방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a flash memory device and a method of generating a word line voltage thereof.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. The semiconductor memory device may be largely classified into a volatile semiconductor memory device and a non-volatile semiconductor memory device. Volatile semiconductor memory devices are fast to read and write, but the stored contents are lost when the power supply is cut off. On the other hand, nonvolatile semiconductor memory devices retain their contents even when their power supplies are interrupted. Therefore, the nonvolatile semiconductor memory device is used to store contents to be preserved regardless of whether or not power is supplied.
불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다. Non-volatile semiconductor memory devices include mask read-only memory (MROM), programmable read-only memory (PROM), erasable and programmable ROM (EROM), and electrically Electrically erasable programmable read-only memory (EEPROM).
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등(이하, '호스트'라 함)과 같은 정보기기들의 음성 및 영상 데이터 저장매체로서 널리 사용되고 있다. A typical example of a nonvolatile memory device is a flash memory device. Flash memory refers to computers, mobile phones, PDAs, digital cameras, camcorders, voice recorders, MP3 players, personal digital assistants (PDAs), handheld PCs, game machines, fax machines, scanners, printers, etc. It is widely used as a voice and video data storage medium of information devices such as).
최근 들어 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티-비트 메모리 장치들이 보편화되고 있다. In recent years, as the high integration demand for memory devices increases, multi-bit memory devices storing multiple bits in one memory cell have become popular.
본 발명의 목적은 음의 워드라인 전압 레벨을 고속으로 변환할 수 있는 플래시 메모리 장치 및 그것의 워드라인 전압 발생 방법을 제공하는 데 있다. An object of the present invention is to provide a flash memory device capable of converting a negative word line voltage level at high speed and a method of generating the word line voltage thereof.
본 발명의 다른 목적은 음의 전압 영역에 분포된 데이터 상태에 대한 읽기 동작 및 검증 동작을 효율적으로 수행할 수 있는 플래시 메모리 장치 및 그것의 워드라인 전압 발생 방법을 제공하는 데 있다. Another object of the present invention is to provide a flash memory device capable of efficiently performing a read operation and a verify operation on a data state distributed in a negative voltage region and a method of generating a word line voltage thereof.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리의 워드라인 전압 발생 방법은, 고전압 발생기를 통해 프로그램 전압을 발생하는 단계; 음전압 발생기를 통해 복수의 음의 데이터 상태들에 대응되는 복수의 음의 프로그램 검증 전압을 발생하는 단계; 그리고 저전압 발생기를 통해 적어도 하나 이상의 데이터 상태에 대응되는 적어도 하나 이상의 양의 프로그램 검증 전압을 발생하는 단계를 포함할 수 있다. 여기서, 상기 복수의 음의 프로그램 검증 전압을 발생하는 단계는, 제 1 음의 검증 전압이 발생된 이후에 상기 제 1 음의 검증 전압 보다 높은 제 2 음의 검증 전압이 연속해서 발생되는 경우, 상기 음전압 발생기의 출력을 상기 제 1 음의 검증 전압 보다 높아지도록 방전하는 단계; 그리고 상기 음전압 발생기의 출력이 상기 제 2 음의 검증 전압 레벨에 도달할 때까지 음전하 펌핑을 수행하는 단계를 포함할 수 있다.In order to achieve the above object, a word line voltage generation method of a flash memory according to the present invention includes: generating a program voltage through a high voltage generator; Generating a plurality of negative program verify voltages corresponding to the plurality of negative data states through the negative voltage generator; And generating at least one positive program verify voltage corresponding to at least one data state through the low voltage generator. The generating of the plurality of negative program verify voltages may include generating a second negative verify voltage that is higher than the first negative verify voltage after the first negative verify voltage is generated. Discharging the output of the negative voltage generator to be higher than the first negative verify voltage; And performing negative charge pumping until the output of the negative voltage generator reaches the second negative verification voltage level.
이 실시예에 있어서, 상기 방전 결과는 상기 제 1 음의 검증 전압 보다 높고 접지 전압과 같거나 낮을 수 있다.In this embodiment, the discharge result may be higher than the first negative verify voltage and equal to or lower than the ground voltage.
이 실시예에 있어서, 상기 제 1 음의 검증 전압이 발생된 이후에 상기 제 1 음의 검증 전압 보다 낮은 제 3 음의 검증 전압이 연속해서 발생되는 경우, 상기 음전압 발생기의 출력이 상기 제 3 음의 검증 전압의 레벨에 도달할 때까지 음전하 펌핑을 수행하는 단계를 더 포함 할 수 있다.In this embodiment, when a third negative verify voltage lower than the first negative verify voltage is continuously generated after the first negative verify voltage is generated, the output of the negative voltage generator is output to the third. The method may further include performing negative charge pumping until the level of the negative verify voltage is reached.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리의 워드라인 전압 발생 방법은, 음전압 발생기를 통해 복수의 음의 데이터 상태들에 대응되는 복수의 음의 읽기 전압을 발생하는 단계; 그리고 저전압 발생기를 통해 적어도 하나 이상의 양의 데이터 상태에 대응되는 적어도 하나 이상의 양의 읽기 전압을 발생하는 단계를 포함할 수 있다. 여기서, 상기 복수의 음의 읽기 전압을 발생하는 단계는, 제 1 음의 읽기 전압이 발생된 이후에 상기 제 1 음의 읽기 전압 보다 높은 제 2 음의 읽기 전압이 연속해서 발생되는 경우, 상기 음전압 발생기의 출력을 상기 제 1 음의 읽기 전압 보다 높아지도록 방전하는 단계; 그리고 상기 음전압 발생기의 출력이 상기 제 2 음의 읽기 전압 레벨에 도달할 때까지 음전하 펌핑을 수행하는 단계를 포함 할 수 있다.In order to achieve the above object, a word line voltage generation method of a flash memory according to the present invention includes generating a plurality of negative read voltages corresponding to a plurality of negative data states through a negative voltage generator; And generating at least one positive read voltage corresponding to at least one positive data state through the low voltage generator. The generating of the plurality of negative read voltages may include generating a second negative read voltage higher than the first negative read voltage after the first negative read voltage is generated. Discharging the output of the voltage generator to be higher than the first negative read voltage; And performing negative charge pumping until the output of the negative voltage generator reaches the second negative read voltage level.
이 실시예에 있어서, 상기 방전 결과는 상기 제 1 음의 읽기 전압 보다 높고 접지 전압과 같거나 낮을 수 있다.In this embodiment, the discharge result may be higher than the first negative read voltage and equal to or lower than the ground voltage.
이 실시예에 있어서, 상기 제 1 음의 읽기 전압이 발생된 이후에 상기 제 1 음의 읽기 전압 보다 낮은 제 3 음의 읽기 전압이 연속해서 발생되는 경우, 상기 음전압 발생기의 출력이 상기 제 3 음의 읽기 전압의 레벨에 도달할 때까지 음전하 펌핑을 수행하는 단계를 더 포함 할 수 있다. In this embodiment, when a third negative read voltage lower than the first negative read voltage is continuously generated after the first negative read voltage is generated, the output of the negative voltage generator is configured to generate the third negative read voltage. The method may further include performing negative charge pumping until the level of the negative read voltage is reached.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리의 워드라인 전압 발생 방법은, 제 1 음전압을 발생하는 단계; 제어 로직의 제어에 응답해서 타겟 음전압을 상기 제 1 음전압에서 제 2 음전압으로 변환하는 단계; 상기 제 2 음전압이 상기 제 1 음전압 보다 높은 경우, 상기 제어 로직의 제어에 응답해서 음전압 전하 펌프의 출력 경로를 출력단에서 방전부로 스위칭하는 단계; 상기 음전압 전하 펌프의 출력이 방전되고 나면, 상기 제어 로직의 제어에 응답해서 음전압 전하 펌프의 상기 출력 경로를 상기 방전부에서 상기 출력단으로 스위칭하는 단계; 상기 제어 로직의 제어에 응답해서 오실레이터가 발진신호를 발생하는 단계; 상기 발진 신호에 응답해서 상기 음전압 전하 펌프가 음전하 펌핑을 수행하는 단계; 상기 출력단에서 상기 음전하 펌프의 음전하 펌핑 결과를 감지하고, 감지 결과와 상기 타겟 음전압을 비교하는 단계; 그리고 상기 감지 결과가 상기 타겟 음전압과 같거나 낮아질 때까지 상기 음전압 펌핑이 수행되도록, 상기 오실레이터가 상기 비교 결과에 응답해서 상기 음전압 전하펌프로 상기 발진신호를 발생하는 단계를 포함 할 수 있다.In order to achieve the above object, the word line voltage generation method of a flash memory according to the present invention comprises the steps of: generating a first negative voltage; Converting a target negative voltage from the first negative voltage to a second negative voltage in response to control of a control logic; Switching the output path of the negative voltage charge pump from the output stage to the discharge section in response to the control of the control logic when the second negative voltage is higher than the first negative voltage; After the output of the negative voltage charge pump is discharged, switching the output path of the negative voltage charge pump from the discharge section to the output terminal in response to control of the control logic; The oscillator generating an oscillation signal in response to the control of the control logic; The negative voltage charge pump performs negative charge pumping in response to the oscillation signal; Detecting a negative charge pumping result of the negative charge pump at the output terminal, and comparing the detected result with the target negative voltage; And generating the oscillation signal with the negative voltage charge pump in response to the comparison result such that the negative voltage pumping is performed until the detection result is equal to or lower than the target negative voltage. .
이 실시예에 있어서, 상기 음전하 펌핑은 상기 방전 결과 또는 상기 감지 결과가 상기 타켓 음전압 보다 높을 때 수행될 수 있다.In this embodiment, the negative charge pumping may be performed when the discharge result or the detection result is higher than the target negative voltage.
이 실시예에 있어서, 상기 음전하 펌핑은 상기 방전 결과 또는 상기 감지 결과가 상기 타켓 음전압 보다 높고 접지 전압과 같거나 낮을 때 수행될 수 있다. In this embodiment, the negative charge pumping may be performed when the discharge result or the detection result is higher than the target negative voltage and equal to or lower than the ground voltage.
이 실시예에 있어서, 상기 음전압 전하 펌프의 상기 출력 경로를 상기 방전부에서 상기 출력단으로 스위칭하는 단계는, 상기 음전압 전하 펌프의 출력이 방전되기 시작한 때로부터 소정의 시간이 경과한 후 수행될 수 있다.In this embodiment, the step of switching the output path of the negative voltage charge pump from the discharge section to the output terminal is performed after a predetermined time elapses from when the output of the negative voltage charge pump starts to be discharged. Can be.
이 실시예에 있어서, 상기 제어 로직의 제어에 응답해서 상기 오실레이터가 발진신호를 발생하는 단계는, 상기 음전압 전하 펌프의 출력이 방전되기 시작한 때로부터 소정의 시간이 경과한 후 수행될 수 있다.In this embodiment, the oscillator generating the oscillation signal in response to the control of the control logic may be performed after a predetermined time elapses from when the output of the negative voltage charge pump starts to be discharged.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들의 교차 영역에 배치된 복수의 플래시 메모리 셀들로 구성된 플래시 메모리 셀 어레이; 상기 워드라인들로 인가될 복수의 워드라인 전압들을 발생하는 전압 발생부; 그리고 상기 전압 발생부의 전압 발생 동작을 제어하는 제어 로직을 포함하며, 상기 전압 발생부는, 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생되는 경우, 상기 제어 로직의 제어에 응답해서 상기 제 1 음전압을 방전하고 상기 방전 결과가 상기 제 2 음전압에 도달할 때까지 음전하 펌핑을 수행하는 음전압 발생기를 포함 할 수 있다.In accordance with one aspect of the present invention, a flash memory device includes a flash memory cell array including a plurality of flash memory cells disposed in an intersection region of a plurality of word lines and a plurality of bit lines; A voltage generator generating a plurality of word line voltages to be applied to the word lines; And a control logic for controlling a voltage generation operation of the voltage generator, wherein the voltage generator is configured to continuously generate a second negative voltage higher than the first negative voltage after the first negative voltage is generated. And a negative voltage generator discharging the first negative voltage in response to the control of the control logic and performing negative charge pumping until the discharge result reaches the second negative voltage.
이 실시예에 있어서, 상기 방전 결과는 상기 제 2 음전압 보다 높고 접지 전압과 같거나 낮을 수 있다.In this embodiment, the discharge result may be higher than the second negative voltage and equal to or lower than the ground voltage.
이 실시예에 있어서, 상기 음전압 발생기는 상기 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 낮은 제 3 음전압이 발생되는 경우, 상기 음전압 발생기의 출력이 상기 제 3 음전압에 도달할 때까지 음전하 펌핑을 수행 할 수 있다.In this embodiment, when the negative voltage generator generates a third negative voltage lower than the first negative voltage after the first negative voltage is generated, the output of the negative voltage generator is applied to the third negative voltage. Negative charge pumping can be performed until it is reached.
이 실시예에 있어서, 상기 음전압 발생기는 상기 제어 로직의 제어에 응답해서 발진신호를 발생하는 오실레이터; 상기 발진 신호에 응답해서 음전하 펌핑을 수행하는 음전압 전하 펌프; 상기 음전압 전하 펌프의 출력을 방전하는 방전부; 상기 제어 로직의 제어에 응답해서 상기 음전압 전하 펌프의 출력을 출력단과 상기 방전부 중 어느 하나와 접속시키는 스위치; 그리고 상기 제 2 음전압의 발생시 상기 제어 로직의 제어에 따라 타겟 음전압을 상기 제 1 음전압에서 상기 제 2 음전압으로 변환하고, 출력단으로부터 출력되는 음전압의 감지 결과와 상기 타겟 음전압을 비교하는 전압 검출기를 포함하며, 상기 오실레이터는 상기 전압 검출기의 비교 결과에 응답해서, 상기 감지된 음전압이 상기 타겟 음전압과 같거나 낮아질 때까지 상기 발진신호를 발생 할 수 있다.In this embodiment, the negative voltage generator includes an oscillator for generating an oscillation signal in response to the control of the control logic; A negative voltage charge pump performing negative charge pumping in response to the oscillation signal; A discharge unit for discharging the output of the negative voltage charge pump; A switch for connecting the output of the negative voltage charge pump to one of an output terminal and the discharge section in response to control of the control logic; And converts a target negative voltage from the first negative voltage to the second negative voltage according to the control of the control logic when the second negative voltage is generated, and compares the detection result of the negative voltage output from an output terminal with the target negative voltage. The oscillator may generate the oscillation signal until the sensed negative voltage is equal to or lower than the target negative voltage in response to a comparison result of the voltage detector.
이 실시예에 있어서, 상기 제어 로직은 상기 방전부의 방전 결과가 상기 타켓 음전압 보다 높을때, 상기 음전압 전하 펌프의 출력을 상기 방전부와 접속시키기 위한 스위칭 신호를 상기 스위치로 발생 할 수 있다.In this embodiment, when the discharge result of the discharge portion is higher than the target negative voltage, the control logic may generate a switching signal for connecting the output of the negative voltage charge pump to the discharge portion to the switch. .
이 실시예에 있어서, 상기 제어 로직은 상기 방전부의 방전 결과가 상기 타켓 음전압 보다 높고 접지 전압과 같거나 낮을 때, 상기 음전압 전하 펌프의 출력을 상기 출력단으로 접속시키기 위한 스위칭 신호를 상기 스위치로 발생 할 수 있다.In this embodiment, the control logic is configured to switch the switching signal for connecting the output of the negative voltage charge pump to the output terminal when the discharge result of the discharge unit is higher than the target negative voltage and equal to or lower than the ground voltage. Can occur as
이 실시예에 있어서, 상기 제어 로직은 상기 방전 동작이 소정시간 진행된 후, 상기 음전압 전하 펌프의 출력을 상기 출력단으로 접속시키기 위한 스위칭 신호를 상기 스위치로 발생 할 수 있다.In this embodiment, the control logic may generate a switching signal to the switch for connecting the output of the negative voltage charge pump to the output terminal after the discharge operation proceeds for a predetermined time.
이 실시예에 있어서, 상기 제어 로직은 상기 방전 동작이 소정시간 진행된 후, 상기 오실레이터가 상기 발진신호를 발생하도록 제어 할 수 있다.In this embodiment, the control logic may control the oscillator to generate the oscillation signal after the discharge operation proceeds for a predetermined time.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들의 교차 영역에 배치된 복수의 플래시 메모리 셀들로 구성된 플래시 메모리 셀 어레이; 선택된 워드라인에 인가될 양의 고전압을 발생하는 고전압 발생기; 상기 선택된 워드라인에 인가될, 복수의 음의 데이터 상태들에 대응되는 복수의 음전압을 발생하는 음전압 발생기; 상기 선택된 워드라인에 인가될, 적어도 하나 이상의 데이터 상태에 대응되는 적어도 하나 이상의 양의 저전압을 발생하는 저전압 발생기; 그리고 상기 고전압 발생기, 상기 음전압 발생기, 및 상기 저전압 발생기의 전압 발생 동작을 제어하는 제어 로직을 포함할 수 있다. 여기서, 상기 음전압 발생기는, 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생될 때, 상기 제어 로직의 제어에 응답해서, 상기 음전압 발생기의 출력을 상기 제 1 음전압 보다 높아지도록 방전하고, 상기 음전압 발생기의 출력이 상기 제 2 음전압에 도달할 때까지 음전하 펌핑을 수행 할 수 있다.In accordance with one aspect of the present invention, a flash memory device includes a flash memory cell array including a plurality of flash memory cells disposed in an intersection region of a plurality of word lines and a plurality of bit lines; A high voltage generator for generating a positive high voltage to be applied to the selected word line; A negative voltage generator for generating a plurality of negative voltages corresponding to a plurality of negative data states to be applied to the selected word line; A low voltage generator generating at least one positive low voltage corresponding to at least one data state to be applied to the selected word line; And a control logic for controlling a voltage generation operation of the high voltage generator, the negative voltage generator, and the low voltage generator. Here, the negative voltage generator outputs the negative voltage generator in response to the control of the control logic when a second negative voltage higher than the first negative voltage is continuously generated after the first negative voltage is generated. Discharge to be higher than the first negative voltage, and the negative charge pumping may be performed until the output of the negative voltage generator reaches the second negative voltage.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들의 교차 영역에 배치된 복수의 플래시 메모리 셀들로 구성된 플래시 메모리 셀 어레이; 선택된 워드라인에 인가될 양의 고전압을 발생하는 고전압 발생기; 상기 선택된 워드라인에 인가될, 복수의 음의 데이터 상태들에 대응되는 복수의 음전압을 발생하는 음전압 발생기; 상기 선택된 워드라인에 인가될, 적어도 하나 이상의 데이터 상태에 대응되는 적어도 하나 이상의 양의 저전압을 발생하는 저전압 발생기; 그리고 상기 고전압 발생기, 상기 음전압 발생기, 및 상기 저전압 발생기의 전압 발생 동작을 제어하는 제어 로직을 포함할 수 있다. 여기서, 상기 음전압 발생기는 상기 제어 로직의 제어에 응답해서 발진신호를 발생하는 오실레이터; 상기 발진 신호에 응답해서 음전하 펌핑을 수행하는 음전압 전하 펌프; 상기 음전압 전하 펌프의 출력을 방전하는 방전부; 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생되는 경우, 상기 제어 로직의 제어에 응답해서 상기 음전압 전하 펌프의 출력을 상기 방전부에 일시적으로 접속시킨 후, 상기 음전하 펌프의 출력을 출력단으로 제공하는 스위치; 그리고 상기 제어 로직의 제어에 응답해서 타겟 음전압을 상기 제 1 음전압에서 상기 제 2 음전압으로 변환하고, 상기 출력단으로부터 감지된 전압과 상기 타겟 음전압을 비교하는 전압 검출기를 포함하고, 상기 오실레이터는 상기 전압 검출기의 비교 결과에 응답해서, 상기 감지된 음전압이 상기 타겟 음전압과 같거나 낮아질 때까지 상기 발진신호를 발생 할 수 있다.In accordance with one aspect of the present invention, a flash memory device includes a flash memory cell array including a plurality of flash memory cells disposed in an intersection region of a plurality of word lines and a plurality of bit lines; A high voltage generator for generating a positive high voltage to be applied to the selected word line; A negative voltage generator for generating a plurality of negative voltages corresponding to a plurality of negative data states to be applied to the selected word line; A low voltage generator generating at least one positive low voltage corresponding to at least one data state to be applied to the selected word line; And a control logic for controlling a voltage generation operation of the high voltage generator, the negative voltage generator, and the low voltage generator. The negative voltage generator may include an oscillator for generating an oscillation signal in response to the control of the control logic; A negative voltage charge pump performing negative charge pumping in response to the oscillation signal; A discharge unit for discharging the output of the negative voltage charge pump; When a second negative voltage higher than the first negative voltage is continuously generated after the first negative voltage is generated, the output of the negative voltage charge pump is temporarily connected to the discharge unit in response to the control of the control logic. After switching, the switch for providing the output of the negative charge pump to the output stage; And a voltage detector for converting a target negative voltage from the first negative voltage to the second negative voltage in response to the control of the control logic, and comparing the voltage detected from the output terminal with the target negative voltage. In response to the comparison result of the voltage detector, the oscillation signal may be generated until the detected negative voltage is equal to or lower than the target negative voltage.
이 실시예에 있어서, 상기 방전 결과는 상기 제 2 음전압 보다 높고 접지 전압과 같거나 낮을 수 있다.In this embodiment, the discharge result may be higher than the second negative voltage and equal to or lower than the ground voltage.
상기의 과제를 이루기 위하여 본 발명에 의한 3차원 플래시 메모리 장치는, 전기적으로 분리된 복수의 워드라인 평면들과, 상기 복수의 워드라인 평면들을 가로질러 배열된 복수의 활성 기둥들을 갖는 3차원 메모리 셀 어레이; 상기 워드라인 평면들로 인가될 복수의 워드라인 전압들을 발생하는 전압 발생부; 그리고 상기 전압 발생부의 전압 발생 동작을 제어하는 제어 로직을 포함하며, 상기 전압 발생부는, 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생되는 경우, 상기 제어 로직의 제어에 응답해서 상기 제 1 음전압을 방전하고 상기 방전 결과가 상기 제 2 음전압에 도달할 때까지 음전하 펌핑을 수행하는 음전압 발생기를 포함 할 수 있다.In order to achieve the above object, a three-dimensional flash memory device according to the present invention comprises a three-dimensional memory cell having a plurality of electrically separated word line planes and a plurality of active pillars arranged across the plurality of word line planes. An array; A voltage generator generating a plurality of word line voltages to be applied to the word line planes; And a control logic for controlling a voltage generation operation of the voltage generator, wherein the voltage generator is configured to continuously generate a second negative voltage higher than the first negative voltage after the first negative voltage is generated. And a negative voltage generator discharging the first negative voltage in response to the control of the control logic and performing negative charge pumping until the discharge result reaches the second negative voltage.
상기의 과제를 이루기 위하여 본 발명에 의한 3차원 플래시 메모리 장치는, 전기적으로 분리된 복수의 워드라인 평면들과, 상기 복수의 워드라인 평면들을 가로질러 배열된 복수의 활성 기둥들을 갖는 3차원 메모리 셀 어레이; 선택된 워드라인 평면으로 인가될 양의 고전압을 발생하는 고전압 발생기; 상기 선택된 워드라인 평면으로 인가될, 복수의 음의 데이터 상태들에 대응되는 복수의 음전압을 발생하는 음전압 발생기; 상기 선택된 워드라인 평면으로 인가될, 적어도 하나 이상의 데이터 상태에 대응되는 적어도 하나 이상의 양의 저전압을 발생하는 저전압 발생기; 그리고 상기 고전압 발생기, 상기 음전압 발생기, 및 상기 저전압 발생기의 전압 발생 동작을 제어하는 제어 로직을 포함할 수 있다. 여기서, 상기 음전압 발생기는, 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생될 때, 상기 제어 로직의 제어에 응답해서, 상기 음전압 발생기의 출력을 상기 제 1 음전압 보다 높아지도록 방전하고, 상기 음전압 발생기의 출력이 상기 제 2 음전압에 도달할 때까지 음전하 펌핑을 수행 할 수 있다.In order to achieve the above object, a three-dimensional flash memory device according to the present invention comprises a three-dimensional memory cell having a plurality of electrically separated word line planes and a plurality of active pillars arranged across the plurality of word line planes. An array; A high voltage generator for generating a positive high voltage to be applied to the selected word line plane; A negative voltage generator for generating a plurality of negative voltages corresponding to a plurality of negative data states to be applied to the selected word line plane; A low voltage generator generating at least one positive low voltage corresponding to at least one data state to be applied to the selected word line plane; And a control logic for controlling a voltage generation operation of the high voltage generator, the negative voltage generator, and the low voltage generator. Here, the negative voltage generator outputs the negative voltage generator in response to the control of the control logic when a second negative voltage higher than the first negative voltage is continuously generated after the first negative voltage is generated. Discharge to be higher than the first negative voltage, and the negative charge pumping may be performed until the output of the negative voltage generator reaches the second negative voltage.
상기의 과제를 이루기 위하여 본 발명에 의한 데이터 저장 장치는, 복수의 채널들에 접속된 복수의 플래시 메모리들; 그리고 대응되는 채널을 통해 각각의 플래시 메모리의 읽기, 쓰기 내지 소거 동작을 제어하는 컨트롤러를 포함할 수 있다. 여기서, 상기 각각의 플래시 메모리는, 복수의 워드라인들과 복수의 비트라인들의 교차 영역에 배치된 복수의 플래시 메모리 셀들로 구성된 플래시 메모리 셀 어레이; 상기 워드라인들로 인가될 복수의 워드라인 전압들을 발생하는 전압 발생부; 그리고 상기 전압 발생부의 전압 발생 동작을 제어하는 제어 로직을 포함하며, 상기 전압 발생부는, 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생되는 경우, 상기 제어 로직의 제어에 응답해서 상기 제 1 음전압을 방전하고 상기 방전 결과가 상기 제 2 음전압에 도달할 때까지 음전하 펌핑을 수행하는 음전압 발생기를 포함 할 수 있다.In accordance with one aspect of the present invention, a data storage device includes: a plurality of flash memories connected to a plurality of channels; The controller may control a read, write or erase operation of each flash memory through a corresponding channel. Each of the flash memories may include: a flash memory cell array including a plurality of flash memory cells disposed in an intersection region of a plurality of word lines and a plurality of bit lines; A voltage generator generating a plurality of word line voltages to be applied to the word lines; And a control logic for controlling a voltage generation operation of the voltage generator, wherein the voltage generator is configured to continuously generate a second negative voltage higher than the first negative voltage after the first negative voltage is generated. And a negative voltage generator discharging the first negative voltage in response to the control of the control logic and performing negative charge pumping until the discharge result reaches the second negative voltage.
이 실시예에 있어서, 상기 데이터 저장 장치는 반도체 디스크, PCMCIA 카드, 컴팩트 플래시 카드, 스마트 미디어 카드, 메모리 스틱, 멀티미디어 카드, SD 카드, 유니버설 플래시 기억장치 중 어느 하나일 수 있다.In this embodiment, the data storage device may be any one of a semiconductor disk, a PCMCIA card, a compact flash card, a smart media card, a memory stick, a multimedia card, an SD card, and a universal flash memory device.
상기의 과제를 이루기 위하여 본 발명에 의한 컴퓨팅 시스템은, 호스트; 그리고 상기 호스트로부터 입력된 기록 커멘드에 응답해서 데이터를 기록하는 데이터 저장 장치를 포함하고, 상기 데이터 저장 장치는 복수의 채널들에 접속된 복수의 플래시 메모리들; 그리고 대응되는 채널을 통해 각각의 플래시 메모리의 읽기, 쓰기 내지 소거 동작을 제어하는 컨트롤러를 포함할 수 있다. 여기서, 상기 각각의 플래시 메모리는, 복수의 워드라인들과 복수의 비트라인들의 교차 영역에 배치된 복수의 플래시 메모리 셀들로 구성된 플래시 메모리 셀 어레이; 상기 워드라인들로 인가될 복수의 워드라인 전압들을 발생하는 전압 발생부; 그리고 상기 전압 발생부의 전압 발생 동작을 제어하는 제어 로직을 포함하며, 상기 전압 발생부는, 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생되는 경우, 상기 제어 로직의 제어에 응답해서 상기 제 1 음전압을 방전하고 상기 방전 결과가 상기 제 2 음전압에 도달할 때까지 음전하 펌핑을 수행하는 음전압 발생기를 포함할 수 있다.In order to achieve the above object, a computing system according to the present invention includes a host; And a data storage device for recording data in response to a write command input from the host, wherein the data storage device comprises: a plurality of flash memories connected to a plurality of channels; The controller may control a read, write or erase operation of each flash memory through a corresponding channel. Each of the flash memories may include: a flash memory cell array including a plurality of flash memory cells disposed in an intersection region of a plurality of word lines and a plurality of bit lines; A voltage generator generating a plurality of word line voltages to be applied to the word lines; And a control logic for controlling a voltage generation operation of the voltage generator, wherein the voltage generator is configured to continuously generate a second negative voltage higher than the first negative voltage after the first negative voltage is generated. And a negative voltage generator discharging the first negative voltage in response to control of a control logic and performing negative charge pumping until the discharge result reaches the second negative voltage.
이상과 같은 본 발명에 의하면, 음의 워드라인 전압 레벨을 고속으로 변환할 수 있게 된다. 따라서, 음의 전압 영역에 분포된 데이터 상태에 대한 읽기 동작 및 검증 동작을 효율적으로 수행할 수 있게 된다. According to the present invention as described above, the negative word line voltage level can be converted at a high speed. Therefore, it is possible to efficiently perform the read operation and the verify operation on the data state distributed in the negative voltage region.
도 1은 본 발명에 따른 플래시 메모리의 개략적인 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 메모리 셀 어레이의 구조를 예시적으로 보여주는 도면이다.
도 3 및 도 4는 프로그램 동작에 의해 3-비트 멀티 비트 플래시 메모리의 각 셀에 형성될 수 있는 문턱 전압 분포를 예시적으로 보여주는 도면이다.
도 5는 메모리 셀의 문턱 전압의 일부가 음의 전압 영역에 분포된 경우의 문턱 전압 산포와, 이에 대응되는 검증 전압들과 읽기 전압들을 예시적으로 보여주는 도면이다.
도 6은 도 5에 도시된 검증 전압들을 이용한 프로그램 동작을 예시적으로 보여주는 도면이다.
도 7은 본 발명에 따른 음전압 발생기의 구성을 예시적으로 보여주는 블록도이다.
도 8은 본 발명에 따른 음전압 발생 방법을 예시적으로 보여주는 흐름도이다.
도 9 및 도 10은 본 발명의 음전압 발생 방법에 따른 음전압 발생 과정을 예시적으로 보여주는 도면이다.
도 11은 도 5에 도시된 검증 전압들을 이용한 프로그램 동작을 예시적으로 보여주는 도면이다.
도 12는 본 발명의 음전압 발생 방법에 따른 음전압 발생 과정을 예시적으로 보여주는 도면이다.
도 13은 본 발명의 일 실시예에 따른 메모리 셀 어레이의 구조를 보여주는 도면이다.
도 14는 본 발명의 다른 실시예에 따른 메모리 셀 어레이의 구조를 보여주는 도면이다.
도 15는 본 발명에 따른 플래시 메모리 장치를 구비한 저장장치 및 그것을 포함하는 사용자 장치의 구성을 예시적으로 보여주는 도면이다.
도 16은 본 발명의 다른 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
도 17은 본 발명의 다른 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
도 18은 본 발명에 따른 플래시 메모리 장치 및 그것을 포함하는 컴퓨팅 시스템의 개략적인 구성을 보여주는 도면이다. 1 is a view showing a schematic configuration of a flash memory according to the present invention.
FIG. 2 is a diagram illustrating a structure of the memory cell array illustrated in FIG. 1.
3 and 4 exemplarily illustrate threshold voltage distributions that may be formed in each cell of a 3-bit multi-bit flash memory by a program operation.
FIG. 5 is a diagram illustrating a threshold voltage distribution when a portion of a threshold voltage of a memory cell is distributed in a negative voltage region, and corresponding verification and read voltages.
FIG. 6 is a diagram illustrating a program operation using the verify voltages shown in FIG. 5.
7 is a block diagram illustrating a configuration of a negative voltage generator according to the present invention.
8 is a flowchart illustrating an example of a negative voltage generation method according to the present invention.
9 and 10 are views illustrating a negative voltage generation process according to the negative voltage generation method of the present invention.
FIG. 11 is a diagram illustrating a program operation using the verify voltages shown in FIG. 5.
12 is a diagram illustrating a negative voltage generation process according to the negative voltage generation method of the present invention.
13 is a diagram illustrating a structure of a memory cell array according to an embodiment of the present invention.
14 is a diagram illustrating the structure of a memory cell array in accordance with another embodiment of the present invention.
15 is a diagram illustrating a configuration of a storage device having a flash memory device and a user device including the same according to the present invention.
16 is a block diagram illustrating a data storage device in accordance with another embodiment of the inventive concept.
17 is a block diagram illustrating a data storage device in accordance with another embodiment of the inventive concept.
18 is a view showing a schematic configuration of a flash memory device and a computing system including the same according to the present invention.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 플래시 메모리 장치의 회로 구성과, 그것에 의해 수행되는 읽기 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. Identical components will be referred to using the same reference numerals. Similar components will be quoted using similar reference numerals. The circuit configuration of the flash memory device according to the present invention to be described below and the read operation performed by the present invention are just examples, and various changes and modifications can be made without departing from the technical spirit of the present invention.
도 1은 본 발명에 따른 플래시 메모리(100)의 개략적인 구성을 보여주는 도면이다. 그리고, 도 2는 도 1에 도시된 메모리 셀 어레이(110)의 구조를 예시적으로 보여주는 도면이다.1 is a view showing a schematic configuration of a
도 1을 참조하면, 플래시 메모리 장치(100)는 메모리 셀 어레이(memory cell array, 110), 행 디코더(row decoder, 120), 열 디코더(column decoder, 130), 기입 독출 회로(read/write circuit, 140), 전압 발생부(voltage generating unit, 170), 전압 선택 스위치(voltage selection switch, 180), 및 제어 로직(control logic, 190)을 포함한다.Referring to FIG. 1, the
메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 행 디코더(120)에 연결될 수 있고, 비트 라인들(BL)을 통해 기입 독출 회로(130)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 행들(또는 워드 라인들)과 복수의 열들(또는 비트 라인들)로 배열된 메모리 셀들을 포함한다. 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 복수의 메모리 블록들(Memory Blocks)을 구성할 수 있으며, 도 2에는 1개의 메모리 블록의 구성이 예시적으로 도시되어 있다. 각각의 메모리 블록에 포함된 메모리 셀들은 도 2에 도시된 바와 같이 낸드(NAND) 스트링 구조를 가질 수 있고, 노어(NOR) 구조(미 도시됨)를 가질 수 있다. The
도 2를 참조하면, 각각의 메모리 블록에는 비트 라인들(BL0~BLm-1)에 각각 연결된 복수의 셀 스트링들(또는 낸드 스트링들)(111)이 포함될 수 있다. 각각의 셀 스트링(111)에는 적어도 하나의 스트링 선택 트랜지스터(SST)와, 복수의 메모리 셀들(MC0~MCn-1), 그리고 적어도 하나의 접지 선택 트랜지스터(GST)가 포함될 수 있다. 각각의 셀 스트링(111)에 있어서, 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트 라인에 연결되고, 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(CSL)에 연결된다. 그리고, 스트링 선택 트랜지스터(SST)의 소오스와 접지 선택 트랜지스터(GST)의 드레인 사이에는 복수의 메모리 셀들(MC0~MCn-1)이 직렬로 연결된다. Referring to FIG. 2, each memory block may include a plurality of cell strings (or NAND strings) 111 connected to bit lines BL0 to BLm−1, respectively. Each
각각의 메모리 셀(MC0~MCn-1)에는 셀 당 N 비트(N은 1 보다 크거나 같음)의 데이터 정보를 저장하도록 구성될 수 있다. 메모리 셀들(MC0~MCn-1)은 전하 저장층에 전하를 주입하여 각각의 비트 정보를 저장할 수 있다. 일 실시예에 있어서, 메모리 셀들(MC0~MCn-1)은 절연막으로 차단된 전도성 부유게이트(Floating Gate)를 전하 저장층으로 이용할 수 있다. 또한, 다른 실시예에 있어서, 메모리 셀들(MC0~MCn-1)은 기존의 전도성 부유 게이트 대신에 Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 전하 저장층으로 이용할 수도 있다. Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 전하 저장층으로 이용하는 구조의 플래시 메모리를 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림) 메모리라 부르기도 한다. 아래에서 설명될 본 발명의 플래시 메모리(100)의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시에도 모두 적용 가능하다. Each memory cell MC0 to MCn-1 may be configured to store data information of N bits (N is greater than or equal to 1) per cell. The memory cells MC0 to MCn-1 may inject charge into the charge storage layer to store respective bit information. In example embodiments, the memory cells MC0 to MCn-1 may use a conductive floating gate that is blocked by an insulating layer as a charge storage layer. Further, in another embodiment, the memory cells MC0 to MCn-1 may use an insulating film such as Si 3 N 4 , Al 2 O 3 , HfAlO, HfSiO, or the like as the charge storage layer instead of the conventional conductive floating gate. A flash memory having a structure using an insulating film such as Si 3 N 4 , Al 2 O 3 , HfAlO, HfSiO, or the like as a charge storage layer is also referred to as a charge trap flash (“CTF”) memory. The operating characteristics of the
또한, 본 발명의 메모리 셀 어레이(110)는, 복수의 셀 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다. In addition, the
한편, 도 2에는 본 발명의 플래시 메모리(100)가 낸드형 플래시 메모리(NAND-type Flash memory)로 구성되는 경우가 예시적으로 도시되어 있다. 하지만, 이는 본 발명이 적용되는 일 실시예에 불과하며, 아래에서 설명될 본 발명의 플래시 메모리(100)의 동작 특성은 낸드 플래시 메모리뿐만 아니라, 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 플래시 메모리 등에도 적용 가능하다. 2 illustrates a case in which the
도 2에 도시된 바와 같이, 동일 행에 배열된 메모리 셀들의 제어 게이트들은 대응되는 워드라인(WL0-WLn-1)과 공통으로 연결된다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)을 통해 인가되는 전압에 의해 제어되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)을 통해 인가되는 전압에 의해 제어된다. 그리고, 메모리 셀들(MC0~MCn-1)은 대응하는 워드 라인(WL0?WLn-1)을 통해 인가되는 전압에 의해서 제어된다. 각각의 워드 라인(WL0?WLn-1)에 접속된 메모리 셀들은 한 페이지, 한 페이지보다 작은 서브 페이지, 또는 복수의 페이지에 해당되는 데이터를 저장할 수 있다. 낸드형 플래시 메모리에 저장된 데이터를 읽어오는 읽기 동작과, 낸드형 플래시 메모리에 데이터를 저장하는 프로그램 동작은, 하나 또는 복수의 페이지 단위로 수행될 수 있고, 경우에 따라서는 서브 페이지 단위로 수행될 수도 있다. 낸드형 플래시 메모리에 저장되어 있는 데이터를 소거하는 소거 동작은, 복수의 페이지들로 구성된 블록 단위로 수행될 수 있다. As shown in FIG. 2, the control gates of the memory cells arranged in the same row are commonly connected to the corresponding word lines WL0-WLn-1. The string select transistor SST is controlled by a voltage applied through the string select line SSL, and the ground select transistor GST is controlled by a voltage applied through the ground select line GSL. The memory cells MC0 to MCn-1 are controlled by voltages applied through corresponding word lines WL0 to WLn-1. Memory cells connected to each word line WL0 to WLn−1 may store data corresponding to one page, a subpage smaller than one page, or a plurality of pages. A read operation for reading data stored in the NAND flash memory and a program operation for storing data in the NAND flash memory may be performed in units of one or a plurality of pages, and in some cases, may be performed in units of subpages. have. An erase operation for erasing data stored in the NAND flash memory may be performed in a block unit composed of a plurality of pages.
다시 도 1을 참조하면, 제어 로직(190)는 플래시 메모리(100)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어한다. 전압 발생부(170)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생할 수 있다. 전압 발생부(170)의 전압 발생 동작은 제어 로직(190)의 제어에 의해 수행될 수 있다. Referring back to FIG. 1, the
전압 발생부(170)에는 고전압 발생기(High Voltage Generator, 171), 저전압 발생기(Low Voltage Generator, 173), 및 음전압 발생기(Negative Voltage Generator, 175)가 포함될 수 있다. 고전압 레벨 발생기(171)는 제어 로직(190)의 제어에 따라, 플래시 메모리(100)의 구동에 필요한 양의 고전압들을 생성할 수 있다. 고전압 레벨 발생기(171)로부터 발생된 양의 고전압들은, 프로그램 동작시 프로그램 전압(Vpgm), 패스 전압(Vpass) 등으로 이용될 수 있다. 저전압 발생기(173)는 제어 로직(190)의 제어에 따라, 플래시 메모리(100)의 구동에 필요한 양의 저전압들을 생성할 수 있다. 저전압 레벨 발생기(173)로부터 발생된 양의 저전압들은, 프로그램 또는 읽기 동작시 읽기 전압(Vrd), 검증 전압(Vvfy), 디커플링 전압, 블로킹 전압 등으로 이용될 수 있다. 음전압 발생기(175)는 제어 로직(190)의 제어에 따라, 플래시 메모리(100)의 구동에 필요한 음전압들을 생성할 수 있다. 음전압 발생기(175)로부터 발생된 음전압들은, 프로그램 또는 읽기 동작시 읽기 전압(Vrd), 검증 전압(Vvfy), 디커플링 전압, 블로킹 전압 등으로 이용될 수 있다. 그리고, 음전압 발생기(175)로부터 발생된 음전압들은 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 수도 있다. 이하, 본 발명에서는 플래시 메모리(100)의 구동을 위해 워드라인으로 인가되는 전압들을 워드라인 전압이라 칭하기로 한다. The
아래에서 상세히 설명되겠지만, 본 발명의 음전압 발생기(175)는 제어 로직(190)의 제어에 따라서 복수의 음전압들을 연속해서 발생하되, 발생되는 음전압의 레벨을 고속으로 변환하는 구성을 갖는다. 특히, 음전압 발생기(175)가 제 1 음전압을 발생한 후 제 1 음전압 보다 높은 레벨의 제 2 음전압을 발생할 때에는, 음전압 발생기(175)는 제어 로직(190)의 제어에 따라서 출력(즉, 제 1 음전압)을 일정 시간 동안 빠른 속도로 방전한 후(또는 일정 전압 레벨을 방전한 후) 음전하 펌핑을 수행하여 제 2 음전압을 발생하도록 구성된다. 또한, 음전압 발생기(175)가 제 1 음전압을 발생한 후 제 1 음전압 보다 낮은 레벨의 제 2 음전압을 발생할 때에는, 방전 동작 없이 음전하 펌핑을 수행하여 제 2 음전압을 발생하도록 구성될 수 있다. 즉, 연속해서 발생되는 음전압의 레벨에 따라서, 방전 동작을 수반하는 음전하 펌핑 동작과, 방전 동작을 수반하지 않는 음전하 펌핑 동작이 선택적으로 수행될 수 있다. 이와 같은 구성에 따르면, 제 1 음전압으로부터 제 2 음전압으로의 전압 천이에 소요되는 지연 시간을 최소화할 수 있고, 빠른 시간 내에 원하는 레벨의 음전압을 발생할 수 있게 된다. As will be described in detail below, the
고전압 발생기(171) 및 저전압 발생기(173)의 출력은 전압 선택 스위치(180)에 전달될 수 있다. 음전압 발생기(175)의 출력은 전압 선택 스위치(180) 및 행 디코더(120)로 전달될 수 있다. Outputs of the
행 디코더(120)는 전압 선택 회로(180)와 메모리 셀 어레이(110) 사이에 연결된다. 행 디코더(120)는 제어 로직(190)의 제어에 의해 동작하도록 구성된다. 행 디코더(120)는 외부로부터 행 어드레스(X-ADDR)를 수신하고, 수신된 행 어드레스(X-ADDR)를 디코딩한다. 행 디코더(120)는 행 어드레스(X-ADDR)의 디코딩 결과를 근거로 하여 워드 라인들(WL)을 선택한다. 행 디코더(120)는 전압 선택 스위치(180)의 출력(예를 들면, 전압)을 선택된 워드라인 및 비선택된 워드 라인들로 전달하는 기능을 수행한다.The
전압 선택 스위치(180)는 전압 발생부(170), 행 디코더(120), 및 제어 로직(190)에 연결될 수 있다. 전압 선택 스위치(180)는 제어 로직(190)의 제어에 응답하여, 전압 발생부(170)로부터 출력되는 전압들 중 하나를 선택할 수 있다. 전압 선택 스위치(180)에서 선택된 전압은 행 디코더(120)를 통해 대응되는 워드라인(WL)으로 제공될 수 있다. The
예시적인 실시예에 있어서, 전압 선택 스위치(180)는 스위칭 소자 또는 전송 게이트로서 트랜지스터를 사용할 수 있다. 예를 들면, 전압 선택 스위치(180)는 스위칭 소자 또는 전송 게이트로서 전계 효과 트랜지스터(FET, Field Effect Transistor)를 사용할 수 있다. In an exemplary embodiment, the
제어 로직(190)의 제어에 의해 음전압 발생기(175)의 출력이 선택된 경우, 전압 선택 스위치(180)는 음전압 발생기(175)로부터 발생된 음전압을 행 디코더(120)로 전달할 수 있다. 음전압을 전계 효과 트랜지스터를 통해 행 디코더(120)로 전달하기 위해, 전압 선택 스위치(180)의 웰 영역과 행 디코더(120)의 웰 영역이 음전압 발생기(175)로부터 발생된 음전압에 의해 바이어스될 수 있다. When the output of the
음전압 발생기(175)가 비활성화된 경우, 음전압 발생기(175)는 제어 로직(190)의 제어에 응답하여 접지 전압을 발생할 수 있다. 고전압 또는 저전압이 전압 선택 스위치(180) 및 행 디코더(120)를 통해 워드 라인들(WL)로 전달될 때, 전압 선택 스위치(180) 및 행 디코더(120)의 웰 영역은 접지 전압으로 바이어스될 수 있다.When the
열 디코더(130)는 기입 독출 회로(140)에 연결된다. 열 디코더(130)는 제어 로직(190)의 제어에 응답하여 동작하도록 구성된다. 열 디코더(130)는 외부로부터 열 어드레스(Y-ADDR)를 수신하고, 수신된 열 어드레스(Y-ADDR)를 디코딩한다. 열 어드레스(Y-ADDR)의 디코딩 결과는 기입 독출 회로(140)로 제공된다.The
기입 독출 회로(140)는 제어 로직(190)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작한다. 예를 들면, 검증/정상 읽기 동작의 경우, 기입 독출 회로(140)는 메모리 셀 어레이(110)로부터 데이터를 읽기 위한 감지 증폭기로서 동작한다. 정상 읽기 동작시 열 선택 회로(140)를 통해 읽혀진 데이터(DATA)는, 플래시 메모리(100) 외부(예를 들면, 메모리 컨트롤러 또는 호스트)로 출력된다. 이와 달리, 검증 읽기 동작시 열 선택 회로(140)를 통해 읽혀진 데이터는, 플래시 메모리(100) 내부의 패스/페일 검증 회로(미 도시됨)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다. The write read
프로그램 동작의 경우, 기입 독출 회로(140)는 메모리 셀 어레이(110)에 저장될 데이터에 따라 비트 라인들(BL0?BLm-1)을 구동하는 기입 드라이버로서 동작한다. 기입 독출 회로(140)는 프로그램 동작시 메모리 셀 어레이(110)에 쓰일 데이터(DATA)를 버퍼(미 도시됨)로부터 입력받고, 입력된 데이터(DATA)에 따라 비트 라인들(BL0?BLm-1)을 구동한다. 이를 위해 기입 독출 회로(140)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수의 페이지 버퍼들(PB)로 구성될 수 있다. 각각의 페이지 버퍼(PB) 내부에는 복수의 래치들이 구비될 수 있다. 복수의 래치들은 페이지 버퍼(PB)로부터 감지된 데이터를 래치하는 동작 및/또는 프로그램될 데이터를 래치하는 동작을 수행할 수 있다. In the case of a program operation, the write read
도 3 및 도 4는 프로그램 동작에 의해 3-비트 멀티 비트 플래시 메모리의 각 셀에 형성될 수 있는 문턱 전압 분포를 예시적으로 보여주는 도면이다. 3 and 4 exemplarily illustrate threshold voltage distributions that may be formed in each cell of a 3-bit multi-bit flash memory by a program operation.
도 3을 참조하면, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k 개의 문턱 전압들 중 어느 하나가 메모리 셀에 형성되어야 한다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱전압 분포(threshold voltage distribution)를 형성할 수 있다. 각각의 문턱전압 분포(ST0~ST7)는 k개(예를 들면, 3개)의 비트에 의해 생성될 수 있는 2k 개(예를 들면, 23개= 8개)의 데이터 값 각각에 대응될 수 있다. 8개의 문턱 전압 분포들(ST0~ST7) 각각은 규정된 전압 범위를 차지하도록 구성될 수 있다.Referring to FIG. 3, to program k bits in one memory cell, one of 2 k threshold voltages must be formed in the memory cell. Due to the difference in minute electrical characteristics between the memory cells, threshold voltages of memory cells in which the same data is programmed may form a threshold voltage distribution of a certain range. Each threshold voltage distribution ST0 to ST7 corresponds to each of 2 k data values (e.g. 2 3 = 8) that can be generated by k bits (e.g., three). Can be. Each of the eight threshold voltage distributions ST0 to ST7 may be configured to occupy a defined voltage range.
이상적인 경우, 도 3에 도시된 각각의 문턱 전압 분포(ST0~ST7)는 읽기 마진(read margin)을 제공하기 위해, 인접 문턱 전압 분포와 소정의 전압 간격만큼 떨어져 배치될 수 있다(도 3의 실선 참조). 이를 위하여 각각의 문턱 전압 분포(ST1~ST7)는 각각의 문턱 전압 분포(ST1~ST7)에 대응되는 소정의 프로그램 검증 전압들 이상으로 프로그램될 수 있다. In an ideal case, each of the threshold voltage distributions ST0 to ST7 illustrated in FIG. 3 may be spaced apart from the adjacent threshold voltage distribution by a predetermined voltage interval to provide a read margin (solid line in FIG. 3). Reference). To this end, each of the threshold voltage distributions ST1 to ST7 may be programmed to be greater than or equal to predetermined program verify voltages corresponding to the respective threshold voltage distributions ST1 to ST7.
셀 당 저장되는 비트 수가 증가할수록, 문턱 전압 분포들의 개수는 증가하게 된다. 따라서, 충분한 읽기 마진과, 셀 당 저장되는 비트 수에 대응되는 문턱 전압 분포들의 개수를 제공하기 위해서는, 메모리 셀의 문턱 전압이 분포하는 윈도우(Threshold voltage window)가 충분히 확보되어야 한다. 그러나, 문턱전압 분포들이 배치될 수 있는 전압 윈도우(voltage window)는 일정 범위 내로 제한되어 있기 때문에(도 3의 D1 참조), k가 증가할수록 인접한 문턱 전압 분포들 간의 거리는 줄어들게 된다. As the number of bits stored per cell increases, the number of threshold voltage distributions increases. Therefore, in order to provide a sufficient read margin and the number of threshold voltage distributions corresponding to the number of bits stored per cell, a threshold voltage window in which the threshold voltages of the memory cells are distributed must be sufficiently secured. However, since the voltage window in which the threshold voltage distributions can be placed is limited to a certain range (see D1 in FIG. 3), as k increases, the distance between adjacent threshold voltage distributions decreases.
멀티 비트 플래시 메모리의 실제 구현에 있어서, 각 데이터 상태의 문턱전압 분포는 이상적이지 못한 형태로 변형될 수 있다(도 3의 점선 참조). 이러한 현상은 하나의 메모리 셀에 저장된 데이터의 비트 수가 증가함에 따라 더욱 심각해질 것이다. 또한, 이러한 현상은 전하 손실, 시간의 경과, 온도의 증가, 인접한 셀의 프로그래밍시 생기는 커플링, 인접한 셀의 읽기, 셀 결함 등과 같은 다양한 원인들로 인해 더욱 심각해질 것이다. 이상과 같은 문턱전압 분포의 변형은, 읽기 에러 등을 유발할 수 있으며, 이러한 문제를 방지하기 위해 여러 가지 방안이 제시되고 있다. 그 중 하나로서, 도 4에 도시된 바와 같이 메모리 셀의 문턱 전압의 일부가 음의 전압 영역에 분포되는 방안이 제시되고 있다. In a practical implementation of a multi-bit flash memory, the threshold voltage distribution of each data state can be transformed into a non-ideal form (see dotted line in FIG. 3). This phenomenon will become more serious as the number of bits of data stored in one memory cell increases. In addition, this phenomenon will be aggravated by various causes such as charge loss, time lapse, temperature increase, coupling when programming adjacent cells, reading adjacent cells, cell defects, and the like. The deformation of the threshold voltage distribution as described above may cause a read error and the like, and various methods have been proposed to prevent such a problem. As one of them, as shown in FIG. 4, a method of distributing a part of threshold voltages of a memory cell in a negative voltage region is proposed.
메모리 셀의 문턱 전압의 일부가 음의 전압 영역에 분포되는 구성에 따르면, 메모리 셀의 전체 문턱전압의 분포 범위(D2)가 도 3에 도시된 전체 문턱전압의 분포 범위(D1) 보다 넓어지게 된다(즉, D2>D1). 넓어진 전체 문턱전압의 분포 범위(D2)는 복수의 프로그램 상태들 사이의 마진을 좀 더 넓게 확보해 줄 수 있다. 전체 문턱전압의 분포 범위(D2)가 음의 전압 영역으로 확장될수록, 전체 문턱전압의 분포 범위는 더욱 넓어지게 된다. 또한, 전체 문턱전압의 분포 범위(D2)가 음의 전압 영역으로 확장될수록, 음전압 발생기(175)에서 발생되는 음전압의 레벨이 더욱 다양해 지고, 다양한 레벨의 음전압을 고속으로 발생하기 위한 방안이 절실히 요구된다.According to the configuration in which a part of the threshold voltages of the memory cells are distributed in the negative voltage region, the distribution range D2 of the total threshold voltages of the memory cells becomes wider than the distribution range D1 of the total threshold voltages shown in FIG. 3. (Ie, D2> D1). The wider distribution range D2 of the overall threshold voltage can secure a wider margin between the plurality of program states. As the distribution range D2 of the total threshold voltage is extended to the negative voltage region, the distribution range of the total threshold voltage becomes wider. In addition, as the distribution range D2 of the entire threshold voltage is extended to the negative voltage region, the level of the negative voltage generated by the
따라서, 본 발명의 플래시 메모리 장치(100)는, 다양한 레벨의 음전압을 발생함에 있어서, 음의 워드라인 전압 레벨을 고속으로 변환할 수 있는 방안을 제공한다. 이와 같은 본 발명의 구성에 따르면, 음의 전압 영역에 분포된 데이터 상태에 대한 읽기 동작 및 검증 동작을 효율적으로 수행할 수 있게 된다.Accordingly, the
아래에서는, 음의 검증 전압을 연속해서 발생할 때의 음전압 발생 방법에 대해 예시적으로 설명될 것이다. 그러나, 이는 본 발명이 적용되는 일 예에 불과하며, 본 발명에 따른 음전압 발생 방법은 특정 형태의 음전압(예를 들면, 검증 전압, 읽기 전압) 등에만 국한되지 않고, 다양한 종류의 음전압들(예를 들면, 다양한 종류의 음의 워드라인 전압들)에 적용될 수 있다. In the following, a negative voltage generation method when continuously generating negative verification voltages will be described as an example. However, this is only an example to which the present invention is applied, and the negative voltage generation method according to the present invention is not limited to a specific type of negative voltage (for example, a verification voltage and a read voltage), and various kinds of negative voltages. (E.g., various kinds of negative word line voltages).
도 5는 메모리 셀의 문턱 전압의 일부가 음의 전압 영역에 분포된 경우의 문턱 전압 산포와, 이에 대응되는 검증 전압들과 읽기 전압들을 예시적으로 보여주는 도면이다. 도 6은 도 5에 도시된 검증 전압들을 이용한 프로그램 동작을 예시적으로 보여주는 도면이다.FIG. 5 is a diagram illustrating a threshold voltage distribution when a portion of a threshold voltage of a memory cell is distributed in a negative voltage region, and corresponding verification and read voltages. FIG. 6 is a diagram illustrating a program operation using the verify voltages shown in FIG. 5.
도 5에서, 가로 축은 메모리 셀들의 문턱 전압을 나타내고, 세로 축은 메모리 셀들의 수를 나타낸다. 도 5에는 메모리 셀들이 소거 상태(ST0), 제 1 프로그램 상태(ST1), 제 2 프로그램 상태(ST2), 및 제 3 프로그램 상태(ST3)를 갖는 경우가 예시적으로 도시되어 있다. 그러나, 이는 본 발명을 설명하기 위한 구성일 뿐, 메모리 셀들이 가질 수 있는 논리 상태(ST0?ST3) 및 논리 상태의 개수는 특정 형태에 국한되지 않고 다양하게 구성 가능하다.In FIG. 5, the horizontal axis represents threshold voltages of the memory cells, and the vertical axis represents the number of memory cells. 5 illustrates an example in which memory cells have an erase state ST0, a first program state ST1, a second program state ST2, and a third program state ST3. However, this is only a configuration for explaining the present invention, and the number of logic states ST0 to ST3 and logic states that memory cells can have is not limited to a specific form and can be variously configured.
불휘발성 메모리(100)는, 덮어쓰기(rewrite)가 불가능하기 때문에 프로그램 동작을 수행하기에 앞서 메모리 셀들이 소거 상태(ST0)에 있어야만 한다. 그러므로, 메모리 셀들이 도 5에 도시된 문턱전압 분포를 갖기 위해서는, 프로그램이 수행되기에 앞서 메모리 셀들의 문턱 전압이 소거 검증 전압(Vvfye) 보다 낮은 문턱 전압 분포(즉, ST0)를 갖도록 소거되어야만 한다. 메모리 셀들의 문턱 전압이 소거 상태(ST0)로 된 후에, 비로소 메모리 셀들이 소거 상태(ST0)와 제 1 내지 제 3 프로그램 상태(ST1?ST3) 중 어느 하나의 상태로 프로그램될 수 있다. 여기서, 제 1 프로그램 상태(ST1)의 메모리 셀들의 문턱 전압은 제 1 검증 전압(Vvfy1) 보다 높게 구성된다. 제 2 프로그램 상태(ST2)의 메모리 셀들의 문턱 전압은 제 2 검증 전압(Vvfy2) 보다 높게 구성된다. 그리고, 제 3 프로그램 상태(ST3)의 메모리 셀들의 문턱 전압은 제 3 검증 전압(Vvfy3) 보다 높게 구성된다.Since the
메모리 셀들에 대한 프로그램 동작이 완료되고 나면, 정상 읽기 동작(normal read operation)을 통해 각각의 프로그램 상태(ST0?ST3)의 데이터가 읽혀지게 된다. 정상 읽기 동작에서 각각의 프로그램 상태(ST0?ST3)를 구분하기 위해서는, 도 5에 도시된 바와 같이 복수의 읽기 전압들(Vrd1?Vrd3)이 적용될 수 있다.After the program operation for the memory cells is completed, the data of each program state ST0 to ST3 is read through a normal read operation. In order to distinguish each program state ST0 to ST3 in the normal read operation, as illustrated in FIG. 5, a plurality of read voltages Vrd1 to Vrd3 may be applied.
예시적인 실시예에 있어서, 제 1 및 제 2 읽기 전압(Vrd1, Vrd2)은 음전압으로 구성될 수 있다, 음전압 중에서도 제 2 읽기 전압(Vrd2)은 제 1 읽기 전압(Vrd1) 보다 높은 레벨의 음전압으로 구성될 수 있다. 제 3 읽기 전압(Vrd3)은 양의 전압으로서, 제 2 읽기 전압(Vrd2) 보다 높은 레벨을 갖도록 구성될 수 있다. 제 3 읽기 전압(Vrd3)은 양의 저전압으로 구성될 수 있다. 제 3 읽기 전압(Vrd3)은 제어 로직(190)의 제어에 따라서 저전압 발생기(173)로부터 발생될 수 있다. 제 1 및 제 2 읽기 전압(Vrd1, Vrd2)은 모두 제어 로직(190)의 제어에 따라서 음전압 발생기(175)로부터 발생될 수 있다. In an exemplary embodiment, the first and second read voltages Vrd1 and Vrd2 may be configured as negative voltages. Among the negative voltages, the second read voltage Vrd2 may have a higher level than the first read voltage Vrd1. It can be configured with a negative voltage. The third read voltage Vrd3 is a positive voltage and may be configured to have a level higher than the second read voltage Vrd2. The third read voltage Vrd3 may be configured as a positive low voltage. The third read voltage Vrd3 may be generated from the
도 5에 도시된 문턱전압 분포의 경우, 음전압 발생기(175)는 제어 로직(190)의 제어에 따라서 제 1 읽기 전압(Vrd1)이 발생된 이후에 곧바로 제 2 읽기 전압(Vrd2)을 발생하거나, 또는 제 2 읽기 전압(Vrd2)이 발생된 이후에 제 1 읽기 전압(Vrd1)을 발생하도록 구성될 수 있다. 연속된 읽기 동작의 수행시 인가되는 읽기 전압의 발생 순서는 제어 로직(190)의 제어에 따라서 다양하게 구성될 수 있다. In the threshold voltage distribution illustrated in FIG. 5, the
예를 들어, 제 1 읽기 전압(Vrd1)이 발생된 이후에 곧바로 제 2 읽기 전압(Vrd2)이 발생되는 경우, 본 발명에서는 음전압 레벨의 변화에 소요되는 시간을 줄이기 위해, 음전압 발생기(175)의 출력(즉, 제 1 읽기 전압(Vrd1))을 일정 시간 동안 빠른 속도로 방전한 후, 음전하 펌핑을 수행하여 제 2 읽기 전압(Vrd2)을 발생할 수 있다. 이와 같은 본 발명의 구성에 따르면, 낮은 음전압 레벨에서 높은 음전압 레벨로의 음전압 변환 속도가 향상될 수 있다. For example, when the second read voltage Vrd2 is generated immediately after the first read voltage Vrd1 is generated, in the present invention, to reduce the time required for the change of the negative voltage level, the
그리고, 예를 들어 제 2 읽기 전압(Vrd2)이 발생된 이후에 곧바로 제 1 읽기 전압(Vrd1)이 발생되는 경우, 본 발명에서는 음전압 발생기(175)의 출력(즉, 제 2 읽기 전압(Vrd2))을 방전하는 동작을 생략하고, 곧바로 음전하 펌핑을 수행하여 제 1 읽기 전압(Vrd1)을 발생할 수 있다. 이와 같은 본 발명의 구성에 따르면, 연속해서 발생되는 서로 다른 레벨의 음의 읽기 전압들의 레벨에 따라서 방전 동작이 선택적으로 수행될 수 있다. 따라서, 서로 다른 레벨의 음전압들에 대한 전압 발생 속도가 향상될 수 있다. For example, when the first read voltage Vrd1 is generated immediately after the second read voltage Vrd2 is generated, the output of the negative voltage generator 175 (that is, the second read voltage Vrd2) is generated in the present invention. The operation of discharging)) may be omitted, and negative charge pumping may be immediately performed to generate the first read voltage Vrd1. According to the configuration of the present invention as described above, the discharge operation can be selectively performed according to the levels of the negative read voltages of different levels that are continuously generated. Therefore, the voltage generation rate for the negative voltages of different levels can be improved.
도 5 및 도 6을 참조하면, 메모리 셀들의 문턱 전압 산포를 정확하게 제어하기 위해, 플래시 메모리(100)는 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에 의해 프로그램될 수 있다. 이 경우, 각각의 프로그램 루프에서 프로그램에 사용될 프로그램 전압(Vpgm0?VpgmN)은, ISPP 방식에 따라 △Vp 만큼 단계적으로 증가된 전압 레벨을 갖는다. 예시적인 실시예에 있어서, 각각의 프로그램 루프에서는 1회의 프로그램 전압(Vpgm0?VpgmN)이 인가될 때마다 제 1 내지 제 3 검증 전압들(Vvfy1, Vvfy2, Vvfy3)을 이용한 3회의 검증 읽기 동작이 수행될 수 있다. 5 and 6, in order to accurately control threshold voltage distribution of memory cells, the
여기서, 프로그램 전압(Vpgm0?VpgmN)은 양의 고전압으로 구성될 수 있다. 예시적인 실시예에 있어서, 프로그램 전압(Vpgm0?VpgmN)은 제어 로직(190)의 제어에 따라서 고전압 발생기(171)로부터 발생될 수 있다. Here, the program voltages Vpgm0 to VpgmN may be configured as positive high voltages. In an exemplary embodiment, the program voltages Vpgm0 VpgmN may be generated from the
예시적인 실시예에 있어서, 제 1 및 제 2 검증 전압(Vvfy1, Vvfy2)은 음전압으로 구성될 수 있고, 제 2 검증 전압(Vvfy2)은 제 1 검증 전압(Vvfy1) 보다 높은 레벨의 음전압으로 구성될 수 있다. 제 3 검증 전압(Vvfy3)은 양의 전압으로서, 제 2 검증 전압(Vvfy2) 보다 높은 레벨을 갖도록 구성될 수 있다. In an exemplary embodiment, the first and second verify voltages Vvfy1 and Vvfy2 may be configured as negative voltages, and the second verify voltage Vvfy2 may be configured as negative voltages at a level higher than the first verify voltage Vvfy1. Can be configured. The third verify voltage Vvfy3 is a positive voltage and may be configured to have a level higher than the second verify voltage Vvfy2.
제 3 검증 전압(Vvfy3)은 양의 저전압으로 구성될 수 있다. 제 3 검증 전압(Vvfy3)은 제어 로직(190)의 제어에 따라서 저전압 발생기(173)로부터 발생될 수 있다. 제 1 및 제 2 검증 전압(Vvfy1, Vvfy2)은 모두 제어 로직(190)의 제어에 따라서 음전압 발생기(175)로부터 발생될 수 있다. 도 6에 도시된 프로그램 방식의 경우, 음전압 발생기(175)는 제 1 검증 전압(Vvfy1)이 발생된 이후에 곧바로 제 2 검증 전압(Vvfy2)을 발생하여야 한다. 본 발명에서는, 제 1 검증 전압(Vvfy1)이 발생된 후 제 2 검증 전압(Vvfy2)을 발생하는데 소요되는 시간을 줄이기 위해, 음전압 발생기(175)의 출력을 일정 시간 동안 빠른 속도로 방전한 후, 음전하 펌핑을 수행하여 제 2 검증 전압(Vvfy2)을 발생하는 구성을 갖는다. 이와 같은 본 발명의 구성에 따르면, 제 1 검증 전압(Vvfy1)으로부터 제 2 검증 전압(Vvfy2)을 발생할 때 방전을 수행하지 않는 방식보다 음전압 발생 속도가 더욱 향상될 수 있다. 서로 다른 레벨의 음전압을 연속해서 발생하기 위한 본 발명의 구성은 다음과 같다The third verification voltage Vvfy3 may be configured as a positive low voltage. The third verify voltage Vvfy3 may be generated from the
도 7은 본 발명에 따른 음전압 발생기(175)의 구성을 예시적으로 보여주는 블록도이다. 7 is a block diagram illustrating a configuration of a
도 7을 참조하면, 음전압 발생기(175)는 오실레이터(1751), 음전압 전하 펌프(1753), 스위치(1755), 방전부(1757), 및 전압 검출기(1759)를 포함할 수 있다. Referring to FIG. 7, the
제어 로직(190)(도 1 참조)은 플래시 메모리에서 수행되는 소거, 프로그램, 및 읽기 동작에서 필요로 하는 음전압 발생 순서 및 레벨에 따라서 오실레이터(1751)의 발진신호 발생 동작을 제어할 수 있다. 오실레이터(1751)의 발진신호 발생 동작은, 제어 로직(190)으로부터 발생된 활성화 신호(EN)에 의해 제어될 수 있다. 오실레이터(1751)는 제어 로직(190)로부터 발생된 활성화 신호(EN)에 의해, 또는 전압 검출기(1759)의 전압 검출 결과에 의해 활성화되어, 발진 신호를 생성할 수 있다. 예시적인 실시예에 있어서, 제어 로직(190)은 음전압 발생기(175)가 처음 동작하기 시작할 때 활성화 신호(EN)를 발생하여 오실레이터(1751)를 활성화시킬 수 있다. 그리고, 제어 로직(190)은 새로운 레벨의 음전압의 발생시(또는 발생되던 음전압의 레벨 변환시), 활성화 신호(EN)를 발생하여 오실레이터(1751)를 활성화시킬 수 있다. 예를 들면, 이전에 발생된 음전압 보다 높은 레벨의 음전압을 발생하는 경우에는, 음전압 전하 펌프(1753)의 음전하 펌핑 결과가 소정 시간 동안 방전된 후(또는 소정의 전압 레벨을 방전한 후) 활성화 신호(EN)를 발생하여 오실레이터(1751)를 활성화시킬 수 있다. 그리고, 이전에 발생된 음전압 보다 낮은 레벨의 음전압을 발생하는 경우에는, 방전 동작 없이 즉각적으로 활성화 신호(EN)를 발생하여 오실레이터(1751)를 활성화시킬 수 있다. The control logic 190 (see FIG. 1) may control the oscillation signal generation operation of the
음전압 전하 펌프(1753)는 오실레이터(1751)로부터 발생된 발진 신호에 응답해서 음전하 펌핑 동작을 수행하여, 음전압(NV)을 발생할 수 있다. 음전압 전하 펌프(1753)로부터 발생된 음전압(NV)은, 스위치(1755)의 스위칭 동작에 의해 출력단으로 곧바로 제공되거나, 또는 방전부(1757)를 통해 소정 시간 동안 방전된 후 출력단으로 제공될 수 있다. The negative
제어 로직(190)은 플래시 메모리에서 수행되는 소거, 프로그램, 및 읽기 동작에서 필요로 하는 음전압 발생 순서 및 레벨에 따라서 스위치(1755)의 스위칭 동작을 제어할 수 있다. 스위치(1755)는 스위칭 소자 또는 전송 게이트로서 전계 효과 트랜지스터(FET, Field Effect Transistor)로 구성될 수 있다. 스위치(1755)의 스위칭 동작은 제어 로직(190)으로부터 발생된 스위칭 신호(SW)에 의해 제어될 수 있다. The
예를 들면, 음전압 전하 펌프(1753)가 최초로 음전압을 발생하기 시작하거나, 또는 음전압 전하 펌프(1753)가 제 1 음전압과, 제 1 음전압 보다 같거나 낮은 제 2 음전압을 연속해서 발생하는 경우, 제어 로직(190)은 음전압 전하 펌프(1753)의 음전하 펌핑 결과가 출력단으로 제공되도록 스위칭 신호(SW)를 통해 스위치(1755)의 스위칭 동작을 제어할 수 있다. 이 경우, 음전압 전하 펌프(1753)의 출력은 방전되지 않고 스위치(1755)를 통해 그대로 출력단으로 제공된다. For example, the negative
이와 달리, 음전압 전하 펌프(1753)가 제 1 음전압(예를 들면, 도 6의 제 1 검증 전압(Vvfy1))을 발생한 후 제 1 음전압 보다 높은 레벨의 제 2 음전압(예를 들면, 도 6의 제 2 검증 전압(Vvfy2))을 발생하는 경우, 제어 로직(190)은 음전압 전하 펌프(1753)의 음전하 펌핑 결과가 소정 시간 동안 방전부(1757)로 제공되도록 스위칭 신호(SW)를 통해 스위치(1755)의 스위칭 동작을 제어할 수 있다. 이 경우, 스위치(1755)는 스위칭 신호(SW)에 응답하여 음전압 전하 펌프(1753)와 방전부(1757)를 소정 시간 동안 연결한 후 차단될 것이다. 그리고 나서, 스위치(1755)는 스위칭 신호(SW)에 응답하여 음전압 전하 펌프(1753)와 출력단을 연결할 것이다. 이와 같은 스위치(1755)의 스위칭 동작에 따르면, 음전압 전하 펌프(1753)의 음전하 펌핑 결과가 방전부(1757)를 통해 소정 시간 동안 빠른 속도로 방전될 수 있게 된다. Alternatively, after the negative
방전부(1757)는 음전압 전하 펌프(1753)로부터 발생된 음전압(NV)을 단시간 내에 방전하도록 구성될 수 있다. 일 실시예에 있어서, 방전부(1757)에 의해 방전된 결과는 타겟 음전압 레벨보다 높은 레벨을 갖도록 구성될 수 있다. 다른 실시예에 있어서, 방전부(1757)에 의해 방전된 결과는 타겟 음전압 레벨보다 높고, 접지 레벨 보다 같거나 낮은 레벨을 갖도록 구성될 수도 있다. 방전부(1757)에 의해 방전되는 전압의 레벨은 특정 형태에 국한되지 않고 다양하게 구성될 수 있다. The discharge unit 1575 may be configured to discharge the negative voltage NV generated from the negative
전압 검출기(1759)는 출력단을 통해 출력되는 음전압(NV)의 레벨을 감지하고, 감지된 음전압을 타켓 음전압과 비교한다. 그리고 나서, 전압 검출기(1759)는 감지된 음전압과 타켓 음전압의 비교 결과를 오실레이터(1751)에게 전압 검출 결과로서 출력한다. 오실레이터(1751)는 전압 검출기(1759)의 전압 검출 결과에 응답해서, 발진 신호를 생성한다. 전압 검출기(1759)의 전압 비교에 사용되는 타켓 음전압(TNV1, TNV2, …)은, 플래시 메모리에서 수행되는 소거, 프로그램, 및 읽기 동작에서 필요로 하는 음전압 발생 순서 및 레벨에 따라서 제어 로직(190)에 의해 설정 또는 제공될 수 있다.The voltage detector 1959 detects the level of the negative voltage NV output through the output terminal, and compares the detected negative voltage with the target negative voltage. Then, the
예를 들어, 도 7에 도시된 음전압 발생기(175)가 도 6에 도시된 제 1 검증 전압(Vvfy1)을 발생한 후, 제 1 검증 전압(Vvfy1) 보다 높은 제 2 검증 전압(Vvfy2)을 연속해서 발생하는 경우를 예를 들어 보자. For example, after the
제 1 검증 전압(Vvfy1)을 발생될 때, 전압 검출기(1759)에는 제 1 타켓 음전압(TNV1)이 기준 전압으로서 설정될 것이다. 이 때, 전압 검출기(1759)의 전압 검출 결과가 "감지된 음전압이 제 1 타켓 음전압(TNV1) 보다 높음"을 의미하는 경우(예를 들면, 논리 하이 레벨), 오실레이터(1751)는 발진 신호를 생성하게 된다. 음전압 전하 펌프(1753)는 오실레이터(1751)로부터 발생된 발진 신호에 응답해서 음전하 펌핑 동작을 수행하고, 더 낮아진 레벨의 음전압(NV)을 발생하게 된다. 그리고, 전압 검출기(1759)의 전압 검출 결과가 "감지된 음전압이 제 1 타켓 음전압(TNV1)과 같거나 낮음"을 의미하는 경우(예를 들면, 논리 로우 레벨), 오실레이터(1751)는 발진 신호의 생성을 중지한다. 발진 신호가 중지됨에 따라, 음전압 전하 펌프(1753)는 음전하 펌핑 동작을 중지하게 된다. 그 결과, 음전압 발생기(175)로부터 발생된 음전압(NV)의 레벨(즉, 제 1 검증 전압(Vvfy1))이 제 1 타겟 음전압(TNV1) 레벨을 유지하게 된다.When the first verify voltage Vvfy1 is generated, the first target negative voltage TNV1 will be set as the reference voltage in the voltage detector 1959. At this time, when the voltage detection result of the
이어서, 제 2 검증 전압(Vvfy2)이 발생될 때, 전압 검출기(1759)에는 제 2 타켓 음전압(TNV2)이 기준 전압으로서 새롭게 설정될 것이다. 이 때, 전압 검출기(1759)의 전압 검출 결과가 "감지된 음전압이 제 2 타켓 음전압(TNV2) 보다 높음"을 의미하는 경우(예를 들면, 논리 하이 레벨), 오실레이터(1751)는 발진 신호를 생성하게 된다. 음전압 전하 펌프(1753)는 오실레이터(1751)로부터 발생된 발진 신호에 응답해서 음전하 펌핑 동작을 수행하고, 더 낮아진 레벨의 음전압(NV)을 발생하게 된다. 그리고, 전압 검출기(1759)의 전압 검출 결과가 "감지된 음전압이 제 2 타켓 음전압(TNV2)과 같거나 낮음"을 의미하는 경우(예를 들면, 논리 로우 레벨), 오실레이터(1751)는 발진 신호의 생성을 중지한다. 발진 신호가 중지됨에 따라, 음전압 전하 펌프(1753)는 음전하 펌핑 동작을 중지하게 된다. 그 결과, 음전압 발생기(175)로부터 발생된 음전압(NV)의 레벨(즉, 제 2 검증 전압(Vvfy2))이 제 2 타겟 음전압(TNV2) 레벨을 유지하게 된다.Subsequently, when the second verify voltage Vvfy2 is generated, the second target negative voltage TNV2 will be newly set as the reference voltage in the
출력단을 통해 출력된 음전압(NV)(예를 들면, 제 1 및 제 2 검증 전압(Vvfy1, Vvfy 2))은, 도 1에 도시된 전압 스위치 회로(180) 및 행 디코더(120)를 통해 워드라인으로 인가될 수 있다. 워드라인으로 인가되는 음전압(NV)은, 검증 전압 또는 읽기 전압으로 이용될 수 있고, 프로그램 동작시 선택된 워드라인과 인접 워드라인들 사이의 커플링을 방지하기 위한 디커플링 전압 또는 블로킹 전압 등으로 이용될 수도 있다. 이 외에도, 출력단을 통해 출력된 음전압(NV)은, 웰 영역으로 인가될 수도 있다. The negative voltage NV (for example, the first and second verification voltages Vvfy1 and Vvfy 2) output through the output terminal is connected to the
이상과 같은 본 발명의 음전압 발생기(175)의 구성에 따르면, 제어 로직(190)의 제어에 따라서 복수의 음전압들을 연속해서 발생하되, 연속해서 발생되는 음전압의 레벨을 고속으로 변환할 수 있게 된다. 특히, 이전에 발생된 음전압 보다 높은 레벨의 음전압을 연속해서 발생하는 경우, 본 발명의 음전압 발생기(175)는 이전에 발생된 음전압을 일정 시간 동안 빠른 속도로 방전시킨 후(또는 일정 전압 레벨을 방전한 후), 음전하 펌핑을 통해 원하는 레벨의 음전압을 발생한다. 그 결과, 이전에 발생된 음전압 보다 더 높은 레벨의 음전압으로의 전압 천이에 소요되는 지연 시간을 최소화할 수 있고, 빠른 시간 내에 원하는 레벨의 음전압을 발생할 수 있게 된다. According to the configuration of the
도 7에 도시된 음전압 발생기(175)의 구성은, 본 발명이 적용되는 일 실시예에 해당된다. 따라서, 본 발명에 따른 음전압 발생기(175)의 구성은 특정 형태에 국한되지 않고 다양한 형태로 변경 및 변형 가능하다. 예를 들면, 도 7에는 도시되어 있지는 않지만, 본 발명의 음전압 발생기(175)의 출력단에는 출력되는 음전압의 레벨을 레귤레이팅하는 레귤레이터가 더 구비될 수 있고, 다양한 종류의 부가 회로들이 더 구비될 수 있다. The configuration of the
도 8은 본 발명에 따른 음전압 발생 방법을 예시적으로 보여주는 흐름도이다. 그리고, 도 9 및 도 10은 본 발명의 음전압 발생 방법에 따른 음전압 발생 과정을 예시적으로 보여주는 도면이다. 도 9 및 도 10에는 도 5 및 도 6에 도시된 제 1 및 제 2 검증 전압(Vvfy1, Vvfy2)의 발생 과정이 예시적으로 도시되어 있다. 그러나, 도 9 및 도 10에 도시된 음전압은 본 발명이 적용되는 일 예에 불과하며, 본 발명에서 발생될 수 있는 음전압의 종류 및 전압 레벨 등은, 특정 형태에 국한되지 않고 다양하게 구성 가능하다. 8 is a flowchart illustrating an example of a negative voltage generation method according to the present invention. 9 and 10 exemplarily illustrate a negative voltage generating process according to the negative voltage generating method of the present invention. 9 and 10 exemplarily illustrate a process of generating the first and second verification voltages Vvfy1 and Vvfy2 illustrated in FIGS. 5 and 6. However, the negative voltages shown in FIGS. 9 and 10 are merely examples to which the present invention is applied, and the types and voltage levels of the negative voltages that may be generated in the present invention are not limited to a specific form and are variously configured. It is possible.
도 8을 참조하면, 본 발명의 음전압 발생 방법은 먼저 음전압이 연속적으로 발생될 것인지 여부가 판별될 수 있다(S1000 단계). 음전압이 연속적으로 발생될 것인지의 여부는, 플래시 메모리(100)의 프로그램, 소거, 및 읽기 동작을 제어하는 제어 로직(190)에 의해 결정될 수 있다.Referring to FIG. 8, the negative voltage generation method of the present invention may first determine whether negative voltages are continuously generated (S1000). Whether the negative voltage is to be continuously generated may be determined by the
S1000 단계에서의 판별 결과, 음전압이 연속적으로 발생되지 않을 경우 수순(flow)은 S1400 단계로 진행하여 음전하 펌핑이 수행된다(S1400 단계). 음전압이 연속적으로 발생되지 않는 경우는, 예를 들면 1 레벨의 음전압만 발생되는 경우가 해당될 수 있고, 서로 다른 레벨의 음전압이 불연속적으로 발생되는 경우 등이 해당될 수 있다. 이어서, S1500 단계에서는, 음전하 펌핑 결과가 타겟 음전압과 같거나 낮은지 여부가 판별된다. S1500 단계에서의 판별 결과, 음전하 펌핑 결과가 타겟 음전압과 같거나 낮지 않으면, 음전하 펌핑 결과가 타겟 음전압과 같거나 낮아질 때까지 S1400 단계의 음전하 펌핑 동작을 지속한다. 그리고, S1500 단계에서의 판별 결과, 음전하 펌핑 결과가 타겟 음전압과 같거나 낮으면, 음전하 펌핑 동작을 중지한다(S1600 단계). As a result of the determination in step S1000, when no negative voltage is continuously generated, the flow proceeds to step S1400 to perform negative charge pumping (step S1400). When the negative voltages are not continuously generated, for example, only one level of negative voltages may be generated, or when different levels of negative voltages are discontinuously generated. Subsequently, in step S1500, it is determined whether the negative charge pumping result is equal to or lower than the target negative voltage. If the determination result in step S1500, the negative charge pumping result is not equal to or lower than the target negative voltage, the negative charge pumping operation of the step S1400 is continued until the negative charge pumping result is equal to or lower than the target negative voltage. In operation S1600, when the negative charge pumping result is equal to or lower than the target negative voltage, the negative charge pumping operation is stopped (step S1600).
그리고 S1000 단계에서의 판별 결과, 음전압이 연속적으로 발생될 경우 타겟 음전압이 바로 이전에 발생된 음전압에 대응되는 이전의 타겟 음전압 보다 높은지 여부가 판별된다(S1100 단계). 음전압이 연속적으로 발생되는 경우는, 예를 들면 도 6에 도시된 바와 같이 제 1 검증 전압(Vvfy1)이 발생된 이후에 곧바로 제 2 검증 전압(Vvfy2)이 발생되는 경우 등이 해당될 수 있다.As a result of the determination in step S1000, when the negative voltage is continuously generated, it is determined whether the target negative voltage is higher than the previous target negative voltage corresponding to the negative voltage generated immediately before (S1100). When the negative voltage is continuously generated, for example, the second verification voltage Vvfy2 may be generated immediately after the first verification voltage Vvfy1 is generated, as illustrated in FIG. 6. .
S1100 단계에서의 판별 결과, 타겟 음전압이 이전의 타겟 음전압 보다 높으면, 음전압 발생기(175)의 출력은 방전부(1757)를 통해 단시간 내에 방전될 수 있다(S1200 단계). 음전압 발생기(175)의 출력에 대한 방전은, 제어 로직(190)으로부터 발생된 스위칭 제어 신호(SW)에 의해 스위치(1755)의 스위칭 동작을 제어함으로써 제어될 수 있다. As a result of the determination in step S1100, if the target negative voltage is higher than the previous target negative voltage, the output of the
도 9 및 도 10을 참조하면, 제 2 검증 전압(Vvfy2)은 제 1 검증 전압(Vvfy1) 보다 높은 레벨의 음전압으로 구성될 수 있다. 도 9 및 도 10에서, 이전의 타겟 음전압(TNV1)은 제 1 검증 전압(Vvfy1)에 해당되고, 새로운 타겟 음전압(TNV2)은 제 2 검증 전압(Vvfy2)에 해당될 수 있다. 타켓 음전압(TNV1, TNV2)은, 플래시 메모리에서 수행되는 소거, 프로그램, 및 읽기 동작에서 필요로 하는 음전압 발생 순서 및 레벨에 따라서 제어 로직(190)에 의해 음전압 발생기(175)에 설정 또는 제공될 수 있다. 9 and 10, the second verify voltage Vvfy2 may be configured with a negative voltage having a level higher than that of the first verify voltage Vvfy1. 9 and 10, the previous target negative voltage TNV1 may correspond to the first verify voltage Vvfy1, and the new target negative voltage TNV2 may correspond to the second verify voltage Vvfy2. The target negative voltages TNV1 and TNV2 are set to the
제 1 검증 전압(Vvfy1)이 발생된 이후에 제 2 검증 전압(Vvfy2)이 연속해서 발생되는 경우, 제어 로직(190)은 음전압 발생기(175)에 설정 또는 제공될 타켓 음전압을 TNV1에서 TNV2으로 변경할 것이다. 이 경우, 음전압 발생기(175)의 출력은 t12에서 t13 구간 동안 제어 로직(190)의 제어에 의해서 음전압 발생기(175)를 통해 단시간 내에 방전될 수 있다. When the second verify voltage Vvfy2 is continuously generated after the first verify voltage Vvfy1 is generated, the
도 9에는, 음전압 발생기(175)의 출력이 타겟 음전압(TNV2)보다 높고 접지 레벨 보다 낮은 레벨로 방전되는 되는 경우가 예시적으로 도시되어 있다. 그리고, 도 10에는 음전압 발생기(175)의 출력이 타겟 음전압(TNV2) 보다 높고 접지 레벨 보다 같거나 낮은 레벨로 방전되는 되는 경우가 예시적으로 도시되어 있다. 도 9 및 도 10에 도시된 바와 같이, 음전압 발생기(175)의 출력은 타겟 음전압(TNV2)과 접지 전압 사이에서 일부 레벨만 방전될 수도 있고, 접지 레벨로 완전히 방전될 수도 있다. 음전압 발생기(175)의 출력의 방전 정도는 방전 동작이 수행되는 시간(△t1, △t2)을 조절함에 의해서, 또는 방전되는 레벨의 크기(△V1, △V2)를 조절함에 의해서 조정 가능하다. 음전압 발생기(175)의 출력의 방전되는 레벨의 크기(△V1, △V2)는, 타겟 음전압(TNV2) 보다 높고 접지 레벨 보다 같거나 낮은 전압의 범위 내에서 다양하게 변경 및 변형 가능하다. 9 illustrates a case where the output of the
다시 도 8을 참조하면, 1300 단계에서는 방전된 음전압 발생기(175)의 출력이 타겟 음전압(TNV2)보다 높은지 여부가 판별될 수 있다. 1300 단계에서의 판별 결과, 방전된 음전압 발생기(175)의 출력이 타겟 음전압(TNV2)보다 높지 않으면, 음전압 발생기(175)의 방전 결과가 타겟 음전압(TNV2) 보다 높아질 때까지 방전 동작이 지속 된다. 그리고, 1300 단계에서의 판별 결과, 방전된 음전압 발생기(175)의 출력이 타겟 음전압(TNV2) 보다 높으면, 방전 동작이 중지되고 음전하 펌핑 동작이 수행된다(S1400 단계). Referring back to FIG. 8, in
S1400 단계에서 수행되는 음전하 펌핑 동작은, 도 9에 도시된 t13에서 t14 구간, 또는 도 10에 도시된 t13'에서 t14' 구간 동안 제어 로직(190)의 제어에 의해 수행될 수 있다. 예를 들면, t13에서 t14 구간, 또는 t13'에서 t14' 구간 동안 음전압 발생기(175)의 오실레이터(1751)는 제어 로직(190)으로부터 발생된 활성화 신호(EN)에 응답해서 발진 신호를 발생할 수 있다. 그리고, 음전압 전하 펌프(1753)는 오실레이터(1751)로부터 발생된 발진 신호에 응답해서 음전하 펌핑 동작을 수행할 수 있다.The negative charge pumping operation performed in step S1400 may be performed by the
이어서, S1500 단계에서는 음전하 펌핑 결과가 타겟 음전압(TNV2)과 같거나 낮은지 여부가 판별된다. S1500 단계에서의 판별 결과, 음전하 펌핑 결과가 타겟 음전압(TNV2)과 같거나 낮지 않으면, 음전하 펌핑 결과가 타겟 음전압(TNV2)과 같거나 낮아질 때까지 S1400 단계의 음전하 펌핑 동작을 지속한다. 그리고, S1500 단계에서의 판별 결과, 음전하 펌핑 결과가 타겟 음전압(TNV2)과 같거나 낮으면, 음전하 펌핑 동작을 중지한다(S1600 단계). 이상과 같은 음전하 펌핑 동작에 따르면, 도 9 및 도 10에 A 및 A'로 각각 표시된 파형의 타겟 음전압(TNV2)을 발생할 수 있게 된다. 이 경우, t14 또는 t14' 지점에서 안정된 레벨의 타겟 음전압(TNV2)이 제 2 검증 전압(Vvfy2)으로서 획득될 수 있게 된다.In operation S1500, it is determined whether the negative charge pumping result is equal to or lower than the target negative voltage TNV2. If the determination result in step S1500, the negative charge pumping result is not equal to or lower than the target negative voltage (TNV2), the negative charge pumping operation of the step S1400 is continued until the negative charge pumping result is equal to or lower than the target negative voltage (TNV2). If the negative charge pumping result is equal to or lower than the target negative voltage TNV2, the negative charge pumping operation is stopped (S1600). According to the negative charge pumping operation as described above, it is possible to generate the target negative voltage TNV2 of the waveforms indicated by A and A 'in FIGS. 9 and 10, respectively. In this case, the target negative voltage TNV2 having a stable level at the point t14 or t14 'can be obtained as the second verification voltage Vvfy2.
만일, 이전의 타겟 음전압(TNV1) 보다 높은 타겟 음전압(TNV2)으로의 음전압 천이 동작시, 이상에서 설명된 본 발명의 음전압 발생 방법이 적용되지 않는다면, 제 1 검증 전압(Vvfy1)으로부터 제 2 검증 전압(Vvfy2)으로의 음전압 천이시 방전 동작은 물론 음전하 펌핑 동작 역시 수행되지 않게 될 것이다. 왜냐하면, 음전하 펌핑 동작은 현재보다 더 낮은 레벨의 음전압을 발생할 때 수행되는 것이므로, 이전에 발생되었던 제 1 검증 전압(Vvfy1) 보다 높은 레벨의 음전압인 제 2 검증 전압(Vvfy2)을 발생할 때에는 음전하 펌핑 이 수행되지 않게 되기 때문이다. 따라서, 본 발명의 음전압 발생 방법이 적용되지 않는 경우, 제 1 검증 전압(Vvfy1)으로부터 제 2 검증 전압(Vvfy2)으로의 천이 동작은, 도 9 및 도 10의 B로 표시된 그래프(점선 표시)와 같이 완만한 천이 특성을 갖게 될 것이다. 이 경우, 제 2 검증 전압(Vvfy2)은 t14(또는 t14') 보다 늦은 t15 지점에서 비로소 안정된 레벨을 갖게 될 것이다. 즉, 본 발명에 따른 음전압 발생 방법이 적용되지 않을 경우, 제 1 검증 전압(Vvfy1)으로부터 제 2 검증 전압(Vvfy2)으로의 천이에 시간이 많이 소요됨을 알 수 있다. If the negative voltage generation method of the present invention described above is not applied to the negative voltage transition operation to the target negative voltage TNV2 higher than the previous target negative voltage TNV1, the first verification voltage Vvfy1 may be used. When the negative voltage transitions to the second verification voltage Vvfy2, the discharge operation as well as the negative charge pumping operation will not be performed. Because the negative charge pumping operation is performed when generating a negative voltage of a lower level than the present time, the negative charge is generated when a second verifying voltage Vvfy2 that is a negative voltage of a level higher than the first generated verifying voltage Vvfy1 is generated. This is because pumping is not performed. Therefore, when the negative voltage generation method of the present invention is not applied, the transition operation from the first verification voltage Vvfy1 to the second verification voltage Vvfy2 is a graph (dotted line display) indicated by B of FIGS. 9 and 10. This will have a gentle transition characteristic. In this case, the second verify voltage Vvfy2 will have a stable level only at a point t15 which is later than t14 (or t14 '). That is, when the negative voltage generation method according to the present invention is not applied, it can be seen that the transition from the first verification voltage Vvfy1 to the second verification voltage Vvfy2 takes a long time.
한편, 본 발명에 따른 음전압(즉, 음의 워드라인 전압) 발생 방법은, 연속해서 발생되는 음전압의 레벨에 따라서, 방전 동작을 수반하는 음전하 펌핑 동작과, 방전 동작을 수반하지 않는 음전하 펌핑 동작이 선택적으로 수행될 수 있다. 이상에서는, 음전압 천이시, 방전 동작을 수반하는 음전하 펌핑 동작이 수행되는 경우가 예를 들어 설명되었다. 음전압 천이시, 방전 동작을 수반하지 않는 음전하 펌핑 동작이 수행되는 경우는 아래와 같다. On the other hand, the negative voltage (i.e., negative word line voltage) generation method according to the present invention, according to the level of the negative voltage generated continuously, negative charge pumping operation with the discharge operation, negative charge pumping without the discharge operation The operation may optionally be performed. In the above, the case where the negative charge pumping operation accompanying the discharge operation is performed during the negative voltage transition has been described as an example. In the case of the negative voltage transition, a negative charge pumping operation that does not accompany the discharge operation is performed as follows.
도 11은 도 5에 도시된 검증 전압들을 이용한 프로그램 동작을 예시적으로 보여주는 도면이다. 그리고, 도 12는 본 발명의 음전압 발생 방법에 따른 음전압 발생 과정을 예시적으로 보여주는 도면이다. 도 12에는 도 11에 도시된 제 1 및 제 2 검증 전압(Vvfy1, Vvfy2)의 발생 과정이 예시적으로 도시되어 있다. 그러나, 이는 본 발명이 적용되는 일 예에 불과하며, 검증 전압의 전압 레벨 및 그것의 발생 순서는 다양하게 구성 가능하다.FIG. 11 is a diagram illustrating a program operation using the verify voltages shown in FIG. 5. 12 is a diagram illustrating a negative voltage generation process according to the negative voltage generation method of the present invention. FIG. 12 exemplarily illustrates a process of generating the first and second verification voltages Vvfy1 and Vvfy2 illustrated in FIG. 11. However, this is only an example to which the present invention is applied, and the voltage level of the verification voltage and the generation order thereof can be variously configured.
도 11 및 도 12를 참조하면, 본 발명에서 발생되는 제 1 및 제 2 검증 전압(Vvfy1, Vvfy2)의 레벨은 도 6, 도 9 및 도 10에 도시된 제 1 및 제 2 검증 전압(Vvfy1, Vvfy2)의 레벨과 동일하게 구성될 수 있으나, 제 1 및 제 2 검증 전압(Vvfy1, Vvfy2)의 발생 순서는 도 6, 도 9 및 도 10에 도시된 제 1 및 제 2 검증 전압(Vvfy1, Vvfy2)의 발생 순서와 상이하게 구성될 수 있다. 예를 들면, 제 2 검증 전압(Vvfy2)이 먼저 발생된 후, 제 2 검증 전압(Vvfy2) 보다 낮은 제 1 검증 전압(Vvfy1)이 나중에 발생되도록 구성될 수 있다. 이와 같은 경우, 제 2 검증 전압(Vvfy2)으로부터의 제 1 검증 전압(Vvfy1)으로의 음전압 천이시, 방전 동작이 수반되지 않고 곧바로 음전하 펌핑 동작이 수행될 것이다. 11 and 12, the levels of the first and second verification voltages Vvfy1 and Vvfy2 generated in the present invention are determined by the first and second verification voltages Vvfy1, which are illustrated in FIGS. 6, 9, and 10. The first and second verification voltages Vvfy1 and Vvfy2 may be configured in the same manner as the level of Vvfy2, but the first and second verification voltages Vvfy1 and Vvfy2 may be generated in the order of occurrence of the first and second verification voltages Vvfy1 and Vvfy2. ) May be configured differently from the order of occurrence. For example, the second verify voltage Vvfy2 may be generated first, and then the first verify voltage Vvfy1 lower than the second verify voltage Vvfy2 may be configured later. In such a case, when the negative voltage transitions from the second verify voltage Vvfy2 to the first verify voltage Vvfy1, the negative charge pumping operation will be performed immediately without the discharge operation.
구체적으로, 도 8과, 도 11 및 도 12를 참조하면, S1100 단계에서의 판별 결과, 새로운 타겟 음전압(TNT4)이 이전의 타겟 음전압(TNT3) 보다 높지 않으면, 수순(flow)은 S1500 단계로 진행한다. S1500 단계에서는, 펌핑 결과에 해당되는 음전압 발생기(175)의 출력이 타겟 음전압(TNT4) 과 같거나 낮은지 여부가 판별된다. S1500 단계에서의 판별 결과, 음전하 펌핑 결과가 타겟 음전압(TNT4)과 같거나 낮지 않으면, 음전하 펌핑 결과가 타겟 음전압(TNT4)과 같거나 낮아질 때까지 S1400 단계의 음전하 펌핑 동작을 지속한다. 그리고, S1500 단계에서의 판별 결과, 음전하 펌핑 결과가 타겟 음전압(TNT4)과 같거나 낮으면, 음전하 펌핑 동작을 중지한다(S1600 단계). Specifically, referring to FIGS. 8, 11, and 12, when the determination result in step S1100 indicates that the new target negative voltage TNT4 is not higher than the previous target negative voltage TNT3, the flow is performed in step S1500. Proceed to In operation S1500, it is determined whether the output of the
앞에서 설명한 바와 같이, 본 발명에서는 타겟 음전압과 이전의 타겟 음전압의 레벨에 따라서 방전을 수반한 음전하 펌핑 동작과, 방전을 수반하지 않은 음전하 펌핑 동작이 선택적으로 수행된다. 따라서, 음전압의 레벨 천이를 보다 효율적으로 달성할 수 있고, 음의 전압 영역에 분포된 데이터 상태에 대한 읽기 동작 및 검증 동작 또한 효율적으로 수행할 수 있게 된다. As described above, in the present invention, the negative charge pumping operation with discharge and the negative charge pumping operation without discharge are selectively performed according to the target negative voltage and the previous target negative voltage level. Therefore, the level transition of the negative voltage can be more efficiently achieved, and the read operation and the verify operation for the data states distributed in the negative voltage region can also be efficiently performed.
이상에서는 음전압 발생기(175)로부터 발생되는 음전압들 중 제 1 및 제 2 검증 전압(Vvfy1, Vvfy2)에 대해 예를 들어 설명되었다. 그러나, 이는 본 발명을 설명하기 위한 일 예에 불과하며, 본 발명에 따른 음전압 발생 방법은, 특정 형태의 음전압에 국한되지 않고, 서로 다른 레벨의 음의 워드라인 전압들을 발생하는 구성에 모두 적용 가능하다. 또한, 본 발명에서는, 음전압이 워드라인 전압으로 이용되는 경우가 예시적으로 설명되었으나, 본 발명에서 발생된 음전압은 워드라인 전압뿐만 아니라 다른 용도, 예를 들면 웰 전압으로, 또는 비트라인 전압으로도 이용될 수 있다.In the above, the first and second verification voltages Vvfy1 and Vvfy2 among the negative voltages generated from the
도 13은 본 발명의 일 실시예에 따른 메모리 셀 어레이의 구조를 보여주는 도면이다. 도 13에는 스택 플래시 구조의 셀 어레이(110_1)가 예시적으로 도시되어 있다.13 is a diagram illustrating a structure of a memory cell array according to an embodiment of the present invention. 13 illustrates a cell array 110_1 of a stacked flash structure.
도 13을 참조하면, 본 발명에 따른 플래시 메모리 장치는 입체적으로 배열된 메모리 셀들을 구비할 수 있다. 메모리 셀들은, MOS 트랜지스터 형성을 위한 반도체 기판으로 사용되는 적층된 복수개의 반도체층들에 형성될 수 있다. 도 13에는 설명의 편의를 위해 두 개의 반도체층들(즉, 제 1 반도체층(10') 및 제 2 반도체층(20'))이 도시되었지만, 반도체층의 수는 2 이상일 수 있다. Referring to FIG. 13, a flash memory device according to an embodiment of the present invention may include three-dimensionally arranged memory cells. The memory cells may be formed in a plurality of stacked semiconductor layers used as semiconductor substrates for forming MOS transistors. Although two semiconductor layers (ie, the
예시적인 실시예에 있어서, 제 1 반도체층(10')은 단결정 실리콘 웨이퍼일 수 있고, 제 2 반도체층(20')은 제 1 반도체층(10')(즉, 웨이퍼)를 씨드층으로 사용하는 에피택시얼 공정을 통해 형성된 단결정 실리콘 에피택시얼층일 수 있다. 일 실시예에 있어서, 반도체층들(10', 20') 각각은 실질적으로 동일한 구조를 갖는 셀 어레이를 구비할 수 있으며, 상기 메모리 셀들은 다층의 셀 어레이(110_1)를 구성할 수 있다. In an exemplary embodiment, the first semiconductor layer 10 'may be a single crystal silicon wafer, and the second semiconductor layer 20' may use the first semiconductor layer 10 '(ie, wafer) as the seed layer. It may be a single crystal silicon epitaxial layer formed through an epitaxial process. In example embodiments, each of the semiconductor layers 10 ′ and 20 ′ may include a cell array having substantially the same structure, and the memory cells may constitute a multi-layer cell array 110_1.
반도체층들(10', 20') 각각은, 잘 알려진 소자분리막 패턴들(15)에 의해 한정되는, 활성영역들을 구비할 수 있다. 상기 활성영역들은 일 방향을 따라 서로 평행하게 형성될 수 있다. 상기 소자분리막 패턴들(15)은, 실리콘 산화막을 포함하는 절연성 물질들로 만들어지며, 상기 활성영역들을 전기적으로 분리시킬 수 있다.Each of the semiconductor layers 10 ′ and 20 ′ may have active regions defined by well-known device
반도체층들(10', 20') 각각의 상부에는, 상기 활성영역들을 가로지르는, 한 쌍의 선택 라인들(selection lines)(GSL, SSL) 및 M개의 워드라인들(WL)로 구성된 게이트 구조체가 배치될 수 있다. 게이트 구조체의 일 측에는 소오스 플러그들(50')이 배치되고, 게이트 구조체의 타 측에는 비트라인 플러그들(40')이 배치될 수 있다. 비트라인 플러그들(40')은, 워드라인들(WL)을 가로지르는, N개의 비트라인들(BL)에 각각 접속될 수 있다. 이때, 비트라인들(BL)은 최상부 반도체층(예를 들면, 도 13에서 제 2 반도체층(20'))의 상부에서 워드라인들(WL)을 가로지르도록 형성될 수 있다. 비트라인(BL)의 수 N은 1보다 큰 정수일 수 있으며, 바람직하게는 8의 배수들 중 한가지일 수 있다. On each of the semiconductor layers 10 'and 20', a gate structure composed of a pair of selection lines GSL and SSL and M word lines WL across the active regions. Can be arranged. Source plugs 50 ′ may be disposed on one side of the gate structure, and bit line plugs 40 ′ may be disposed on the other side of the gate structure. The bit line plugs 40 ′ may be connected to N bit lines BL, respectively, across the word lines WL. In this case, the bit lines BL may be formed to cross the word lines WL on the uppermost semiconductor layer (eg, the
워드라인들(WL)은 선택 라인들(GSL, SSL) 사이에 배치되며, 일 게이트 구조체를 구성하는 워드라인들(WL)의 수 M은 1보다 큰 정수이다. 바람직하게는, 정수 M은 8의 배수들 중의 한가지일 수 있다. 선택 라인들(GSL, SSL) 중의 하나는 공통 소오스 라인(CSL)과 메모리 셀들의 전기적 연결을 제어하는 접지 선택 라인(Ground selection line, GSL)으로 사용될 수 있다. 그리고, 선택 라인들 중의 다른 하나는 비트 라인들과 메모리 셀들의 전기적 연결을 제어하는 스트링 선택 라인(String selection line, SSL)으로 사용될 수 있다. The word lines WL are disposed between the selection lines GSL and SSL, and the number M of the word lines WL constituting the gate structure is an integer greater than one. Preferably, the integer M may be one of multiples of eight. One of the selection lines GSL and SSL may be used as a ground selection line GSL that controls electrical connection between the common source line CSL and the memory cells. The other one of the selection lines may be used as a string selection line SSL for controlling the electrical connection between the bit lines and the memory cells.
선택 라인들 및 워드 라인들 사이의 활성영역 내에는 불순물 영역들이 형성될 수 있다. 이때, 접지 선택 라인(GSL)의 일 측에 형성되는 불순물 영역들(11S, 21S)은, 공통 소오스 라인(CSL)에 의해 연결되는 소오스 전극들로 사용될 수 있고, 스트링 선택 라인(SSL)의 일 측에 형성되는 불순물 영역들(11D, 21D)은 비트라인 플러그들(40')을 통해 비트라인들(BL)에 연결되는 드레인 전극들로 사용될 수 있다. 또한, 워드라인들(WL)의 양측에 형성되는 불순물 영역들(11I, 21I)은, 메모리 셀들을 직렬로 연결시키는 내부 불순물 영역들로 사용될 수 있다. Impurity regions may be formed in the active region between the selection lines and the word lines. In this case, the
본 발명에 따르면, 소오스 플러그들(50')은 상기 제 1 및 제 2 반도체층들(10', 20')에 형성되어 소오스 전극으로 사용되는 불순물 영역들(11S, 21S)(이하, 제 1 및 제 2 소오스 영역들)을 반도체층들(10', 20')에 전기적으로 연결시킬 수 있다. 그 결과, 제 1 및 제 2 소오스 영역들(11S, 21S)이 반도체층들(10', 20')과 등전위(equipotential)를 구성하게 된다. 이러한 전기적 연결을 위해, 본 발명의 일 실시예에 따르면, 소오스 플러그들(50')이 제 2 반도체층(20') 및 제 2 소오스 영역(21S)을 관통하여 제 1 소오스 영역(11S)에 연결될 수 있다. 이때, 소오스 플러그(50')는 제 2 반도체층(20') 및 제 2 소오스 영역(21S)의 내벽에 직접 접촉될 수 있다.According to the present invention, source plugs 50 ′ are formed in the first and second semiconductor layers 10 ′ and 20 ′ and are used as source electrodes (hereinafter, referred to as first electrodes). And second source regions) may be electrically connected to the semiconductor layers 10 'and 20'. As a result, the first and
도 13에 도시된 스택 플래시 구조의 플래시 메모리 역시 앞에서 설명된 본 발명의 음전압 발생방법이 적용될 수 있으며, 본 발명에서 발생된 음전압은 도 13에 도시된 플래시 메모리에 워드라인 전압으로서 인가될 수 있다. 이 외에도, 본 발명의 음전압 발생 방법은, 메모리 셀들이 3차원적으로 형성된 3차원 플래시 메모리 셀 구조에도 적용될 수 있다. 3차원 플래시 메모리 장치의 제조 기술은 메모리 셀들을 2차원적으로 형성하는 단계를 반복하는 방법에 기초한 것이 아니라, 활성영역을 정의하기 위한 패터닝 공정을 이용하여 워드라인들 또는 워드라인 평면들을 형성하기 때문에, 비트당 제조 비용이 크게 절감될 수 있다. The flash memory of the stack flash structure shown in FIG. 13 may also be applied to the negative voltage generation method of the present invention described above, and the negative voltage generated in the present invention may be applied as a word line voltage to the flash memory shown in FIG. have. In addition, the negative voltage generation method of the present invention may be applied to a three-dimensional flash memory cell structure in which memory cells are three-dimensionally formed. The manufacturing technique of the three-dimensional flash memory device is not based on the method of repeating the step of forming the memory cells in two dimensions, but because the word lines or word line planes are formed using a patterning process for defining an active region. As a result, the manufacturing cost per bit can be greatly reduced.
도 14는 본 발명의 다른 실시예에 따른 메모리 셀 어레이의 구조를 보여주는 도면이다. 도 14에는 3차원 플래시 구조의 셀 어레이(110_2)가 예시적으로 도시되어 있다.14 is a diagram illustrating the structure of a memory cell array in accordance with another embodiment of the present invention. 14 exemplarily illustrates a cell array 110_2 of a three-dimensional flash structure.
도 14를 참조하면, 본 발명의 플래시 메모리의 셀 어레이(110_2)는, 전기적으로 분리된 복수의 워드라인 평면들(wordline plates; WL_PT)과, 복수의 워드라인 평면들을 가로질러 배열된 복수의 활성 기둥들(PL)(또는 활성 영역들)을 포함할 수 있다. 그리고, 반도체기판은 웰 영역(Well) 및 소오스 영역(S)을 포함할 수 있다. 소오스 영역(S)은 웰 영역(Well)과 다른 도전형을 갖도록 형성될 수 있다. 예를 들면, 웰 영역(Well)은 p-형 실리콘으로 구성되고, 소오스 영역(S)은 n-형 실리콘으로 구성될 수 있다. 예시적인 실시예에 있어서, 웰 영역(Well)은, 상기 웰 영역(Well)과 다른 도전형을 갖는 적어도 하나의 또 다른 웰 영역(도시하지 않음)에 의해 둘러싸임으로써, 포켓 웰 구조(pocket well structure) 또는 삼중 웰 구조(triple well structure)를 구성할 수도 있다. Referring to FIG. 14, a cell array 110_2 of a flash memory of the present invention includes a plurality of electrically isolated wordline plates WL_PT and a plurality of active arranged across the plurality of wordline planes. It may include pillars PL (or active regions). The semiconductor substrate may include a well region Well and a source region S. FIG. The source region S may be formed to have a different conductivity type from that of the well region Well. For example, the well region Well may be made of p-type silicon, and the source region S may be made of n-type silicon. In an exemplary embodiment, the well region Well is surrounded by at least one other well region (not shown) having a conductivity type different from that of the well region Well, thereby providing a pocket well structure. structure or triple well structure.
각각의 워드라인 평면(WL_PT)은, 등전위(equipotential)를 갖도록 공면(coplanar) 상에서 전기적으로 연결된 복수의 국소 워드라인들(LWL)로 구성될 수 있다. 워드라인 평면들(WL_PT) 각각은 층간절연막(미 도시됨)으로써 전기적으로 분리될 수 있다. 워드라인 평면들(WL_PT) 각각은 워드라인 콘택들(WL_CT)을 통해 전기적으로 분리된 전역워드라인들(global word line; GWL) 각각에 연결될 수 있다. 워드라인 콘택들(WL_CT)은 메모리 셀 어레이 또는 어레이 블록들의 가장자리에 형성될 수 있으며, 워드라인 평면들(WL_PT)의 넓이 및 워드라인 콘택들(WL_CT)이 배치된 위치 등은 다양한 형태로 구성될 수 있다. Each word line plane WL_PT may be composed of a plurality of local word lines LWL electrically connected on a coplanar to have an equipotential. Each of the word line planes WL_PT may be electrically separated by an interlayer insulating film (not shown). Each of the word line planes WL_PT may be connected to each of the global word lines GWL electrically separated through the word line contacts WL_CT. The word line contacts WL_CT may be formed at the edges of the memory cell array or the array blocks. The width of the word line planes WL_PT and the position where the word line contacts WL_CT are disposed may be configured in various forms. Can be.
각각의 활성 기둥(PL)은 웰 영역(Well)에 인접하는 몸체부(B)와, 상부 선택 라인(upper selection lone; USLi)(i는 N 보다 작거나 같은 정수)에 인접하는 드레인 영역(D)을 포함할 수 있다. 몸체부(B)는 웰 영역(Well)과 동일한 도전형으로 구성될 수 있고, 드레인 영역(D)은 웰 영역(Well)과 다른 도전형으로 구성될 수 있다. 복수의 활성 기둥들(PL)은 복수의 워드라인 평면들(WL_PT)을 관통하는 방향의 장축들을 가질 수 있다. 복수의 워드라인 평면들(WL_PT)과 복수의 활성 기둥들(PL) 사이의 교점들은 3차원적으로 분포될 수 있다. 즉, 3차원 메모리의 메모리 셀들(MC) 각각은 3차원적으로 분포된 교점들에 의해 형성될 수 있다. 워드라인 평면(WL_PT)과 활성 기둥(PL) 사이에는 게이트 절연막(GI)이 배치될 수 있다. 예시적인 실시예에 있어서, 상기 게이트 절연막(GI)은 다층막일 수 있으며, 예를 들어 ONO의 적층일 수 있다. 게이트 절연막의 일부막은 정보 저장을 위한 박막(즉, 전하저장막 또는 전하저장층)으로 사용될 수 있다. Each active pillar PL has a body portion B adjacent to the well region Well and a drain region D adjacent the upper selection lone USLi (i is an integer less than or equal to N). ) May be included. The body portion B may be formed of the same conductivity type as the well region Well, and the drain region D may be formed of a different conductivity type than the well region Well. The plurality of active pillars PL may have long axes in a direction passing through the plurality of word line planes WL_PT. Intersections between the plurality of wordline planes WL_PT and the plurality of active pillars PL may be three-dimensionally distributed. That is, each of the memory cells MC of the 3D memory may be formed by three-dimensionally distributed intersections. The gate insulating layer GI may be disposed between the word line plane WL_PT and the active pillar PL. In example embodiments, the gate insulating layer GI may be a multilayer, for example, a stack of ONO. A portion of the gate insulating film may be used as a thin film (ie, a charge storage film or a charge storage layer) for storing information.
활성 기둥들(PL)의 일단들은 웰 영역(Well)에 공통적으로 연결될 수 있고, 이들의 타단들은 복수의 비트라인들(BL)에 연결될 수 있다. 하나의 비트라인(BL)에는 복수 개(예를 들면, N개)의 활성 기둥들(PL)이 연결될 수 있다. 그러므로, 하나의 비트라인(BL)에는 복수 개(예를 들면, N개)의 셀 스트링들(CSTR)이 연결될 수 있다. 그리고, 하나의 활성 기둥(PL)에는 하나의 셀 스트링(CSTR)이 구성될 수 있다. 하나의 셀 스트링(CSTR)에는 복수의 워드라인 평면들(WL_PT)에 형성된 복수의 메모리 셀들(MCs)이 포함될 수 있다. 하나의 메모리 셀(MC)은 하나의 활성기둥(PL)과 하나의 국소워드라인(LWL) 또는 워드라인 평면(WL_PT)에 의해 정의될 수 있다. One end of the active pillars PL may be commonly connected to the well region, and the other ends thereof may be connected to the plurality of bit lines BL. A plurality of (eg, N) active pillars PL may be connected to one bit line BL. Therefore, a plurality of (eg, N) cell strings CSTR may be connected to one bit line BL. In addition, one cell string CSTR may be configured in one active pillar PL. One cell string CSTR may include a plurality of memory cells MCs formed in the plurality of word line planes WL_PT. One memory cell MC may be defined by one active pillar PL and one local word line LWL or wordline plane WL_PT.
각각의 메모리 셀(MC)을 프로그램하고, 프로그램된 데이터를 읽기 위해서는 하나의 셀 스트링(CSTR)(즉, 하나의 활성 기둥(PL))을 독립적으로 선택할 수 있어야 한다. 이를 위해, 비트라인들(BL)과 최상위 워드라인 평면(WL_PT) 사이에는, 복수의 상부 선택 라인들(USLi)이 배치될 수 있다. 상부 선택 라인들(USLi)은 비트라인들(BL)과 교차하도록 배치될 수 있다. 비트라인들(BL)은 소정의 플러그를 통해 드레인 영역(D)에 전기적으로 연결될 수 있고, 드레인 영역(D)에 직접 접촉될 수도 있다. In order to program each memory cell MC and read the programmed data, one cell string CSTR (that is, one active pillar PL) must be independently selected. To this end, a plurality of upper selection lines USLi may be disposed between the bit lines BL and the highest word line plane WL_PT. The upper selection lines USLi may be disposed to intersect the bit lines BL. The bit lines BL may be electrically connected to the drain region D through a predetermined plug, and may be in direct contact with the drain region D.
복수의 비트라인들(BL)과 복수의 상부 선택 라인들(USLi)의 교차 영역에는 대응되는 활성 기둥(PL)과 대응되는 비트 라인(BL) 사이의 전기적 연결을 제어하는 복수의 상부 선택 트랜지스터(upper selection transistor)가 형성될 수 있다. 각각의 상부 선택 트랜지스터의 게이트 전극(upper selection gate ; USGi)은 대응되는 상부 선택 라인(USLi)에 각각 접속될 수 있다. 그 결과, 하나의 활성 기둥(PL)(즉, 하나의 셀 스트링(CSTR))은 하나의 비트라인(BL)과 하나의 상부 선택 라인(USLi)에 의해 독립적으로 선택될 수 있게 된다. A plurality of upper select transistors controlling electrical connection between the corresponding active pillar PL and the corresponding bit line BL may be formed in an intersection area of the plurality of bit lines BL and the plurality of upper select lines USLi. upper selection transistor) may be formed. The upper selection gate USGi of each upper selection transistor may be connected to a corresponding upper selection line USLi, respectively. As a result, one active pillar PL (that is, one cell string CSTR) may be independently selected by one bit line BL and one upper selection line USLi.
도 14에 도시된 바와 같이, 웰 영역(Well) 내에는 비트라인(BL)으로/로부터의 전하 경로를 형성하는 소오스 영역(S)이 형성될 수 있다. 소오스 영역(S)은 공통 소오스 라인(common source line; CSL)에 전기적으로 연결될 수 있다. 공통 소오스 라인(CSL)과 소오스 영역(S) 사이에는 상기 워드라인 평면들(WL_PT)을 관통하는 소오스 콘택 플러그(S_CT)가 개재될 수 있다. 공통 소오스 라인(CSL)은 소오스 콘택 플러그(S_CT)를 통해 비트라인들(BL)의 상부에 배치될 수 있으며, 금속성 물질로 형성될 수 있다. 그러나, 이는 공통 소오스 라인(CSL)의 일 구성 예에 해당하는 것으로, 공통 소오스 라인(CSL)은 다양한 형태로 구성 가능하다. As shown in FIG. 14, a source region S may be formed in the well region Well to form a charge path to / from the bit line BL. The source region S may be electrically connected to a common source line CSL. A source contact plug S_CT penetrating the word line planes WL_PT may be interposed between the common source line CSL and the source region S. The common source line CSL may be disposed on the bit lines BL through the source contact plug S_CT and may be formed of a metallic material. However, this corresponds to an example configuration of the common source line CSL, and the common source line CSL may be configured in various forms.
비트라인(BL)으로/로부터의 전하 경로를 제어하기 위해, 웰 영역(Well)과 최하위 워드라인 평면(WL_PT) 사이에는, 활성 기둥들(PL)과 웰 영역(Well) 사이의 전기적 연결을 제어하는 복수의 하부 선택 라인들(lower selection lines ; LSL)이 배치될 수 있다. 예시적인 실시예에 있어서, 복수의 하부 선택 라인들(LSL)은 전기적으로 등전위를 갖는 하부 선택 평면(lower selection plate ; LS_PT)을 구성할 수 있다. 각각의 하부 선택 라인들(LSL)은 대응되는 하부 선택 트랜지스터(lower selection transistor)의 게이트 전극(lower selection gate; LSGi)으로 각각 인가되어, 대응되는 활성 기둥(PL)과 웰 영역(Well) 사이의 전기적 연결을 제어할 수 있다. 이상에서 설명된 3차원 구조의 플래시 메모리 역시 앞에서 설명된 본 발명의 음전압 발생 방법이 적용될 수 있으며, 본 발명에서 발생된 음전압이 도 14에 도시된 플래시 메모리의 워드라인 평면으로 인가될 수 있다. In order to control the charge path to / from the bitline BL, between the well region Well and the lowest wordline plane WL_PT, the electrical connection between the active pillars PL and the well region Well is controlled. A plurality of lower selection lines LSL may be disposed. In an exemplary embodiment, the plurality of lower selection lines LSL may constitute a lower selection plate LS_PT having an electrically equipotential. Each of the lower selection lines LSL is applied to the lower selection gate LSGi of the corresponding lower selection transistor, respectively, so as to separate between the corresponding active pillar PL and the well region Well. The electrical connection can be controlled. The flash memory of the three-dimensional structure described above can also be applied to the negative voltage generation method of the present invention described above, the negative voltage generated in the present invention can be applied to the word line plane of the flash memory shown in FIG. .
도 15는 본 발명에 따른 플래시 메모리 장치를 구비한 저장장치(storage device, 1500), 및 그것을 포함하는 사용자 장치(user device, 1000)의 구성을 예시적으로 보여주는 도면이다. FIG. 15 is a diagram illustrating a configuration of a
도 15를 참조하면, 본 발명의 사용자 장치(1000)는 호스트(1300)와 데이터 저장 장치(1500)로 구성될 수 있다. 호스트(1300)는 데이터 저장 장치(1500)를 제어하도록 구성될 수 있다. 호스트(1300)는, 예를 들면, 개인용/휴대용 컴퓨터, PDA(Personal Digital Assistant), PMP(portable media player), MP3 플레이어 등과 같은 휴대용 전자 장치를 포함할 수 있다. 호스트(1300)와 데이터 저장 장치(1500)는 USB, SCSI, ESDI, SATA, SAS, PCI-express, 또는 IDE 인터페이스와 같은 표준 인터페이스(standardized interface)에 의해서 연결될 수 있다. 호스트(1300)와 데이터 저장 장치(1500)를 연결하기 위한 인터페이스 방식은 특정 형태에 국한되지 않고, 다양하게 구성될 수 있다.Referring to FIG. 15, the
데이터 저장 장치(1500)는 반도체 디스크(Solid State Disk 또는 Solid State Drive, 이하 SSD라 칭함) 장치를 구성할 수 있다. 본 발명에서는 데이터 저장 장치(1500)가 SSD로 구성되는 경우가 예시적으로 설명될 것이다. 그러나, 이는 본 발명이 적용되는 일 예에 불과하며, 데이터 저장 장치(1500)는 SSD에만 국한되지 않고 다양한 형태로 구성 가능하다. 예를 들면, 데이터 저장 장치(1500)는 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMC-micro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등을 구성할 수도 있다.The
데이터 저장 장치(1500)는 메모리 컨트롤러(1200)와, 주 저장부인 플래시 메모리(1100)를 포함할 수 있다. 메모리 컨트롤러(1200)는 호스트(1300)로부터의 요청에 응답하여 플래시 메모리(1100)의 읽기/쓰기/소거 동작을 제어할 수 있다. The
플래시 메모리(1100)는 복수의 불 휘발성 메모리 칩들, 예컨대 복수의 플래시 메모리 칩들(100_1?100_4)로 구성될 수 있다. 플래시 메모리(1100)에는 복수의 채널들이 구비될 수 있다. 각각의 플래시 메모리 칩(100_1?100_4)은 대응되는 채널을 통해 제공된 호스트(1300)로부터의 요청에 응답하여 읽기/쓰기/소거 동작을 수행할 수 있다. The
각각의 플래시 메모리 칩(100_1?100_4)의 구성 및 동작은 도 1에 도시된 플래시 메모리(100)와 실질적으로 동일하다. 예를 들면, 각각의 플래시 메모리 칩(100_1?100_4)은, 절연막으로 차단된 전도성 부유게이트(Floating Gate)를 전하 저장층으로 이용할 수 있고, 기존의 전도성 부유 게이트 대신에 Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 전하 저장층으로 이용할 수도 있다. 본 발명의 플래시 메모리는 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다. The configuration and operation of each flash memory chip 100_1 to 100_4 are substantially the same as the
또한, 각각의 플래시 메모리 칩(100_1?100_4)의 음의 워드라인 전압 발생 특성은 도 7 내지 도 10에 도시된 음전압 발생 특성과 실질적으로 동일하다. 예를 들면, 각각의 플래시 메모리 칩(100_1?100_4)은 워드라인에 인가될 전압으로서 복수의 음전압들을 연속해서 발생하되, 발생되는 음전압의 레벨을 고속으로 변환하는 구성을 갖는다. 특히, 각각의 플래시 메모리 칩(100_1?100_4)에서 제 1 음전압이 발생된 후 제 1 음전압 보다 높은 레벨의 제 2 음전압이 발생될 때, 이전에 발생된 전압(즉, 제 1 음전압)이 일정 시간 동안 빠른 속도로 방전된 후(또는 일정 전압 레벨을 방전한 후) 음전하 펌핑을 수행하여 제 2 음전압이 발생될 수 있다. 이와 같은 구성에 따르면, 제 1 음전압으로부터 그 보다 높은 레벨의 제 2 음전압으로의 전압 천이에 소요되는 지연 시간을 최소화할 수 있고, 빠른 시간 내에 원하는 레벨의 음전압을 발생할 수 있게 된다. In addition, the negative word line voltage generation characteristic of each flash memory chip 100_1 to 100_4 is substantially the same as the negative voltage generation characteristic shown in FIGS. 7 to 10. For example, each of the flash memory chips 100_1 to 100_4 generates a plurality of negative voltages successively as a voltage to be applied to a word line, and has a configuration of converting the level of the generated negative voltage at high speed. In particular, when a second negative voltage having a level higher than the first negative voltage is generated after the first negative voltage is generated in each of the flash memory chips 100_1 to 100_4, the previously generated voltage (ie, the first negative voltage). 2) may be generated by performing negative charge pumping after the discharge is performed at a high speed for a predetermined time (or after discharging the constant voltage level). According to such a configuration, the delay time required for the voltage transition from the first negative voltage to the second negative voltage of a higher level can be minimized, and a negative voltage of a desired level can be generated in a short time.
도 16은 본 발명의 다른 실시 예에 따른 데이터 저장 장치(2000)를 예시적으로 보여주는 블록도이다. 16 is a block diagram illustrating a
도 16을 참조하면, 본 발명에 따른 데이터 저장 장치(2000)는 메모리 컨트롤러(2200)와 플래시 메모리(2100)를 포함할 수 있다. Referring to FIG. 16, the
도 16에 도시된 플래시 메모리(2100)는 도 1에 도시된 플래시 메모리(100)와 실질적으로 동일하며, 본 발명의 플래시 메모리는 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다. 그리고, 도 16에 도시된 플래시 메모리(2100)의 음의 워드라인 전압 발생 특성 역시 도 7 내지 도 10에 도시된 음전압 발생 특성과 실질적으로 동일하다. 따라서, 중복되는 설명은 이하 생략된다. The
메모리 컨트롤러(2200)는 플래시 메모리(2100)를 제어하도록 구성될 수 있다. 메모리 컨트롤러(2200)는 도 1 및 도 15에 도시된 메모리 컨트롤러(1200)와 동일하게 구성될 수 있다. The
SRAM(2230)은 CPU(2210)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(2220)는 데이터 저장 장치(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 컨트롤러(2200)에 구비된 에러 정정 회로(2240)는 플래시 메모리(2100)로부터 읽어 온 읽기 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2260)는 본 발명의 플래시 메모리(2100)와 인터페이싱 할 수 있다. CPU(2210)는 메모리 컨트롤러(2200)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 데이터 저장 장치(2000)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다. The
본 발명에 따른 데이터 저장 장치(2000)는, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 사용자 장치들 중 하나에 적용될 수 있다. The
그리고, 데이터 저장 장치(2000)는 컴퓨터 네트워크를 구성하는 다양한 사용자 장치들 중 하나에 적용될 수 있고, 텔레매틱스 네트워크를 구성하는 다양한 사용자 장치들 중 하나에 적용될 수 있다. 이 외에도, 데이터 저장 장치(2000)는 RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(예를 들면, 반도체 드라이브(SSD), 메모리 카드 등)에 적용될 수 있다. The
도 17은 본 발명의 다른 실시 예에 따른 데이터 저장 장치(3000)를 예시적으로 보여주는 블록도이다. 17 is a block diagram illustrating an example of a
도 17을 참조하면, 본 발명에 따른 데이터 저장 장치(3000)는 플래시 메모리(3100)와 플래시 컨트롤러(3200)를 포함할 수 있다. 플래시 컨트롤러(3200)는 데이터 저장 장치(3000) 외부로부터 수신된 제어 신호들에 기초하여 플래시 메모리(3100)를 제어할 수 있다. 플래시 컨트롤러(3200)의 구성 및 동작은 도 15 및 도 16에 도시된 메모리 컨트롤러(1200, 2200)와 실질적으로 동일하다. 따라서, 중복되는 설명은 이하 생략된다. Referring to FIG. 17, the
또한, 플래시 메모리(3100)의 구성은 도 1에 도시된 플래시 메모리(100)와 실질적으로 동일하며, 발명의 플래시 메모리는 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다. 그리고, 도 17에 도시된 플래시 메모리(2100)의 음의 워드라인 전압 발생 특성 역시 도 7 내지 도 10에 도시된 음전압 발생 특성과 실질적으로 동일하다. 따라서, 중복되는 설명은 이하 생략된다. In addition, the configuration of the
본 발명의 데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 장치, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치(3000)는 디지털, 카메라, 개인 컴퓨터 등과 같은 사용자 장치를 사용하기 위한 산업 표준을 만족하는 카드를 구성할 수 있다. The
도 18은 본 발명에 따른 플래시 메모리 장치(4100) 및 그것을 포함하는 컴퓨팅 시스템(4000)의 개략적인 구성을 보여주는 도면이다. 18 is a diagram illustrating a schematic configuration of a
도 18을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4400)에 전기적으로 연결된 플래시 메모리 장치(4100), 메모리 컨트롤러(4200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(4300), 마이크로프로세서(4500), 그리고 사용자 인터페이스(4600)를 포함할 수 있다. 도 18에 도시된 플래시 메모리 장치(4100)는 구성은 도 1에 도시된 플래시 메모리(100)와 실질적으로 동일하며, 본 발명의 플래시 메모리는 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다. 그리고, 본 발명에 따른 플래시 메모리(4100)의 음의 워드라인 전압 발생 특성은 도 7 내지 도 10에 도시된 음전압 발생 특성과 실질적으로 동일하다. 따라서, 중복되는 설명은 이하 생략된다.Referring to FIG. 18, a
본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(4700)가 추가적으로 제공될 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있다. 메모리 컨트롤러(4200)와 플래시 메모리 장치(4100)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.When the computing system according to the present invention is a mobile device, a
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.The nonvolatile memory device and / or memory controller according to the present invention may be mounted using various types of packages. For example, the flash memory device and / or the memory controller according to the present invention may be a package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), plastic leaded chip carrier (PLCC), plastic dual in- Line Package (PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP), Wafer-Level Processed Stack Package ( It can be implemented using packages such as WSP).
이상에서와 같이 도면과 명세서에서 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, the embodiments are disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
100, 1100, 2100, 3100, 4100 : 플래시 메모리
110 : 셀 어레이 111 : 셀 스트링
120 : 행 디코더 130 : 열 디코더
140 : 기입 독출 회로 170 : 전압 발생부
171 : 고전압 발생기 173 : 저전압 발생기
175 : 음전압 발생기 180 : 전압 선택 스위치
190 : 제어 로직100, 1100, 2100, 3100, 4100: flash memory
110: cell array 111: cell string
120: row decoder 130: column decoder
140: write-out circuit 170: voltage generator
171: high voltage generator 173: low voltage generator
175: negative voltage generator 180: voltage selection switch
190: control logic
Claims (27)
음전압 발생기를 통해 복수의 음의 데이터 상태들에 대응되는 복수의 음의 프로그램 검증 전압을 발생하는 단계; 그리고
저전압 발생기를 통해 적어도 하나 이상의 데이터 상태에 대응되는 적어도 하나 이상의 양의 프로그램 검증 전압을 발생하는 단계를 포함하고,
상기 복수의 음의 프로그램 검증 전압을 발생하는 단계는,
제 1 음의 검증 전압이 발생된 이후에 상기 제 1 음의 검증 전압 보다 높은 제 2 음의 검증 전압이 연속해서 발생되는 경우, 상기 음전압 발생기의 출력을 상기 제 1 음의 검증 전압 보다 높아지도록 방전하는 단계; 그리고
상기 음전압 발생기의 출력이 상기 제 2 음의 검증 전압 레벨에 도달할 때까지 음전하 펌핑을 수행하는 단계를 포함하는 플래시 메모리의 워드라인 전압 발생 방법.Generating a program voltage through a high voltage generator;
Generating a plurality of negative program verify voltages corresponding to the plurality of negative data states through the negative voltage generator; And
Generating at least one positive program verify voltage corresponding to at least one data state via a low voltage generator,
The generating of the plurality of negative program verify voltages may include:
If a second negative verify voltage that is higher than the first negative verify voltage is continuously generated after the first negative verify voltage is generated, the output of the negative voltage generator is made higher than the first negative verify voltage. Discharging; And
Performing negative charge pumping until the output of the negative voltage generator reaches the second negative verify voltage level.
상기 방전 결과는 상기 제 1 음의 검증 전압 보다 높고 접지 전압과 같거나 낮은 플래시 메모리의 워드라인 전압 발생 방법.The method of claim 1,
And the discharge result is higher than the first negative verify voltage and equal to or lower than a ground voltage.
상기 제 1 음의 검증 전압이 발생된 이후에 상기 제 1 음의 검증 전압 보다 낮은 제 3 음의 검증 전압이 연속해서 발생되는 경우, 상기 음전압 발생기의 출력이 상기 제 3 음의 검증 전압의 레벨에 도달할 때까지 음전하 펌핑을 수행하는 단계를 더 포함하는 플래시 메모리의 워드라인 전압 발생 방법.The method of claim 1,
If a third negative verify voltage continuously lower than the first negative verify voltage is continuously generated after the first negative verify voltage is generated, the output of the negative voltage generator is at the level of the third negative verify voltage. And performing negative charge pumping until a is reached.
저전압 발생기를 통해 적어도 하나 이상의 양의 데이터 상태에 대응되는 적어도 하나 이상의 양의 읽기 전압을 발생하는 단계를 포함하고,
상기 복수의 음의 읽기 전압을 발생하는 단계는,
제 1 음의 읽기 전압이 발생된 이후에 상기 제 1 음의 읽기 전압 보다 높은 제 2 음의 읽기 전압이 연속해서 발생되는 경우, 상기 음전압 발생기의 출력을 상기 제 1 음의 읽기 전압 보다 높아지도록 방전하는 단계; 그리고
상기 음전압 발생기의 출력이 상기 제 2 음의 읽기 전압 레벨에 도달할 때까지 음전하 펌핑을 수행하는 단계를 포함하는 플래시 메모리의 워드라인 전압 발생 방법.Generating a plurality of negative read voltages corresponding to the plurality of negative data states through the negative voltage generator; And
Generating at least one positive read voltage corresponding to the at least one positive data state via a low voltage generator,
The generating of the plurality of negative read voltages may include:
If a second negative read voltage that is higher than the first negative read voltage is continuously generated after the first negative read voltage is generated, the output of the negative voltage generator may be higher than the first negative read voltage. Discharging; And
Performing negative charge pumping until the output of the negative voltage generator reaches the second negative read voltage level.
상기 방전 결과는 상기 제 1 음의 읽기 전압 보다 높고 접지 전압과 같거나 낮은 플래시 메모리의 워드라인 전압 발생 방법.The method of claim 4, wherein
And the discharging result is higher than the first negative read voltage and equal to or lower than a ground voltage.
상기 제 1 음의 읽기 전압이 발생된 이후에 상기 제 1 음의 읽기 전압 보다 낮은 제 3 음의 읽기 전압이 연속해서 발생되는 경우, 상기 음전압 발생기의 출력이 상기 제 3 음의 읽기 전압의 레벨에 도달할 때까지 음전하 펌핑을 수행하는 단계를 더 포함하는 플래시 메모리의 워드라인 전압 발생 방법.The method of claim 4, wherein
If a third negative read voltage continuously lower than the first negative read voltage is continuously generated after the first negative read voltage is generated, the output of the negative voltage generator is at the level of the third negative read voltage. And performing negative charge pumping until a is reached.
제어 로직의 제어에 응답해서 타겟 음전압을 상기 제 1 음전압에서 제 2 음전압으로 변환하는 단계;
상기 제 2 음전압이 상기 제 1 음전압 보다 높은 경우, 상기 제어 로직의 제어에 응답해서 음전압 전하 펌프의 출력 경로를 출력단에서 방전부로 스위칭하는 단계;
상기 음전압 전하 펌프의 출력이 방전되고 나면, 상기 제어 로직의 제어에 응답해서 음전압 전하 펌프의 상기 출력 경로를 상기 방전부에서 상기 출력단으로 스위칭하는 단계;
상기 제어 로직의 제어에 응답해서 오실레이터가 발진신호를 발생하는 단계;
상기 발진 신호에 응답해서 상기 음전압 전하 펌프가 음전하 펌핑을 수행하는 단계;
상기 출력단에서 상기 음전하 펌프의 음전하 펌핑 결과를 감지하고, 감지 결과와 상기 타겟 음전압을 비교하는 단계; 그리고
상기 감지 결과가 상기 타겟 음전압과 같거나 낮아질 때까지 상기 음전압 펌핑이 수행되도록, 상기 오실레이터가 상기 비교 결과에 응답해서 상기 음전압 전하펌프로 상기 발진신호를 발생하는 단계를 포함하는 플래시 메모리의 워드라인 전압 발생 방법.Generating a first negative voltage;
Converting a target negative voltage from the first negative voltage to a second negative voltage in response to control of a control logic;
Switching the output path of the negative voltage charge pump from the output stage to the discharge section in response to the control of the control logic when the second negative voltage is higher than the first negative voltage;
After the output of the negative voltage charge pump is discharged, switching the output path of the negative voltage charge pump from the discharge section to the output terminal in response to control of the control logic;
The oscillator generating an oscillation signal in response to the control of the control logic;
The negative voltage charge pump performs negative charge pumping in response to the oscillation signal;
Detecting a negative charge pumping result of the negative charge pump at the output terminal, and comparing the detected result with the target negative voltage; And
Generating the oscillation signal with the negative voltage charge pump in response to the comparison result such that the negative voltage pumping is performed until the detection result is equal to or lower than the target negative voltage. How to generate word line voltage.
상기 음전하 펌핑은 상기 방전 결과 또는 상기 감지 결과가 상기 타켓 음전압 보다 높을 때 수행되는 플래시 메모리의 워드라인 전압 발생 방법.The method of claim 7, wherein
And the negative charge pumping is performed when the discharge result or the detection result is higher than the target negative voltage.
상기 음전하 펌핑은 상기 방전 결과 또는 상기 감지 결과가 상기 타켓 음전압 보다 높고 접지 전압과 같거나 낮을 때 수행되는 플래시 메모리의 워드라인 전압 발생 방법.The method of claim 7, wherein
The negative charge pumping is performed when the discharge result or the detection result is higher than the target negative voltage and equal to or lower than the ground voltage.
상기 음전압 전하 펌프의 상기 출력 경로를 상기 방전부에서 상기 출력단으로 스위칭하는 단계는, 상기 음전압 전하 펌프의 출력이 방전되기 시작한 때로부터 소정의 시간이 경과한 후 수행되는 플래시 메모리의 워드라인 전압 발생 방법.The method of claim 7, wherein
The switching of the output path of the negative voltage charge pump from the discharge unit to the output terminal may include a word line voltage of a flash memory performed after a predetermined time elapses from when the output of the negative voltage charge pump starts to be discharged. How it happens.
상기 제어 로직의 제어에 응답해서 상기 오실레이터가 발진신호를 발생하는 단계는, 상기 음전압 전하 펌프의 출력이 방전되기 시작한 때로부터 소정의 시간이 경과한 후 수행되는 플래시 메모리의 워드라인 전압 발생 방법.The method of claim 7, wherein
And generating, by the oscillator, an oscillation signal in response to the control of the control logic, after a predetermined time has elapsed from when the output of the negative voltage charge pump starts to be discharged.
상기 워드라인들로 인가될 복수의 워드라인 전압들을 발생하는 전압 발생부; 그리고
상기 전압 발생부의 전압 발생 동작을 제어하는 제어 로직을 포함하며,
상기 전압 발생부는, 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생되는 경우, 상기 제어 로직의 제어에 응답해서 상기 제 1 음전압을 방전하고 상기 방전 결과가 상기 제 2 음전압에 도달할 때까지 음전하 펌핑을 수행하는 음전압 발생기를 포함하는 플래시 메모리 장치.A flash memory cell array including a plurality of flash memory cells disposed in an intersection region of a plurality of word lines and a plurality of bit lines;
A voltage generator generating a plurality of word line voltages to be applied to the word lines; And
Control logic for controlling the voltage generation operation of the voltage generator,
When the second negative voltage higher than the first negative voltage is continuously generated after the first negative voltage is generated, the voltage generator discharges the first negative voltage in response to the control of the control logic and discharges the discharge. And a negative voltage generator that performs negative charge pumping until a result reaches the second negative voltage.
상기 방전 결과는 상기 제 2 음전압 보다 높고 접지 전압과 같거나 낮은 플래시 메모리 장치.The method of claim 12,
And the discharge result is higher than the second negative voltage and equal to or lower than the ground voltage.
상기 음전압 발생기는 상기 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 낮은 제 3 음전압이 발생되는 경우, 상기 음전압 발생기의 출력이 상기 제 3 음전압에 도달할 때까지 음전하 펌핑을 수행하는 플래시 메모리 장치.The method of claim 12,
When the negative voltage generator generates a third negative voltage lower than the first negative voltage after the first negative voltage is generated, negative charge pumping is performed until the output of the negative voltage generator reaches the third negative voltage. Flash memory device to perform.
상기 음전압 발생기는
상기 제어 로직의 제어에 응답해서 발진신호를 발생하는 오실레이터;
상기 발진 신호에 응답해서 음전하 펌핑을 수행하는 음전압 전하 펌프;
상기 음전압 전하 펌프의 출력을 방전하는 방전부;
상기 제어 로직의 제어에 응답해서 상기 음전압 전하 펌프의 출력을 출력단과 상기 방전부 중 어느 하나와 접속시키는 스위치; 그리고
상기 제 2 음전압의 발생시 상기 제어 로직의 제어에 따라 타겟 음전압을 상기 제 1 음전압에서 상기 제 2 음전압으로 변환하고, 출력단으로부터 출력되는 음전압의 감지 결과와 상기 타겟 음전압을 비교하는 전압 검출기를 포함하며,
상기 오실레이터는 상기 전압 검출기의 비교 결과에 응답해서, 상기 감지된 음전압이 상기 타겟 음전압과 같거나 낮아질 때까지 상기 발진신호를 발생하는 플래시 메모리 장치.The method of claim 12,
The negative voltage generator
An oscillator for generating an oscillation signal in response to the control of the control logic;
A negative voltage charge pump performing negative charge pumping in response to the oscillation signal;
A discharge unit for discharging the output of the negative voltage charge pump;
A switch for connecting the output of the negative voltage charge pump to one of an output terminal and the discharge section in response to control of the control logic; And
When the second negative voltage is generated, a target negative voltage is converted from the first negative voltage to the second negative voltage according to the control of the control logic, and the detection result of the negative voltage output from the output terminal is compared with the target negative voltage. A voltage detector,
And the oscillator generates the oscillation signal until the sensed negative voltage is equal to or lower than the target negative voltage in response to a comparison result of the voltage detector.
상기 제어 로직은 상기 방전부의 방전 결과가 상기 타켓 음전압 보다 높을때, 상기 음전압 전하 펌프의 출력을 상기 방전부와 접속시키기 위한 스위칭 신호를 상기 스위치로 발생하는 플래시 메모리 장치.The method of claim 15,
And the control logic generates a switching signal for connecting the output of the negative voltage charge pump to the discharge unit when the discharge result of the discharge unit is higher than the target negative voltage.
상기 제어 로직은 상기 방전부의 방전 결과가 상기 타켓 음전압 보다 높고 접지 전압과 같거나 낮을 때, 상기 음전압 전하 펌프의 출력을 상기 출력단으로 접속시키기 위한 스위칭 신호를 상기 스위치로 발생하는 플래시 메모리 장치.The method of claim 15,
The control logic is a flash memory device for generating a switching signal for connecting the output of the negative voltage charge pump to the output terminal when the discharge result of the discharge unit is higher than the target negative voltage and equal to or lower than the ground voltage .
상기 제어 로직은 상기 방전 동작이 소정시간 진행된 후, 상기 음전압 전하 펌프의 출력을 상기 출력단으로 접속시키기 위한 스위칭 신호를 상기 스위치로 발생하는 플래시 메모리 장치.The method of claim 15,
And the control logic generates a switching signal to the switch for connecting the output of the negative voltage charge pump to the output terminal after the discharge operation proceeds for a predetermined time.
상기 제어 로직은 상기 방전 동작이 소정시간 진행된 후, 상기 오실레이터가 상기 발진신호를 발생하도록 제어하는 플래시 메모리 장치.The method of claim 15,
And the control logic controls the oscillator to generate the oscillation signal after the discharge operation proceeds for a predetermined time.
선택된 워드라인에 인가될 양의 고전압을 발생하는 고전압 발생기;
상기 선택된 워드라인에 인가될, 복수의 음의 데이터 상태들에 대응되는 복수의 음전압을 발생하는 음전압 발생기;
상기 선택된 워드라인에 인가될, 적어도 하나 이상의 데이터 상태에 대응되는 적어도 하나 이상의 양의 저전압을 발생하는 저전압 발생기; 그리고
상기 고전압 발생기, 상기 음전압 발생기, 및 상기 저전압 발생기의 전압 발생 동작을 제어하는 제어 로직을 포함하며,
상기 음전압 발생기는, 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생될 때, 상기 제어 로직의 제어에 응답해서, 상기 음전압 발생기의 출력을 상기 제 1 음전압 보다 높아지도록 방전하고, 상기 음전압 발생기의 출력이 상기 제 2 음전압에 도달할 때까지 음전하 펌핑을 수행하는 플래시 메모리 장치.A flash memory cell array including a plurality of flash memory cells disposed in an intersection region of a plurality of word lines and a plurality of bit lines;
A high voltage generator for generating a positive high voltage to be applied to the selected word line;
A negative voltage generator for generating a plurality of negative voltages corresponding to a plurality of negative data states to be applied to the selected word line;
A low voltage generator generating at least one positive low voltage corresponding to at least one data state to be applied to the selected word line; And
Control logic for controlling a voltage generation operation of the high voltage generator, the negative voltage generator, and the low voltage generator,
The negative voltage generator is configured to output the output of the negative voltage generator in response to control of the control logic when a second negative voltage higher than the first negative voltage is continuously generated after the first negative voltage is generated. And discharge the negative voltage higher than the first negative voltage and perform negative charge pumping until the output of the negative voltage generator reaches the second negative voltage.
선택된 워드라인에 인가될 양의 고전압을 발생하는 고전압 발생기;
상기 선택된 워드라인에 인가될, 복수의 음의 데이터 상태들에 대응되는 복수의 음전압을 발생하는 음전압 발생기;
상기 선택된 워드라인에 인가될, 적어도 하나 이상의 데이터 상태에 대응되는 적어도 하나 이상의 양의 저전압을 발생하는 저전압 발생기; 그리고
상기 고전압 발생기, 상기 음전압 발생기, 및 상기 저전압 발생기의 전압 발생 동작을 제어하는 제어 로직을 포함하며,
상기 음전압 발생기는,
상기 제어 로직의 제어에 응답해서 발진신호를 발생하는 오실레이터;
상기 발진 신호에 응답해서 음전하 펌핑을 수행하는 음전압 전하 펌프;
상기 음전압 전하 펌프의 출력을 방전하는 방전부;
제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생되는 경우, 상기 제어 로직의 제어에 응답해서 상기 음전압 전하 펌프의 출력을 상기 방전부에 일시적으로 접속시킨 후, 상기 음전하 펌프의 출력을 출력단으로 제공하는 스위치; 그리고
상기 제어 로직의 제어에 응답해서 타겟 음전압을 상기 제 1 음전압에서 상기 제 2 음전압으로 변환하고, 상기 출력단으로부터 감지된 전압과 상기 타겟 음전압을 비교하는 전압 검출기를 포함하고,
상기 오실레이터는 상기 전압 검출기의 비교 결과에 응답해서, 상기 감지된 음전압이 상기 타겟 음전압과 같거나 낮아질 때까지 상기 발진신호를 발생하는 플래시 메모리 장치.A flash memory cell array including a plurality of flash memory cells disposed in an intersection region of a plurality of word lines and a plurality of bit lines;
A high voltage generator for generating a positive high voltage to be applied to the selected word line;
A negative voltage generator for generating a plurality of negative voltages corresponding to a plurality of negative data states to be applied to the selected word line;
A low voltage generator generating at least one positive low voltage corresponding to at least one data state to be applied to the selected word line; And
Control logic for controlling a voltage generation operation of the high voltage generator, the negative voltage generator, and the low voltage generator,
The negative voltage generator,
An oscillator for generating an oscillation signal in response to the control of the control logic;
A negative voltage charge pump performing negative charge pumping in response to the oscillation signal;
A discharge unit for discharging the output of the negative voltage charge pump;
When a second negative voltage higher than the first negative voltage is continuously generated after the first negative voltage is generated, the output of the negative voltage charge pump is temporarily connected to the discharge unit in response to the control of the control logic. After switching, the switch for providing the output of the negative charge pump to the output stage; And
A voltage detector for converting a target negative voltage from the first negative voltage to the second negative voltage in response to the control of the control logic, and comparing the voltage detected from the output terminal with the target negative voltage;
And the oscillator generates the oscillation signal until the sensed negative voltage is equal to or lower than the target negative voltage in response to a comparison result of the voltage detector.
상기 방전 결과는 상기 제 2 음전압 보다 높고 접지 전압과 같거나 낮은 플래시 메모리 장치.The method of claim 21,
And the discharge result is higher than the second negative voltage and equal to or lower than the ground voltage.
상기 워드라인 평면들로 인가될 복수의 워드라인 전압들을 발생하는 전압 발생부; 그리고
상기 전압 발생부의 전압 발생 동작을 제어하는 제어 로직을 포함하며,
상기 전압 발생부는, 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생되는 경우, 상기 제어 로직의 제어에 응답해서 상기 제 1 음전압을 방전하고 상기 방전 결과가 상기 제 2 음전압에 도달할 때까지 음전하 펌핑을 수행하는 음전압 발생기를 포함하는 3차원 플래시 메모리 장치.A three-dimensional memory cell array having a plurality of electrically separated wordline planes and a plurality of active pillars arranged across the plurality of wordline planes;
A voltage generator generating a plurality of word line voltages to be applied to the word line planes; And
Control logic for controlling the voltage generation operation of the voltage generator,
When the second negative voltage higher than the first negative voltage is continuously generated after the first negative voltage is generated, the voltage generator discharges the first negative voltage in response to the control of the control logic and discharges the discharge. And a negative voltage generator that performs negative charge pumping until a result reaches the second negative voltage.
선택된 워드라인 평면으로 인가될 양의 고전압을 발생하는 고전압 발생기;
상기 선택된 워드라인 평면으로 인가될, 복수의 음의 데이터 상태들에 대응되는 복수의 음전압을 발생하는 음전압 발생기;
상기 선택된 워드라인 평면으로 인가될, 적어도 하나 이상의 데이터 상태에 대응되는 적어도 하나 이상의 양의 저전압을 발생하는 저전압 발생기; 그리고
상기 고전압 발생기, 상기 음전압 발생기, 및 상기 저전압 발생기의 전압 발생 동작을 제어하는 제어 로직을 포함하며,
상기 음전압 발생기는, 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생될 때, 상기 제어 로직의 제어에 응답해서, 상기 음전압 발생기의 출력을 상기 제 1 음전압 보다 높아지도록 방전하고, 상기 음전압 발생기의 출력이 상기 제 2 음전압에 도달할 때까지 음전하 펌핑을 수행하는 3차원 플래시 메모리 장치.A three-dimensional memory cell array having a plurality of electrically separated wordline planes and a plurality of active pillars arranged across the plurality of wordline planes;
A high voltage generator for generating a positive high voltage to be applied to the selected word line plane;
A negative voltage generator for generating a plurality of negative voltages corresponding to a plurality of negative data states to be applied to the selected word line plane;
A low voltage generator generating at least one positive low voltage corresponding to at least one data state to be applied to the selected word line plane; And
Control logic for controlling a voltage generation operation of the high voltage generator, the negative voltage generator, and the low voltage generator,
The negative voltage generator is configured to output the output of the negative voltage generator in response to control of the control logic when a second negative voltage higher than the first negative voltage is continuously generated after the first negative voltage is generated. Discharging so as to be higher than a first negative voltage, and performing negative charge pumping until the output of the negative voltage generator reaches the second negative voltage.
대응되는 채널을 통해 각각의 플래시 메모리의 읽기, 쓰기 내지 소거 동작을 제어하는 컨트롤러를 포함하고,
상기 각각의 플래시 메모리는,
복수의 워드라인들과 복수의 비트라인들의 교차 영역에 배치된 복수의 플래시 메모리 셀들로 구성된 플래시 메모리 셀 어레이;
상기 워드라인들로 인가될 복수의 워드라인 전압들을 발생하는 전압 발생부; 그리고
상기 전압 발생부의 전압 발생 동작을 제어하는 제어 로직을 포함하며,
상기 전압 발생부는, 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생되는 경우, 상기 제어 로직의 제어에 응답해서 상기 제 1 음전압을 방전하고 상기 방전 결과가 상기 제 2 음전압에 도달할 때까지 음전하 펌핑을 수행하는 음전압 발생기를 포함하는 데이터 저장 장치.A plurality of flash memories connected to the plurality of channels; And
A controller that controls read, write, or erase operations of each flash memory through a corresponding channel;
Each of the flash memory,
A flash memory cell array including a plurality of flash memory cells disposed in an intersection region of a plurality of word lines and a plurality of bit lines;
A voltage generator generating a plurality of word line voltages to be applied to the word lines; And
Control logic for controlling the voltage generation operation of the voltage generator,
When the second negative voltage higher than the first negative voltage is continuously generated after the first negative voltage is generated, the voltage generator discharges the first negative voltage in response to the control of the control logic and discharges the discharge. And a negative voltage generator that performs negative charge pumping until a result reaches the second negative voltage.
상기 데이터 저장 장치는 반도체 디스크, PCMCIA 카드, 컴팩트 플래시 카드, 스마트 미디어 카드, 메모리 스틱, 멀티미디어 카드, SD 카드, 유니버설 플래시 기억장치 중 어느 하나인 데이터 저장 장치.The method of claim 25,
The data storage device may be any one of a semiconductor disk, a PCMCIA card, a compact flash card, a smart media card, a memory stick, a multimedia card, an SD card, and a universal flash memory device.
상기 호스트로부터 입력된 기록 커멘드에 응답해서 데이터를 기록하는 데이터 저장 장치를 포함하고,
상기 데이터 저장 장치는,
복수의 채널들에 접속된 복수의 플래시 메모리들; 그리고
대응되는 채널을 통해 각각의 플래시 메모리의 읽기, 쓰기 내지 소거 동작을 제어하는 컨트롤러를 포함하며,
상기 각각의 플래시 메모리는,
복수의 워드라인들과 복수의 비트라인들의 교차 영역에 배치된 복수의 플래시 메모리 셀들로 구성된 플래시 메모리 셀 어레이;
상기 워드라인들로 인가될 복수의 워드라인 전압들을 발생하는 전압 발생부; 그리고
상기 전압 발생부의 전압 발생 동작을 제어하는 제어 로직을 포함하며,
상기 전압 발생부는, 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생되는 경우, 상기 제어 로직의 제어에 응답해서 상기 제 1 음전압을 방전하고 상기 방전 결과가 상기 제 2 음전압에 도달할 때까지 음전하 펌핑을 수행하는 음전압 발생기를 포함하는 컴퓨팅 시스템.
Host; And
A data storage device for recording data in response to a write command input from the host,
The data storage device,
A plurality of flash memories connected to the plurality of channels; And
It includes a controller for controlling the read, write or erase operation of each flash memory through the corresponding channel,
Each of the flash memory,
A flash memory cell array including a plurality of flash memory cells disposed in an intersection region of a plurality of word lines and a plurality of bit lines;
A voltage generator generating a plurality of word line voltages to be applied to the word lines; And
Control logic for controlling the voltage generation operation of the voltage generator,
When the second negative voltage higher than the first negative voltage is continuously generated after the first negative voltage is generated, the voltage generator discharges the first negative voltage in response to the control of the control logic and discharges the discharge. And a negative voltage generator that performs negative charge pumping until a result reaches the second negative voltage.
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- 2010-09-30 KR KR1020100095406A patent/KR101785003B1/en active IP Right Grant
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US9881651B2 (en) | 2013-02-22 | 2018-01-30 | Micron Technology, Inc. | Interconnections for 3D memory |
US10109325B2 (en) | 2013-02-22 | 2018-10-23 | Micron Technology, Inc. | Interconnections for 3D memory |
US10304498B2 (en) | 2013-02-22 | 2019-05-28 | Micron Technology, Inc. | Interconnections for 3D memory |
KR20200003268A (en) * | 2013-02-22 | 2020-01-08 | 마이크론 테크놀로지, 인크 | Interconnections for 3d memory |
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US11276437B2 (en) | 2013-02-22 | 2022-03-15 | Micron Technology, Inc. | Interconnections for 3D memory |
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