KR20120024090A - 결정질 실리콘 태양전지의 구조 및 제조방법 - Google Patents

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Abstract

본 발명에서는 후면접합형 결정질 실리콘 태양전지에서 에미터 전극과 베이스 전극의 전류수집 기능을 각각 셀과 인쇄회로 패턴이 형성된 백 시트로 분산시킴으로써 제조원가를 대폭 절감하고자 한다. 구체적으로는 제1 도전형을 갖는 실리콘 웨이퍼의 두 면 중에서 빛이 입사하는 면의 반대 면인 후면에 제1 도전형의 불순물로 도핑된 베이스와 제2 도전형의 불순물로 도핑된 에미터를 형성하고; 상기 후면의 상기 베이스 영역 내에는 제1 도전형의 전하를 수집하는 베이스 전극을 형성하고, 상기 에미터 영역 내에는 제2 도전형의 전하를 수집하는 에미터 전극을 형성하며; 상기 에미터 전극이 상기 후면에서 차지하는 면적이 상기 후면 면적의 절반보다 크게 함으로써 상기 목적을 달성할 수 있다.

Description

결정질 실리콘 태양전지의 구조 및 제조방법{Structures and manufacturing processes of crystalline silicon solar cells and modules}
본 발명은 결정질 실리콘 태양전지의 구조 및 제조공정에 관한 것으로서, 특히, 효율이 높은 후면접합형 결정질 실리콘 태양전지의 저가격화를 위한 구조 및 제조공정에 관한 것이다.
태양전지는 태양에너지를 직접 전기로 변환하는 일종의 반도체 소자이다. 현재 널리 상용화되고 있는 결정질 실리콘 태양전지는 1950년대 반도체 기술의 태동기에 트랜지스터에 앞서 개발 및 상품화되었다. 이것은 태양전지가 트랜지스터보다 단순한 다이오드 구조를 갖기 때문이다.
상업화 초기에 태양전지는 매우 고가였기 때문에 주로 인공위성의 전원으로 사용되었다. 1970년대 중반에서 1980년대 초에 걸친 석유위기 속에서 에너지자원의 대외 의존도가 높은 선진국을 중심으로 석유를 대체할 수 있는 에너지의 개발이 본격화되었고 비로소 태양전지가 지상용으로 사용되기 시작하였다. 그러나 태양전지 가격이 기존의 화석연료 또는 핵발전과 경쟁할 수 있을 정도로 충분히 떨어지지 않았기 때문에 낙도, 산간벽지와 같이 전기가 공급되지 않는 지역을 중심으로 보급이 확대되고 있었다.
태양전지의 본격적인 보급은 1997년 교토의정서 채택을 전후로 하여 일본, 독일을 중심으로 한 선진국 정부가 태양전지의 보급에 앞장서면서 비롯되었다. 이전과는 달리 이미 전기가 공급되고 있는 주택이나 건물의 지붕에 태양전지를 설치하여 전력계통에 연결하는 계통연계형 발전시스템을 중심으로 보급이 이루어졌다. 정부는 태양광발전 시스템 가격의 일부에 대해 보조금을 지급하거나 생산된 전력을 충분한 가격으로 팔 수 있도록 함으로써 보급이 크게 확대되기 시작하였다.
최근 10년간 태양전지 시장은 연평균 40%가 넘는 비약적인 성장을 하고 있으나 여전히 정부의 지원이 필요한 상태이다. 보급이 확대되면서 가격도 크게 하락하였지만 아직 경제성 측면에서 기존의 발전방식과 두 배 이상의 격차가 있기 때문이다. 따라서 태양전지가 시장에서 자생력을 확보하기 위해서는 가격이 현재 수준에 비해 절반 이하로 떨어져야 한다.
결정질 실리콘 태양전지는 현재까지 시장의 대부분을 점유하고 있는 대표적인 제품이다. 실리콘은 산소 다음으로 지구상에서 풍부한 자원이고, 사람이나 환경에 해롭지 않으며, 실리콘을 원료로 하는 결정질 실리콘 태양전지는 신뢰성이 높고 성숙단계에 있는 기술이기 때문이다.
결정질 실리콘 태양전지는 광전(光電)변환 소재로서 n형(또는 p형)의 실리콘 웨이퍼(이하 간략히 웨이퍼라 칭함)를 사용한다. 웨이퍼에서 태양광이 흡수되면 광전효과에 의해 흡수된 광자(photon) 하나에 대해 전자(electron)와 정공(hole)이 하나씩 생성된다. 전자는 웨이퍼 표면에 형성된 베이스 전극(또는 에미터 전극)을 통해, 정공은 에미터 전극(또는 베이스 전극)을 통해 수집되어 전기가 발생한다. 베이스 전극과 웨이퍼 사이에는 전자(또는 정공)의 이동을 돕기 위해 웨이퍼 표면을 n형(또는 p형) 불순물로 도핑한 베이스를 형성할 수 있다. 에미터 전극과 웨이퍼 사이에는 정공(또는 전자)의 이동을 돕기 위해 웨이퍼 표면을 p형(또는 n형) 불순물로 도핑한 에미터를 형성할 수 있다.
결정질 실리콘 태양전지 산업은 순도 6N(99.9999%) 이상의 고순도 실리콘 원료에서 시작하여, 잉곳(ingot), 웨이퍼, 셀, 모듈로 이어지는 가치사슬 구조를 가지고 있다. 결정질 실리콘 태양전지를 저렴하게 생산하기 위해서는 값비싼 실리콘 원료를 보다 적게 또는 유효하게 사용할 수 있도록 웨이퍼의 두께를 얇게 하거나 광전변환효율(이하 간략히 효율이라 칭함)을 높일 필요가 있다.
효율은 태양전지에 입사하는 태양에너지의 몇 퍼센트를 전기에너지로 변환할 수 있는가를 나타내는, 태양전지의 대표적인 성능지표이다. 결정질 실리콘 태양전지는 이론적으로 29%에 달하는 효율을 얻을 수 있으나 현재까지 실험실에서 실현된 최고 효율은 셀 기준으로 25% 수준이다. 그러나 실제로 시장에서 유통되고 있는 모듈제품 기준으로는 평균적으로 15% 정도에 불과하다. 제품을 저렴하게 대량으로 생산하기 위해 효율을 높일 수 있는 셀 구조를 포기하거나, 더욱 낮은 순도의 원료를 사용하거나, 덜 완벽한 조건에서 제조공정을 진행함으로써 셀의 효율이 감소하게 되며, 셀을 연결하여 모듈로 만드는 과정에서도 셀과 셀 사이의 여유공간 등으로 인해 효율이 2% 정도 감소하게 된다.
결정질 실리콘 태양전지의 효율을 높일 수 있는 대표적인 셀 구조로서 PERL(Passivated Emitter and Rear Locally diffused), BCBJ(Back-Contact Back-Junction, 이하 후면접합형이라 칭함), HIT(Hetero-junction with Intrinsic Thin layer)를 들 수 있다. 현재까지 각각 25%, 24.2%, 23%의 최고효율을 기록하고 있다.
PERL 구조는 결정질 실리콘 태양전지에서 현재까지 최고의 효율을 실현하였으나 반도체 제조에 사용하는 사진식각(photo-lithography) 공정을 다섯 차례나 사용해야 할 정도로 제조공정이 복잡하기 때문에 그 기술 그대로는 아직 본격적인 상품화가 이루어지지 못하고 있다. 그러나 스크린 인쇄기술을 기반으로 하는 현재의 일반적인 제조기술이 지향하는 바이기 때문에 향후 셀의 고효율화 추세에 맞추어 꾸준한 기술개발이 예상된다. 예컨대, PERL 구조에서 효율향상의 주요 수단 중의 하나인 선택적 에미터(selective emitter)를 구현함에 있어서 사진식각 공정을 대신하여 스크린 인쇄, 레이저 등 대량생산에 보다 유리한 공정을 적용함으로써 효율을 높이면서도 궁극적인 제조원가는 낮추는 기술을 들 수 있다. 그러나 이와 같은 방법으로는 효율 향상에 한계가 있어 제품 기준으로 평균 20% 이상의 셀 효율을 기대하는 것은 어려울 것으로 전망된다.
HIT 는 결정질 실리콘 태양전지와 비정질 실리콘 박막 태양전지의 장점을 결합한 하이브리드 구조이다. 웨이퍼의 표면을 비정질 실리콘 박막으로 덮음으로써 표면에 있는 결함을 통해 전자가 재결합하여 손실되는 것을 막는 패시베이션(passivation) 효과를 높일 수 있다. 따라서 고효율을 실현할 수 있을 뿐만 아니라 높은 온도 또는 낮은 일사 조건에서의 효율 저하도 억제할 수 있다. 후자는 비정질 실리콘 박막 태양전지의 장점 중의 하나이다. 그러나 공정의 균일성 및 재현성이 낮은 비정질 실리콘 박막 태양전지의 단점 또한 공유하고 있어 제품 기준으로 평균 셀 효율이 아직 20%를 넘지 못하고 있다.
후면접합형의 경우 현재 제품기준으로 최고인 평균 23% 수준의 셀이 생산되고 있다. PERL 또는 HIT 구조와는 달리 후면전극형으로서 전면(前面) 전극에 의한 광 반사 손실을 줄일 수 있을 뿐만 아니라 외관이 균일하여 BIPV(Building Integrated Photovoltaics)용으로도 적합하다. 후면전극형 태양전지를 모듈화할 때 인쇄회로가 형성된 백시트(back sheet) 위에서 셀을 픽 앤드 플레이스(pick and place) 방식으로 상호연결(interconnection)하면 기존의 태빙 및 스트링잉(tabbing and stringing) 공정에 비해 셀에 가해지는 스트레스가 적기 때문에 보다 얇은 셀에 대응할 수 있으며 모듈 제조공정의 자동화에도 유리하다.
후면접합형 셀 제조공정을 크게 구분하여 보면 웨이퍼의 후면에 베이스 및 에미터와 후면을 패시베이션하기 위한 실리콘 산화막을 형성하는 공정들, 웨이퍼의 전면(前面)에 텍스쳐링(texturing), 전면전계(front surface field) 및 반사방지막을 형성하는 공정들, 다시 후면에서 베이스 및 에미터 전류를 수집하기 위해 산화막의 일부를 열고(contact open) 베이스 및 에미터 전극을 형성하는 공정들로 이루어진다. 예컨대, 특허문헌 1에는 대표적인 후면접합형 셀의 제조공정이 기재되어 있다.
후면접합형에서는 베이스, 에미터, 베이스 전극 및 에미터 전극이 모두 웨이퍼의 후면에 있기 때문에 기존의 일반적인 결정질 실리콘 태양전지에 비해 제조공정이 복잡하게 된다. 베이스와 에미터, 베이스 전극과 에미터 전극을 웨이퍼의 후면에 선택적으로 형성하기 위한 패터닝(patterning) 공정이 필요하기 때문이다. 따라서 고효율화가 비교적 용이한 후면접합형에서 제조공정을 기존의 일반적인 결정질 실리콘 태양전지 수준으로 단순화할 수 있다면 결정질 실리콘 태양전지의 제조원가를 현재의 절반 수준으로 줄일 수도 있을 것으로 기대된다.
후면접합형에서 제조공정을 단순화하는 방법은 크게 에미터 및 베이스 형성 공정, 에미터 전극 및 베이스 전극 형성 공정, 두 가지로 나누어 검토할 수 있다. 에미터 또는 베이스를 형성하는 공정은 도핑하고자 하는 물질(dopant)을 포함하는 전구체(precursor) 박막을 형성하는 과정과 고온에서 도펀트를 웨이퍼로 확산시키는 과정을 포함한다. 대표적인 전구체 박막으로는 p형 도펀트인 붕소(Boron)와 n형 도펀트인 인(Phosphorus)을 포함하는 실리콘 산화막인 BSG(BoroSilicate Glass), PSG(PhosphoSilicate Glass)를 들 수 있다. 도펀트를 포함하지 않는 실리콘 산화막을 통해서는 도펀트의 확산이 어렵기 때문에 확산 차단막(diffusion barrier)으로서 기능할 수 있다.
전구체 박막 또는 확산 차단막(diffusion barrier)을 선택적으로 형성하면 원하는 영역에 에미터 및 베이스를 형성할 수 있다. 일례로서 특허문헌 1에는 한 번의 패터닝 공정으로 에미터 및 베이스를 형성할 수 있는 후면접합형 태양전지 제조방법이 기재되어 있다. 즉 웨이퍼의 후면 전체에 에미터(또는 베이스)를 형성하고, 에미터(또는 베이스)를 남기고자 하는 부분에 확산 차단막을 형성하고, 확산 차단막을 식각 차단막 삼아 나머지 부분을 식각하고, 마지막으로 베이스(또는 에미터) 도펀트를 확산시키면 원하는 영역에 에미터 및 베이스를 형성할 수 있다. 다른 예로서 특허문헌 2에는 후면 중에서 에미터(또는 베이스)를 형성하고자 하는 부분에 해당 전구체 박막을 형성하고, 후면 전체에 베이스(또는 에미터)를 형성하기 위한 전구체 박막을 적층하고, 고온에서 도펀트를 동시에 확산시키는 방법이 기재되어 있다. 특허문헌 2에서는 전구체 박막을 한 번만 패터닝함으로써 특허문헌 1과 유사한 공정단순화 효과를 얻을 수 있다.
에미터 전극과 베이스 전극을 형성하는 공정은 에미터 및 베이스를 형성하는 공정에 비해 한층 복잡할 수밖에 없다. 그 이유는 첫째, 에미터와 베이스는 서로 맞닿아도 무방하지만 에미터 전극과 베이스 전극은 확실하게 분리되어야 한다. 에미터와 베이스가 맞닿는 부분에는 전자나 정공이 없는 공핍층(depletion layer)이 형성되고 에미터와 베이스 사이에는 전위장벽(potential barrier)이 존재하기 때문에 에미터에 있는 다수 반송자(majority carrier)와 베이스에 있는 다수 반송자는 전기적으로 분리되게 된다. 에미터 전극과 베이스 전극 사이의 전기적인 절연이 필요하듯이 베이스 전극과 에미터, 에미터 전극과 베이스와의 절연도 확실하게 이루어 지지 않으면 안 된다. 일반적으로 후면접합형에서는 베이스의 면적을 최소화하는 것이 바람직하기 때문에 특히 베이스 전극과 에미터 사이의 절연이 문제가 된다. 기본적으로 베이스 전극과 에미터 사이에는 패시베이션을 위한 실리콘 산화막이 존재하여 전기적인 절연이 이루어지지만 산화막에 결함이나 불순물이 있으면 그것을 통해 누설전류가 흐를 수 있다. 예컨대, 특허문헌 3에는 베이스 전극과 에미터가 겹쳐지는 부위에 층간 절연막을 추가로 형성함으로써 누설전류를 억제하는 방법이 기재되어 있다.
전극을 형성하는 공정이 복잡한 두 번째 이유는 전극에 여러 가지 기능이 요구되기 때문이다. 전극은 저항손실을 최소화하면서 전류를 수집하는 기본적인 기능 이외에도 실리콘과의 콘택트(contact)에서 발생하는 접촉저항에 의한 손실을 최소화하고, 전극으로 입사한 빛을 잘 반사시키고, 모듈 제조과정에서는 셀을 상호연결할 때 저항손실을 최소화하면서도 신뢰성 있게 연결이 되어야 한다. 실리콘과 금속이 맞닿으면 쇼트키 장벽(Schottky barrier)이라 불리는 전위장벽이 형성된다. 전위장벽의 높이는 실리콘이 p형 또는 n형으로 얼마나 많이 도핑이 되었는지, 금속의 일함수(work function)가 얼마나 되는지 등에 의해 결정되며 전위장벽이 높을수록 접촉저항 손실은 커진다. 일반적으로 실리콘 반도체에서는 전위장벽을 낮추어 옴성 접촉을 만들기 위해 콘택트 부위에 도핑을 많이 하는 방법을 사용한다. 그 외에도 쇼트키 장벽을 최소화할 수 있는 금속 또는 실리사이드를 실리콘과 전극 사이에 끼워 넣는 방법도 있다. 태양광에서 적색 또는 적외선 영역의 빛은 실리콘에서의 흡수율이 낮기 때문에 대부분 흡수되지 않고 셀의 후면에 도달한다. 따라서 웨이퍼 후면은 이와 같은 장파장 광(光)을 잘 반사시킬 수 있어야 한다. 후면접합형에서는 후면의 대부분이 실리콘 산화막과 금속전극의 적층구조로 되어 있어 이와 같은 기능을 훌륭하게 수행할 수 있다. 이와 같은 조건들을 만족시키는 전극형성 방법으로서, 예컨대, 특허문헌 1에는 알루미늄, TiW, 구리, 주석을 차례로 적층한 구조와 제조방법이 기재되어 있다. 전류를 수집하는 기본적인 기능은 구리가 담당하며 전기도금법을 사용하여 두께 20미크론 정도로 형성한다. 이와 같이 두꺼운 구리 박막이 필요한 것은 가늘고 긴 에미터 및 베이스 전극이 교대로 배치되어 있는 전극 모양 때문이다. 일례로서 특허문헌 4에 이와 같은 전극 모양이 상세하게 기재되어 있다. 알루미늄은 실리콘과의 옴성 접촉과 장파장 광의 반사를 위해, TiW는 구리 또는 다른 불순물이 웨이퍼 쪽으로 확산되는 것을 억제하기 위해, 주석은 구리를 보호하고 셀 상호연결 시 납땜이 잘 되게 하기 위해 사용한다. 그리고 전극을 선택적으로 형성하기 위해서 알루미늄, TiW, 구리 박막을 차례로 적층하고, 도금 방지막을 형성하고, 구리와 주석을 차례로 도금하고, 도금 방지막을 제거하고, 노출된 알루미늄/TiW/구리 박막을 제거하는 방법을 사용한다. 알루미늄/TiW/구리 박막을 제거하는 방법은 특허문헌 5에 상세하게 기재되어 있다.
도 1은 특허문헌 1 및 특허문헌 5로 대표되는, 종래기술에 의한 전극형성 방법을 나타내는 순서도다. 종래기술에서는 전극에 요구되는 기능을 만족시키고 전극을 패터닝을 하기 위해 총 18단계의 공정이 필요하다.
결정질 실리콘 태양전지에서는 셀 구조, 특히 전극 구조가 모듈 제조에 큰 영향을 줄 수 있다. 기존의 일반적인 결정질 실리콘 태양전지의 경우 셀을 금속리본으로 연결한 다음에 유리, 백 시트 및 봉지재(封止材, encapsulant)를 사용하여 라미네이션(lamination)하는 방법이 사실상의 표준이 되어 있으나 후면전극형 결정질 실리콘 태양전지의 경우 셀 구조에 따라 몇 가지 기술이 적용되고 있다. 후면전극형 태양전지에는 후면접합형 이외에도 MWT(Metallization Wrap-Through)나 EWT(Emitter Wrap-Through) 구조도 상품화가 진행되고 있다. MWT는 에미터와 에미터 전극의 일부가 웨이퍼의 전면(前面)에 있으며, EWT는 에미터가 웨이퍼의 전면(前面)에 있는 구조다. 후면접합형은 에미터, 베이스, 에미터 전극, 베이스 전극 모두가 웨이퍼의 후면에만 있다. MWT 또는 EWT 구조의 경우 모듈화할 때 인쇄회로가 형성된 백시트(back sheet) 위에서 셀을 픽 앤드 플레이스(pick and place) 방식으로 상호연결(interconnection)하는 방법이 시도되고 있다. 예컨대 특허문헌 6에는 이와 같은 방법으로 모듈화하는, 이른바 MMA(Monolithic Module Assembly) 기술이 상세하게 기재되어 있다. 반면에 후면접합형에서는 금속리본을 사용하는, 기존의 모듈화 기술과 유사한 방법이 사용되고 있다. 예컨대 특허문헌 7에는 이와 같은 방법으로 모듈화하는 기술이 상세하게 기재되어 있다. 후면접합형 태양전지에서는 아직까지 후면전극형 태양전지의 모듈화와 관련된 잠재적인 이점을 충분히 살리지 못하고 있는 것이다.
US 7339110 B1 US 7135350 B1 WO2008/013604 A2 WO2008/115309 A2 US 7455787 B2 WO2009/134939 A2 US 7390961 B2
상기 종래기술의 문제점을 요약하면 다음과 같다. 첫째, 후면접합형 태양전지는 효율이 높지만 셀 제조공정, 특히, 전극제조 공정이 복잡하여 제조원가를 낮추기 어렵다. 둘째, 후면접합형 태양전지는 후면전극형 태양전지의 일종이지만 후면전극형 태양전지의 모듈화와 관련된 잠재적인 이점을 살릴 수 있는 구체적인 방법이 아직까지 제시되지 못하고 있다.
이와 같은 문제점을 해결하기 위해 본 발명은 후면접합형 태양전지의 셀 제조공정 중에서 전극 제조공정을 대폭 단순화함과 동시에 후면전극형 태양전지의 모듈화와 관련된 잠재적인 이점 또한 살릴 수 있는 방법을 제시하고자 한다.
본 발명에서는 상기 기술적인 과제를 해결하기 위해 에미터 전극과 베이스 전극의 전류수집 기능을 각각 셀과 인쇄회로 패턴이 형성된 백 시트로 분산시키고자 한다. 해결 수단에 대한 구체적인 내용은 도면을 통해 설명하고자 한다. 도 2는 본 발명에 의한 후면접합형 결정질 실리콘 태양전지 모듈의 일례를 전면(前面)에서 본 평면도다. 본 발명의 구성과 원리를 효과적으로 표현하기 위해 모듈(100)은 4행×4열, 총 16개의 셀(10)로 구성되어 있으며 본 발명과 직접 관련이 없는 프레임은 도면에서 생략되어 있다. 각각의 셀(10)은 방향(orientation)을 가지고 있으며, 도 2에서는 셀(10)의 가운데에 도시한 가상의 다이오드 표식(10a)으로 그 셀의 방향을 나타내고 있다. 그리고 설명의 편의를 위해 셀(10)의 좌측 상단에 1부터 16까지의 일련번호가 부여되어 있다. 셀(10)의 상호연결 상태는 각 다이오드 표식(10a)을 연결하는 파선으로 나타내고 있다. 즉, 도 2에서 1번부터 8번까지, 9번부터 16번까지의 셀은 모두 직렬로 연결되어 있다.
도 3은 본 발명에 의한 후면접합형 결정질 실리콘 태양전지 셀을 후면에서 본 평면도다. 셀(10)의 후면에 노출된 에미터 전극(28a)과 베이스 전극(28b)을 통해 셀(10)과 백 시트의 인쇄회로 패턴이 전기적으로 연결된다. 도 3은 가상의 다이오드 표식과 셀(10) 전극의 배치 사이에 어떤 관계가 있는지를 도시하고 있다. 인쇄회로 패턴과 연결되는 부분을 제외한 에미터 전극(28a) 위에는 절연막(27)이 형성되어 있다. 에미터 전극(28a)은 셀(10)의 한 변을 따라 인쇄회로 패턴과 연결되고, 베이스 전극(28b)은 나머지 대부분에 고르게 분산되어 있다.
본 발명에 의한 후면접합형 결정질 실리콘 태양전지의 전극구조를 더욱 상세하게 검토하기 위해 도 3에서 A 부분을 확대한 평면도를 도 4에 도시하고 있다. 그리고, 도 5는 도 4의 절단선 I-I'를 따라 절단한 면을 화살표 방향에서 본 단면도다. 도 5의 단면도는 세 부분, 즉, 베이스 콘택트 및 전극 영역(31), 에미터 콘택트 영역(32), 에미터 전극 영역(33)으로 나눌 수 있다.
베이스 콘택트 및 전극 영역(31)에서는 베이스(22)가 베이스 콘택트(24b)를 통해 베이스 전극(28b)으로 사용되는 제1 전극 층(25)과 연결되어 있다. 에미터 콘택트 영역(32)에서는 에미터(21)가 에미터 콘택트(24a)를 통해 에미터 전극(28a)으로 사용되는 제1 전극 층(25) 및 제2 전극 층(26)과 연결되어 있고 그 위에는 절연막(27)이 도포 되어있다. 에미터 전극 영역(33)에서는 인쇄회로 패턴과의 연결을 위해 절연막(27)이 오픈 되어있다. 본 발명에서는 베이스 전극(28b)과 에미터(21)가 겹쳐지는 부분이 없으므로 특허문헌 3에 기재되어 있는 층간 절연막이 불필요하다.
본 발명에서는 에미터 전류의 수집기능을 주로 셀이 담당하므로 바람직한 실시 예로서 에미터 전극은 제1 전극 층(25)과 제2 전극 층(26)의 2층 구조로 하고 있다. 제1 전극층(25)은 실리콘과 전극의 옴성 접촉과 장파장 광의 반사를 담당하고, 전류 수집은 주로 제2 전극 층(26)이 담당하지만 제1 전극 층(25)을 두껍게 형성함으로써 제2 전극 층(26)을 생략할 수도 있다. 이와 같은 전극구조에서는 전체 전극 면적의 대부분을 에미터 전극이 차지하게 됨으로써 특허문헌 4로 대표되는 종래의 기술과 비교하여 전극의 두께를 줄이거나 전기전도도가 낮은 전극 재료를 사용할 수 있는 장점이 있다. 이에 대한 원리를 상세히 설명하기 위해 전극의 저항손실을 실제로 계산해 보고자 한다.
도 6에서 전극구조 1은 종래기술을, 전극구조 2는 본 발명에 의한 전극구조를 나타낸다. 종래기술에서는 셀 양단에 위치하는 에미터 버스 바(bus bar) 전극(41)과 베이스 버스 바 전극(42) 사이에 에미터 핑거(finger) 전극(43)과 베이스 핑거 전극(44)이 서로 맞물려 있다. 즉 도 6에서 전극구조 1의 형태가 수평 방향으로 반복되는 모양이다. 본 발명에서는 베이스 핑거 전극(44)이 없고, 베이스 전극의 총 면적이 에미터 전극의 총 면적에 비해 매우 작다. 따라서, 간략하게 도 6의 전극구조 2로 표현하여도 큰 차이가 없다. 우선 도 6의 전극구조 1에서 에미터 핑거 전극(43)에 의한 저항손실을 계산해 보자. 임의의 위치 x에서 에미터 핑거 전극(43)에 흐르는 전류 I(x)는 다음과 같다.
Figure pat00001
여기에서 J는 광 전류밀도, W는 반복되는 기본 구조의 폭으로서 일반적으로 피치(pitch)라 칭한다. L은 도 6에서 사선 영역으로 표시한, 광 전류가 발생하는 영역의 길이로서 에미터 핑거 전극(43)의 길이와 같다고 보아도 무방하다. 길이 dx인 핑거 전극의 저항 dR은 다음과 같다.
Figure pat00002
여기에서 ρ는 전극의 비저항, F는 에미터 핑거 전극의 폭(F/2+F/2), H는 전극의 두께이다. 따라서, dx 구간에서 에미터 핑거 전극(43)의 저항손실 dP는 다음과 같이 표시된다.
Figure pat00003
dP를 0부터 L까지 적분하면 전극구조 1에서 에미터 핑거 전극(43)에서의 총 저항손실 P1은 다음과 같이 계산된다.
Figure pat00004
전극구조 2의 경우 에미터 핑거 전극(43)의 폭이 F에서 W로 변경되는 것 이외에는 동일하므로 에미터 핑거 전극(43)에서의 총 저항손실 P2는 다음과 같다.
Figure pat00005
따라서, 수학식 4 및 수학식 5로부터 P1/P2=W/F가 된다. 도 6의 전극구조 1에서는 W/F가 2보다 클 수밖에 없으므로 동일한 전극 재료, 동일한 전극 두께로 하면 전극구조 1의 저항 손실이 전극구조 2에 비해 2배 이상이 된다. 그리고, 수학식 4 및 수학식 5로부터 핑거 전극에서의 저항손실은 전극재료의 비저항에 비례하고, 전극의 두께에 반비례한다. 결국 전극구조 2를 채택하면 전극구조 1에 비해 전극의 두께를 절반으로 줄이거나 비저항이 2배 정도 되는 전극재료를 사용해도 전극에 의한 저항손실이 증가하지 않는다는 것을 의미한다. 전극의 두께를 절반으로 한다면 그만큼 전극 재료비도 줄어들 것이다. 결정질 실리콘 태양전지에서 실리콘 웨이퍼를 제외한 재료비의 대부분을 전극이 차지하고 있다는 것을 고려하면 상당한 제조원가 절감 효과를 기대할 수 있을 것이다. 그리고 비저항이 2배 정도 되는 전극재료를 사용할 수 있다면 전극형성 방법으로서 도금 대신에 도전성 페이스트를 인쇄하는 방법도 가능하다는 것을 시사한다. 현재 결정질 실리콘 태양전지의 제조에 널리 사용되고 있는 후자의 방법은 전자에 비해 제조원가 절감 측면에서 유리하다.
도 7은 본 발명에 의한 후면접합형 결정질 실리콘 태양전지 셀의 제조공정의 일례를 나타내는 순서도다. 특허문헌 1과 특허문헌 5로서 대표되는 종래기술에 의한 전극이 4층 또는 5층 구조인데 반해 본 발명에서는 2층으로 가능하다. 그리고, 도금을 대신하여 스크린 인쇄법을 사용함으로써 공정을 추가로 단순화할 수 있다. 결국 본 발명에서는 종래기술과 비교하여 전극제조 공정 수를 절반 이하로 줄일 수 있다.
본 발명에서 셀(10)의 상호연결은 인쇄회로 패턴(102)이 형성된 백 시트(101)를 통해 이루어진다. 도 8에 모듈(100)을 구성하는 백 시트(101) 상에 형성된 인쇄회로 패턴(102)을 도시하였다. 인쇄회로 패턴(102) 상에서 결합 되는 셀(10)의 위치는 파선으로 나타내고 있다. 도 8에서 B로 표시되어 있는 상호연결의 말단 부분을 제외하면 하나의 셀(10)에 비슷한 크기의 하나의 인쇄회로 패턴(102)이 대응된다. 셀(10)과 마찬가지로 인쇄회로 패턴(102)에도 설명의 편의를 위해 그 좌측 상단에 1부터 16까지의 일련번호가 부여되어 있다. 도 8의 C로 표시된 부분에서 인접한 셀(10)의 상호연결이 이루어진다. 예를 들면 2번 인쇄회로 패턴의 상단에서 1번 셀의 에미터 전극과 2번 셀의 베이스 전극이 연결된다. 그리고 7번 인쇄회로 패턴의 경우에는 그 하단에서 6번 셀의 에미터 전극과 7번 셀의 베이스 전극이 연결된다. 연결 방향이 바뀌는 부분에 위치하는 4번, 5번, 12번 및 13번 인쇄회로 패턴(102)의 경우, 도 8에 도시한 것과 같이 일부 형태의 변화를 통해 대응할 수 있다. 반면에 특허문헌 6에 기재되어 있는 종래기술에서는 모듈 가장자리 쪽으로 인쇄회로 패턴을 확장하고 그 위에 버스 바를 결합함으로써 연결방향을 180°로 전환하고 있다. 즉, 본 발명에서는 확장된 인쇄회로 패턴 및 그 위에 결합 되는 버스 바가 불필요하므로 모듈 효율을 개선할 수 있을 뿐 아니라 버스 바와 관련된 재료비와 공수(工數)도 절감할 수 있게 된다.
본 발명에서는 하나의 인쇄회로 패턴(102) 중에서 연결부위를 제외한 대부분의 면적은 베이스 전극의 기능을 한다. 반면에 특허문헌 6으로 대표되는 종래기술에서는 하나의 인쇄회로 패턴 중에서 절반은 에미터 전극, 나머지는 베이스 전극의 역할을 한다. 셀에서의 전극에 의한 저항손실을 계산한 것과 마찬가지 방법으로 인쇄회로 패턴에서의 저항손실도 계산할 수 있으며, 동일한 원리로 인쇄회로 패턴의 재질, 두께가 같다면 본 발명에서는 종래기술 대비 저항손실을 절반으로 줄일 수 있다.
본 발명에서는 도 3, 도 8에 도시되어 있듯이 셀(10)의 후면에 배치되어 있는 점 형태의 전극이 면 형태의 인쇄회로 패턴(102)과 접속된다. 반면에 특허문헌 6에 기재되어 있는 종래기술에서는 셀 전극과 인쇄회로 패턴이 점대 점으로 접속되고 있다. 따라서 종래기술에서는 백 시트의 인쇄회로 패턴과 셀을 정렬시킬 때 더욱 높은 정밀도가 요구되며, 라미네이션 과정에서 셀이 움직이지 않도록 주의하거나 셀을 고정하기 위한 별도의 수단을 강구할 필요가 있다.
본 발명에서는 후면전극형 결정질 실리콘 태양전지에서 에미터 전류 및 베이스 전류의 수집 기능을 각각 셀의 후면에 있는 전극과 백 시트의 한 면에 형성된 인쇄회로 패턴으로 분산시킴으로써 셀에 대해서 다음과 같은 효과를 기대할 수 있다.
첫째, 베이스 전극과 에미터를 전기적으로 절연하기 위한 층간 절연막이 불필요하다.
둘째, 셀 전극에서의 저항손실을 절반으로 줄임으로써 효율을 개선할 수 있다.
셋째, 셀 전체 제조공정의 절반 정도를 차지하는 전극제조 공정의 수를 절반 이하로 줄일 수 있다.
아울러 모듈에 대해서는 다음과 같은 효과를 기대할 수 있다.
첫째, 일부 버스 바가 불필요하므로 관련 재료비 및 공수를 절감할 수 있을 뿐 아니라 데드 에어리어 감소에 따른 모듈 효율의 향상과 유리기판, 백 시트, 봉지재, 프레임 등 주요 재료비의 절감이 가능하다.
둘째, 인쇄회로 패턴의 저항손실을 절반으로 줄일 수 있어 모듈 효율을 개선할 수 있다. 인쇄회로 패턴의 두께를 절반으로 하여 저항손실을 유지하는 경우에는 관련 재료비를 줄일 수 있다.
셋째, 셀을 인쇄회로 패턴과 정렬할 때 요구되는 정밀도가 낮아 제조 수율을 높일 수 있고, 관련 공정장비에 대한 투자비도 절감할 수 있다.
도 1은 종래기술에 의한 후면접합형 결정질 실리콘 태양전지 셀의 전극형성 방법을 나타내는 순서도.
도 2는 본 발명에 의한 후면접합형 결정질 실리콘 태양전지 모듈을 전면(前面)에서 본 평면도.
도 3은 본 발명에 의한 후면접합형 결정질 실리콘 태양전지 셀을 후면에서 본 평면도.
도 4는 도 3의 A 부분을 확대한 평면도.
도 5는 본 발명에 의한 후면접합형 결정질 실리콘 태양전지 셀의 구조를 나타내는 단면도.
도 6은 종래기술 및 본 발명에 의한 후면접합형 결정질 실리콘 태양전지 셀에서 후면 전극의 기본 구조를 나타내는 평면도.
도 7은 본 발명에 의한 후면접합형 결정질 실리콘 태양전지 셀의 전극형성 방법을 나타내는 공정 순서도.
도 8은 백 시트를 인쇄회로가 형성된 면에서 본 평면도.
도 9a 내지 도 9f는 본 발명에 의한 후면접합형 결정질 실리콘 태양전지 셀의 전극형성 방법을 나타내는 공정별 단면도.
도 10은 본 발명에 의한 후면접합형 결정질 실리콘 태양전지 셀을 후면에서 본 평면도 중에서 베이스 전극 부분을 확대한 도면.
본 발명의 바람직한 실시 예로서 후면접합형 결정질 실리콘 태양전지 셀의 구조를 나타내는 단면도 및 제조공정 순서도는 이미 도 5 및 도 7에 제시되어 있다. 이하에서는 도 9a내지 도 9f에 도시되어 있는 제조공정별 단면도를 추가로 참조하면서 상세하게 설명하고자 한다.
후면접합형 결정질 실리콘 태양전지 셀 제조공정 중에서 전극형성 이전의 공정에 대해서는 상기 배경기술에서 간략히 기재하였으며 본 발명의 핵심적인 구성요소가 아니기에 더욱 상세한 설명은 피하고자 한다. 도 9a는 전극형성 공정 바로 전 단계로서 실리콘 산화막(23)을 패터닝하여 에미터 콘택트(24a) 및 베이스 콘택트(24b)를 형성한 후의 단면도이다.
도 9b는 전극형성을 위한 첫 번째 공정으로서 후면 전체에 제1 전극층(25)을 형성한 후의 단면도이다. 제1 전극층 재료로는 알루미늄이 바람직하다. 알루미늄은 실리콘 반도체에서 p형 및 n형으로 도핑된 실리콘과 옴성 접촉을 형성하기 위한 전극 재료로서 오랜 기간, 광범위하게 사용되어 왔다. 그리고, 실리콘 산화막과 알루미늄 박막의 적층 구조는 장파장 광을 매우 효과적으로 반사시킬 수 있다. 아울러 알루미늄 박막을 형성한 후에 5% 정도의 수소 분위기와 300℃ 정도의 온도에서 실시하는 포밍 가스 어닐링(forming gas annealing)을 통해 옴성 접촉 특성이 향상될 뿐 아니라 실리콘 표면의 패시베이션 효과도 높일 수 있다. 그러나 포밍 가스 어닐링은 필수적인 공정은 아니므로 도 7의 본 발명에 의한 제조공정에서는 물론, 도 1의 종래기술에 의한 제조공정에서도 생략하였다. 알루미늄 박막은 일반적으로 사용되는 진공증착법 또는 스퍼터링(sputtering)법으로 형성할 수 있다. 본 발명에서는 전류를 수집하는 주요 기능을 제2 전극층(26)이 담당하므로 제1 전극층(25)의 두께는 100~200nm 정도면 충분하다.
도 9c는 알루미늄 박막을 패터닝하기 위해 식각 페이스트를 인쇄한 후의 단면도이다. 식각 페이스트의 일례로서 디스플레이 소자의 제조에 사용되는 알루미늄 식각 페이스트를 들 수 있다. 스크린 인쇄법으로 식각 페이스트를 식각하고자 하는 부분에 도포한 후에 120℃에서 2분간 열처리하는 것으로 식각이 완료된다. 식각 잔류물은 초순수(deionized water)로 세정을 함으로써 깨끗하게 제거할 수 있다. 도 9d는 열처리, 세정 및 건조 후의 단면도이다.
도 9e는 제1 전극층(25) 위에 제2 전극층(26)을 형성한 후의 단면도이다. 제 2 전극층(26)은 전극을 통해 광(光) 전류가 수집되는 과정에서 발생하는 저항손실을 최소화할 수 있도록 비저항과 두께가 설계되어야 한다. 도 6의 전극구조 2에서 핑거 전극에 의한 저항손실이 빛에 의해 생성된 전기에너지의 1%라고 가정하면 수학식 5는 다음과 같이 표현될 수 있다.
Figure pat00006
여기에서 I는 광 전류, V는 광 전압이다.
따라서 수학식 6으로부터 전극의 두께 H는 다음과 같이 계산된다.
Figure pat00007
잘 만들어진 후면접합형 결정질 실리콘 태양전지 셀의 광 전류 밀도와 광 전압은 각각 40㎃/㎠, 0.55V 정도이다. 실리콘 웨이퍼의 크기를 12.5㎝×12.5㎝로 하고, 전극으로서 경화 후의 비저항이 4μΩ㎝인 도전성 페이스트를 사용한다고 가정하면 전극의 두께는 15㎛ 정도가 되어야 한다. 이 정도의 두께는 일반적인 결정질 실리콘 태양전지의 제조에 널리 사용되고 있는 스크린 인쇄법으로 충분히 구현할 수 있다. 단, 도전성 페이스트를 경화 또는 소성(firing)할 때의 온도는 300℃ 이하로 하는 것이 바람직하다. 실리콘과 알루미늄이 접촉하고 있는 상태에서 온도가 200℃를 넘으면 실리콘이 알루미늄 쪽으로 확산되고 그 빈자리를 알루미늄이 메우게 되므로 실리콘 쪽으로 알루미늄 스파이크(spike)가 형성된다. 만약 에미터 콘택트(24a)에 스파이크가 형성되면 에미터를 뚫고 베이스와 전기적으로 연결될 수도 있다. 일반적으로 실리콘 반도체에서는 이와 같은 문제점을 해결하기 위해 순수한 알루미늄 대신에 알루미늄에 1~2% 정도의 실리콘이 합금된 것을 사용함으로써 스파이크의 발생을 최대한 억제하고 있다. 따라서 본 발명에서도 제1 전극층(25)의 재료로 알루미늄-실리콘 합금을 사용하고, 알루미늄 박막 형성 중이나 그 이후에 온도 상승을 최대한 억제해야 한다. 기존의 결정질 실리콘 태양전지에는 전극재료로서 은 페이스트가 많이 사용되지만 소성 온도가 600℃ 이상으로 매우 높은 편이다. 은 페이스트의 소성온도를 200℃ 수준으로 낮추기 위해서는 페이스트를 구성하는 은 입자의 크기가 1 미크론보다 작은 것을 사용할 필요가 있다. 실제로 RFID와 같은 플라스틱 기판을 사용하는 전자소자용으로서 나노입자를 사용한 제품이 상품화되어 있으므로 본 발명에서도 이와 같은 제품을 사용하는 것으로 한다. 도 9e의 베이스 콘택트 및 전극 영역(31)에는 제2 전극층(26)을 형성하지 않아도 무방하다. 베이스 전극(28b)이 백 시트(101) 상의 인쇄회로 패턴(102)과 바로 연결되기 때문이다.
도 10은 본 발명에 의한 후면접합형 결정질 실리콘 태양전지 셀을 후면에서 본 평면도 중에서 베이스 전극(28b) 부분을 확대한 것이다. 도 10에서 전극을 보다 명확히 도시하기 위해 절연막(27)은 표시되어 있지 않다. 제2 전극층(26)이 제1 전극층(25)과 겹쳐지지 않은 부분의 폭, 즉, 도 10에서 (b-a)는 스크린 인쇄기의 패턴정렬 기능의 정밀도에 의해 결정된다. 정렬 정밀도가 낮을수록 (b-a)를 크게 하여 제2 전극층(26)이 베이스 전극(28b)과 연결되지 않도록 해야한다.
도 9f는 마지막으로 절연막(27)을 형성한 후의 단면도이다. 절연막(27)은 인쇄회로 패턴(102)을 통해 셀(10)을 상호연결할 때 에미터 전극(28a)과 베이스 전극(28b)이 단락되지 않도록 할 뿐 아니라 봉지재 기능도 담당한다. 절연막(27) 재료로는 열가소성 수지가 적합하다. 셀(10)과 인쇄회로 패턴(102)을 상호연결하는 방법으로는 납땜 또는 도전성 페이스트를 사용할 수 있는데 이 과정에서 열을 필요로 한다. 절연막(27) 재료로서 열가소성 수지를 사용하면 셀(10)을 상호연결할 때의 열로 절연막을 녹여서 셀(10), 인쇄회로 패턴(102) 및 백 시트(101)가 절연막(27)을 매개로 하여 확실하게 결합시킬 수 있다. 그러므로 절연막(27) 재료는 제2 전극층(26), 제1 전극층(25) 및 실리콘 산화막(23) 뿐 아니라 인쇄회로 패턴(102) 및 백 시트(101)와의 부착력도 우수해야 한다.
절연막(27) 재료는 열가소성 수지를 기본으로 하고 필러(filler)로서 절연물 입자를 포함할 수도 있다. 절연물 입자는 셀(10)을 상호연결할 때 에미터 전극(28a)과 베이스 전극(28b) 이외의 부분에서 셀(10)과 인쇄회로 패턴(102)이 전기적으로 연결되는 것을 방지하는 기능을 할 수 있다. 아울러 절연물 입자의 재료를 적절하게 선택하면 모듈(100)에서 셀(10)과 백 시트(101)의 열팽창 계수의 차이에 따른 응력(stress)를 완화하는 기능도 할 수 있다. 실제로 실리콘 반도체의 CSP(Chip-Size Package) 기술에서는 수지에 실리카 입자가 분산되어 있는 언더필(underfill) 재료가 유사한 목적으로 사용되고 있다.
절연막(27)을 열가소성 수지를 기본으로 하여 구성하는 경우 핫 멜트(hot melt) 스크린 인쇄법으로 간단하게 패터닝할 수 있다. 인쇄에 사용되는 핫 멜트 페이스트는 가루 형태의 수지이며 스크린 마스크 재료로는 스테인레스 스틸 메쉬(stainless steel mesh)를 사용한다. 스테인레스 스틸 메쉬에 전류를 흘리면 열이 발생하고 그 열로 핫 멜트 페이스트를 녹임으로써 인쇄할 수 있는 상태가 된다. 인쇄할 때 셀(10)은 가열하지 않기 때문에 그 위에 인쇄된 페이스트는 바로 굳게 된다. 즉, 스크린 인쇄에서 일반적으로 요구되는 페이스트의 경화 공정이 필요 없게 된다.
본 발명에서 셀(10)의 상호연결은 백 시트(101) 위에 형성된 인쇄회로 패턴(102)을 통해 이루어진다. 백 시트(101) 재료는 기존의 결정질 실리콘 태양전지 모듈에 일반적으로 사용하는 것을 그대로 사용할 수 있다. 백 시트(101)에 인쇄회로 패턴(102)을 형성하는 방법은 전자기기에 널리 사용되고 있는 연성 회로기판(flexible printed circuit board)의 제조방법과 동일하다. 인쇄회로 패턴(102)에 사용되는 동박(copper foil)의 두께는 셀(10)의 제2 전극층(26)과 마찬가지로 수학식 7을 사용하여 계산할 수 있다. 전극재료로서 비저항이 2μΩ㎝ 정도인 구리를 사용하는 것 외에는 모든 조건이 동일하므로 동박의 최소 두께는 7.5㎛ 정도가 된다. 연성 회로기판에는 두께 9㎛, 12㎛, 18㎛, 35㎛ 등의 동박이 사용되고 있으므로 재료비와 공정비용을 고려하여 동박의 두께를 선택하면 된다.
셀(10)과 인쇄회로 패턴(102)과의 전기적인 연결은 납땜(soldering) 또는 도전성 페이스틀 통해 이루어진다. 베이스 전극(28b)에 솔더(solder) 페이스트나 도전성 페이스트를 인쇄하여 건조한 다음에 셀(10)을 인쇄회로 패턴(102) 위에 정렬하여 놓고 열을 가하는, 인쇄회로기판 또는 CSP에서 일반적으로 사용되고 있는 기술을 적용할 수 있다.
모듈 제조공정의 나머지 부분인 라미네이션 및 이후의 공정은 기존의 결정질 실리콘 태양전지 모듈과 같다. 다만 라미네이션 공정의 경우 셀이 연결된 백 시트와 유리판 사이에 한 장의 봉지재 필름만 사용하면 된다. 셀 후면의 절연막(27) 층이 나머지 한 장의 봉지재 필름의 역할을 대신하기 때문이다.
이상에서 본 발명의 주요 내용에 대해 후면접합형 결정질 실리콘 태양전지를 중심으로 설명하였다. 그러나, 에미터 전극과 베이스 전극의 전류수집 기능을 각각 셀과 인쇄회로 패턴이 형성된 백 시트로 분산시키는 본 발명의 핵심적인 해결 수단은 EWT나 MWT와 같은 다른 후면전극형 결정질 실리콘 태양전지에도 적용될 수 있다.
1 : 실리콘 웨이퍼
10 : 셀
10a : 가상의 다이오드 표식
11 : 전면(前面)전계
12 : 실리콘 산화막
13 : 반사 방지막
21 : 에미터
22 : 베이스
23 : 실리콘 산화막
24a : 에미터 콘택트
24b : 베이스 콘택트
25 : 제1 전극층
26 : 제2 전극층
27 : 절연막
28a : 에미터 전극
28b : 베이스 전극
29 : 식각 페이스트
31 : 베이스 콘택트 및 전극 영역
32 : 에미터 콘택트 영역
33 : 에미터 전극 영역
41 : 에미터 버스 바 전극
42 : 베이스 버스 바 전극
43 : 에미터 핑거 전극
44 : 베이스 핑거 전극
100 : 모듈
101 : 백 시트
102 : 인쇄회로 패턴

Claims (5)

  1. 결정질 실리콘 웨이퍼를 광전변환 소재로 사용하는 결정질 실리콘 태양전지에서;
    제1 도전형을 갖는 상기 실리콘 웨이퍼의 두 면 중에서 빛이 입사하는 면의 반대 면인 후면에 제1 도전형의 불순물로 도핑된 베이스와 제2 도전형의 불순물로 도핑된 에미터가 형성되어 있으며;
    상기 후면의 상기 베이스 영역 내에는 제1 도전형의 전하를 수집하는 베이스 전극이 형성되어 있고, 상기 에미터 영역 내에는 제2 도전형의 전하를 수집하는 에미터 전극이 형성되어 있으며;
    상기 에미터 전극이 상기 후면에서 차지하는 면적이 상기 후면 면적의 절반보다 큰 것을 특징으로 하는 후면접합형 결정질 실리콘 태양전지 셀과;
    다수의 상기 셀을 상호연결하여 구성한 태양전지 모듈.
  2. 청구항 1에 있어서,
    상기 셀을 상호연결하는 방법으로서 한 면에 다수의 인쇄회로 패턴이 형성되어 있는 백 시트를 사용하며;
    상기 셀의 상기 에미터 전극이 한 개의 상기 인쇄회로 패턴과 전기적으로 접속되고, 상기 셀의 상기 베이스 전극은 상기 인쇄회로 패턴과 이웃한 다른 한 개의 상기 인쇄회로 패턴과 전기적으로 접속되며;
    상기 셀의 상기 에미터 전극(또는 베이스 전극)과 전기적으로 접속되면서 상기 에미터 전극과 겹쳐지는 상기 인쇄회로 패턴의 면적이 상기 셀의 상기 베이스 전극(또는 에미터 전극)과 전기적으로 연결되면서 상기 베이스 전극과 겹쳐지는 상기 인쇄회로 패턴의 면적보다 작은 것을 특징으로 하는 태양전지 모듈.
  3. 청구항 1에 있어서,
    상기 에미터 전극이 제1 전극층과 제2 전극층을 적층한 구조이며;
    제2 전극층의 재료로서 300℃ 이하의 온도에서 경화 또는 소성이 이루어지는 도전성(導電性) 페이스트를 사용하는 것.
  4. 청구항 1에 있어서,
    상기 에미터 전극 위에 절연막을 형성하되;
    상기 에미터 전극 중에서 셀의 상호연결이 이루어지는 부분에는 절연막을 형성하지 않으며;
    상기 절연막이 절연물 입자가 분산된 열가소성 수지로 구성되어 있는 것.
  5. 결정질 실리콘 웨이퍼를 광전변환 소재로 사용하는 결정질 실리콘 태양전지 모듈에서;
    제1 도전형을 갖는 상기 실리콘 웨이퍼의 두 면 중에서 빛이 입사하는 면의 반대 면인 후면이 제1 도전형의 전하를 수집하는 베이스 전극영역, 제2 도전형의 전하를 수집하는 에미터 전극영역 및 어느 전극도 형성되어 있지 않은 분리영역으로 나뉘어 있고;
    상기 에미터 전극영역(또는 베이스 전극영역)의 면적이 상기 웨이퍼 후면 면적의 절반 이상을 차지하고 나머지 면적을 상기 베이스 전극영역(또는 에미터 전극영역)의 면적과 상기 분리영역의 면적이 차지하는 것을 특징으로 하는 다수의 후면전극형 결정질 실리콘 태양전지 셀로 구성되어 있으며;
    상기 셀을 상호연결하는 방법으로서 한 면에 다수의 인쇄회로 패턴이 형성되어 있는 백 시트를 사용하며;
    상기 셀의 상기 에미터 전극이 한 개의 상기 인쇄회로 패턴과 전기적으로 접속되고, 상기 셀의 상기 베이스 전극은 상기 인쇄회로 패턴과 이웃한 다른 한 개의 상기 인쇄회로 패턴과 전기적으로 접속되며;
    상기 셀의 상기 에미터 전극(또는 베이스 전극)과 전기적으로 접속되면서 상기 에미터 전극과 겹쳐지는 상기 인쇄회로 패턴의 면적이 상기 셀의 상기 베이스 전극(또는 에미터 전극)과 전기적으로 연결되면서 상기 베이스 전극과 겹쳐지는 상기 인쇄회로 패턴의 면적보다 작은 것을 특징으로 하는 후면전극형 결정질 실리콘 태양전지 모듈.
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