KR20120012462A - 보청기용 입력 변환기 및 신호 변환 방법 - Google Patents

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Abstract

보청기에서 잡음 및 전류 소모를 최소화하기 위해, 보청기용의 제1 변압기 및 델타-시그마형의 아날로그-디지털 변환기를 포함한 입력 변환기가 제공된다. 입력 변환기의 아날로그-디지털 변환기는 입력 스테이지, 출력 스테이지, 및 피드백 루프를 구비하고, 입력 스테이지는 증폭기(QA) 및 적분기(RLF)를 포함한다. 제1 변압기(IT)는 입력 전압보다 더 큰 출력 전압을 제공하게 하는 변성비를 가지며 입력 스테이지의 입력 변환기 상류에 배치된다. 입력 전압보다 더 큰 출력 전압을 제공하게 하는 변성비를 가진 제2 변압기(OT)는 변환기의 피드백 루프에 선택적으로 배치된다. 변압기(IT, OT)는 스위치드 커패시터 변압기이고, 각 변압기(IT, OT)는 적어도 2개의 커패시터(Ca, Cb, Cc, Cd)를 포함한다. 본 발명은 아날로그 신호를 변환하는 방법을 또한 제공한다.

Description

보청기용 입력 변환기 및 신호 변환 방법{INPUT CONVERTER FOR A HEARING AID AND SIGNAL CONVERSION METHOD}
본 발명은 보청기에 관한 것이다. 특히, 본 발명은 디지털 보청기의 아날로그-디지털 입력 신호 변환기에 관한 것이다. 본 발명은 또한 보청기에서 아날로그 신호를 디지털 신호로 변환하는 방법에 관한 것이다.
아날로그-디지털 변환기(이하, A/D 변환기라고 한다)는 변화하는 전류 또는 전압을 디지털 데이터 형식으로 변환한다. 변환 속도, 정확성, 양자화 잡음, 전류 소모, 워드 길이, 선형성 및 회로 복잡성에 있어서 장점 및 트레이드오프(tradeoff)를 각각 갖는 수 개의 다른 A/D 변환기 토폴로지가 존재한다. 현대의 디지털 보청기 설계에 있어서, 델타-시그마 A/D 변환기 유형은 용이한 앨리어싱 필터 구현, 설계에 의해 조절가능한 변환 잡음, 비교적 낮은 전력 소모 및 기존 A/D 변환기 설계에 비하여 낮은 부품 수에 기인하는 상대적으로 용이한 구현 등과 같은 다수의 중요한 요소 때문에 선호되는 변환기 유형이다.
정의상으로, 신호 처리 장치에 고유한 잡음은 신호 처리 장치 자체에 의해 유도되는 바람직하지 않은 신호이다. 고유 잡음은 예를 들면 부적절한 동작 조건, 열악한 설계 또는 컴포넌트 값의 변화에 의해 발생할 수 있다. 이 환경들은 신호 처리 장치를 설계할 때 고려해야 한다. A/D 변환기에 있어서, 수 개의 다른 유형의 잡음이 관측될 수 있다. 이들 중에는 변환 잡음, 양자화 잡음, 열적 잡음, 플리커 잡음, 재결합 잡음, 및 이득 생성 요소의 각종 물리적 제한에 기인하는 잡음 등이 있다. 이러한 상이한 잡음 유형의 소스들 간의 구별을 제공하기 위해, 가장 중요한 잡음 유형에 대하여 이하 간단히 설명한다.
양자화 잡음은 연속적인 입력 전압 스팬(span)을 아래의 수학식 1에 따라 이산 이진 레벨로 표시될 수 있는 유한 전압 레벨 집합으로 정량화하는 처리에서 발생한다.
Figure pct00001
위 수학식에서 LN은 가능한 이산 레벨의 수이고, n은 디지털 영역에서 단일 샘플을 표시하기 위해 사용되는 비트의 수이다. 양자화 잡음은 단일 샘플의 실제 입력 전압과 이 실제 입력 전압을 표시하기 위해 사용되는 이산 전압 간의 차로서 생각할 수 있다. 그러므로, 이 유형의 전압은 예를 들면 신호를 임의로 표시하는 비트의 수를 증가시킴으로써 최소화될 수 있고, 따라서 여기에서 더 설명하지 않는다.
열적 잡음은 저항 매체에서 전자의 랜덤 브라운 운동(Brownian motion)으로부터 발생한다. 저항, 대역폭 및 온도가 주어지면 rms 열적 잡음(Vnt)은 아래의 수학식 2로 주어진다.
Figure pct00002
상기 수학식에서 kb는 볼츠만 상수 1.38065*10-23 J/K이고, T는 절대 온도(K)이고, Δf는 관심 대상 대역폭(Hz)이며, R은 고려되는 회로 요소의 저항(Ω)이다.
플리커 잡음 또는 1/f 잡음은 저주파수의 잡음 스펙트럼에서 우세하다. 이 잡음은 진공관 시대 이후 전자 장치에서 관측되고 현대의 반도체 장치에서도 나타난다.
숏(shot) 잡음은 반도체 요소의 P 도핑물질과 N 도핑물질 사이에서 나타나는 장벽과 같은 전위 장벽을 교차하는 전류에 의해 야기되는 스토캐스틱(stochastic) 현상의 결과이다. 전류 숏 잡음(In)은 온도 독립적 양이고 수학식 3으로 표시할 수 있다.
Figure pct00003
위 수학식에서 q는 전하 1.602*10-19 쿨롱이고, I는 반도체 요소의 바이어스 전류이다. 숏 잡음의 스펙트럼 밀도의 단위는
Figure pct00004
이다.
배터리를 교체할 필요없이 몇 일간 중단되지 않고 동작할 수 있는 보청기를 제공하기 위해, 보청기의 하나의 설계 목표는 전자 회로에 의해 배터리로부터 추출되는 전류를 가능한 한 많이, 바람직하게는 1 mA 이하의 값으로 감소시키는 것이다. 입력에서 나타나는 신호를 약 100배 내지 약 1000배 증폭하는 반도체 요소는 이 전류의 상당한 양을 그 동작 한계 내에서 큰 이득을 처리하기 위해 그 바이어스 전류로서 사용한다. 전술한 것에 의해 숏 잡음은 반도체 요소를 통하는 전류에 의존하는 것이 명백하고, 이 사실은 A/D 변환기에서 증폭기에 대한 바이어스 전류를 가능한 한 많이 감소시키기 위한 추가의 동기부여(motivation)를 제공한다.
델타-시그마 A/D 변환기는 이 기술 분야에서 잘 알려져 있다. 이 변환기의 목적은 디지털 영역에서의 추가 처리를 위해 변화하는 아날로그 입력 전압을 이진 비트 스트림으로 변환하는 것이다. 델타-시그마 A/D 변환기는 다른 A/D 변환기 설계에 비하여 중요한 장점을 갖는다. 델타-시그마 A/D 변환기는 비교적 낮은 부품 수를 가지며, 다른 A/D 변환기 설계를 능가하는 각종 신호 처리 장점을 나타낸다. 변환 잡음을 줄이기 위해, 오버샘플링이 사용된다. 각각의 이산 전압을 복수회, 예를 들면 64회 측정함으로써, 입력 신호에서의 통계적 변화에 기인하는 에러는 고르게 되고, 변환 잡음 스펙트럼은 나이퀴스트 제한을 넘어 멀리 밀려나서 변환 잡음을 신호로부터 매우 쉽게 걸러내게 한다. 한가지 단점은 이 예에서의 변환기 클럭 속도가 소망하는 샘플 클럭 속도의 64배이어야 한다는 점이다.
본질적으로, 델타-시그마 A/D 변환기는 델타-시그마 변조기 및 저역 통과 필터를 포함한다. 이것은 적분기, 비교기 및 D 플립플롭으로 구성될 수 있다. 플립플롭의 출력 신호는 1 비트 D/A 변환기를 포함하는 피드백 루프를 통하여 피드백되고 적분기의 입력 신호 상류(upstream)로부터 감산된다. 감산된 피드백 신호는 델타-시그마 변조기의 입력에 에러 신호를 제공한다.
A/D 변환기의 피드백 루프로부터의 에러 신호는 평균적으로 변환기의 출력 신호 레벨이 항상 입력 신호 레벨과 동일하게 되는 것을 보장하기 위해 사용된다. 변환기 입력에서 신호가 없으면, 이진수 1과 0의 대칭 출력 비트 스트림이 A/D 변환기에서 발생된다. 입력 신호 전압이 더 양극인 전압으로 변화하면, 출력 비트 스트림에서 더 많은 이진수 1이 나타나고, 입력 신호 전압이 더 음극인 전압으로 변화하면, 출력 비트 스트림에서 더 많은 이진수 0이 나타날 것이다. 따라서, 델타-시그마 A/D 변환기는 아날로그 입력 신호를 출력 비트 스트림에서 1과 0 사이의 균형(balance)으로 변환한다.
본 발명은 제1 태양으로서 청구항 제1항에 기재한 입력 변환기를 제공한다. 본 발명은 제2 태양으로서 청구항 제9항에 기재한 방법을 제공한다.
전술한 단점을 극복하기 위해, 본 발명에 따른 입력 변환기는 입력 스테이지의 입력 변환기 상류에 배치되고 입력 전압보다 더 큰 출력 전압을 제공하는 변성비(transformation ratio)를 갖는 제1 변압기를 포함한다. 입력 신호 전압이 증폭기 스테이지에서 증폭되기 전에 상향 변압되면, 입력 신호를 허용가능 레벨 내에서 유지하기 위해 더 적은 증폭이 필요하고, 증폭된 신호에 대한 상대적인 증폭기 잡음 기여도가 더 낮아지며, 이것은 피드백 신호 전압이 증폭기 입력에 나타나기 전에 상향 변압되는 경우에도 동일하다.
본 발명에 따르면, 입력 변환기와 피드백 변환기가 둘 다 변압기로서 구현된다. 변압기는 동기화(클럭 제어형) 디지털 네트워크에서 쉽게 구현되고, 증폭기 및 후속 스테이지의 A/D 변환기의 임피던스에 대한 그들의 임피던스를 최적화하도록 설계될 수 있다.
추가의 특징 및 장점은 종속 청구항으로부터 명백하다.
이제 본 발명을 첨부 도면을 참조하여 구체적으로 설명한다. 도면에 있어서,
도 1은 종래의 델타-시그마 A/D 변환기의 개략도이다.
도 2는 도 1의 종래의 델타-시그마 변환기를 더 구체적으로 보인 도이다.
도 3은 도 2의 델타-시그마 변환기의 증폭기의 잡음 레벨 전압(Vn)을 나타내는 등가 회로도이다.
도 4는 도 3의 증폭기에 대한 입력 신호의 등가 변환의 원리를 나타낸 개략도이다.
도 5는 종래의 샘플 커패시터 적분기의 제1 단계를 나타내는 도이다.
도 6은 종래의 샘플 커패시터 적분기의 제2 단계를 나타내는 도이다.
도 7은 본 발명에 따른 샘플 커패시터 적분기의 제1 단계를 나타내는 도이다.
도 8은 본 발명에 따른 샘플 커패시터 적분기의 제2 단계를 나타내는 도이다.
도 9는 본 발명에 따른, 제1 단계에서 입력 변환기의 구현예를 보인 도이다.
도 10은 본 발명에 따른, 제2 단계에서 입력 변환기의 구현예를 보인 도이다.
도 11은 본 발명에 따른 델타-시그마 아날로그-디지털 변환기의 구현예를 보인 도이다.
도 12는 본 발명에 따른 델타-시그마 아날로그-디지털 변환기의 양호한 실시예를 보인 도이다.
도 13은 본 발명에 따른 4개의 델타-시그마 변환기를 구비한 보청기의 개략도이다.
도 1은 입력 단자(IN), 감산 포인트(1), 적분기(2), 비교기(3), D 플립플롭(4), 1 비트 디지털-아날로그 변환기(5), 클럭 발생기(6) 및 출력 단자(OUT)를 구비한 종래의 델타-시그마 A/D 변환기의 개략적인 블록도이다. 입력 단자(IN)에 제공된 아날로그 신호는 감산 포인트(1)에 공급되고, 감산 포인트(1)에서는 1 비트 D/A 변환기(5)로부터의 출력 신호가 입력 신호로부터 감산되어 에러 신호를 발생한다. 감산 포인트(1)로부터의 차 신호는 적분기(2)의 입력에 공급되어 감산 포인트(1)로부터의 차 신호의 적분치를 발생한다. 적분기(2)의 출력 신호는 비교기(3)의 입력에 제공되어 적분 신호가 비교기(3)에 의해 설정된 소정의 임계치 제한을 초과할 때마다 논리 "1" 레벨을 발생하고, 적분기(2)의 출력 신호가 소정의 임계치 이하로 떨어질 때마다 논리 "0" 레벨을 발생한다. 그 다음에 상기 논리 신호가 플립플롭(4)의 데이터 입력에 공급된다.
클럭 발생기(6)는 플립플롭(4)을 제어하여 비교기(3)의 출력 신호가 시간적으로 양자화되고 클럭 신호에 동기화되게 하며, 플립플롭(4)은 래치로서 작용하여 입력 신호를 나타내는 비트 스트림을 생성한다. 플립플롭(4)의 출력으로부터의 비트 스트림은 출력 단자(OUT)와 1 비트 D/A 변환기(5)의 입력으로 분할되어 감산 포인트(1)에 공급되고 입력 신호로부터 감산된다. 1 비트 D/A 변환기(5)는 비트 스트림의 논리 1과 0을 감산 포인트(1)에서 입력 신호로부터의 감산을 위해 입력 신호와 관련하여 양전압 또는 음전압으로 변환한다.
본질적으로 이 구성은 피드백 루프를 구성하여 비트 스트림이 시간에 따른 입력 신호의 변화를 나타내게 한다. 즉, 입력 신호 레벨이 0일 때는 동일한 수의 디지털 1과 0이 비트 스트림에서 나타나고, 입력 신호가 양극으로 갈 때마다 0보다 1이 입력 신호 레벨에 비례하여 비트 스트림에서 더 많이 나타나고, 신호가 음극으로 갈 때마다 1보다 0이 입력 신호 레벨에 비례하여 비트 스트림에서 더 많이 나타난다. 그 다음에 비트 스트림은 디지털 영역에서의 추가 처리를 위해 적당한 디지털 형식으로 변환된다.
보청기의 델타-시그마 A/D 변환기 설계는 잡음 값이 작고 전류 소모가 낮아야 한다. 그러나, A/D 변환기의 입력 증폭기의 전류 소모가 임의의 설계 변경없이 감소되면, 증폭기의 잡음 값이 그에 따라서 증가할 것이다. 이 문제점 및 가능한 해법에 대해서는 뒤에서 자세히 설명한다.
도 2는 종래의 델타-시그마 A/D 변환기를 더 구체적으로 도시한 것이다. 이 변환기는 입력(IN), 제1 저항기(R1), 제2 저항기(R2), 증폭기(A), 커패시터(C), 잔여 루프 필터(residual loop filter; RLF), D 플립플롭(DFF), 및 클럭 신호를 발생하는 클럭 발생기(CLK)를 포함한다. 증폭기(A)와 커패시터(C)는 도 1에 도시한 변환기 토폴로지의 적분기(2)를 형성하고, 잔여 루프 필터(RLF)는 2차 또는 고차 델타-시그마 변환기에 존재하는 후속 저역 통과 필터 스테이지를 포함한다. 변환기는 입력 단자(IN)에서 전압(U)의 형태로 아날로그 입력 신호를 수신하고 출력 단자(OUT)에서 디지털 출력 신호(Y)를 나타내는 비트 스트림을 제공한다. 변환기에서의 신호는 플립플롭(DFF)의 출력 Q에서 비트 스트림을 발생할 때까지 시간 연속성이라는 점에 주목하여야 한다.
증폭기(A)와 잔여 루프 필터(RLF)는 변환기의 루프 필터를 포함하고, 루프 필터의 주파수 전달 함수, 즉 증폭기(A)와 잔여 루프 필터(RLF) 둘 다의 주파수 전달 함수는 주파수 의존 양자화 잡음을 억제하는 변환기의 능력을 결정한다. 증폭기(A)의 이득은 루프 필터(RLF)가 변환기의 피드백 루프에 위치하고 있기 때문에 루프 필터(RLF)로부터의 잡음을 또한 억제한다. 이 설명에서, 증폭기와 루프 필터를 각각 구별하는 이유는 증폭기(A)로부터의 잡음 기여도를 피드백 루프의 다른 잡음원으로부터 분리하기 위해서이다. 따라서, 다른 조건들이 모두 동일한 상황에서, 증폭기(A)의 잡음 레벨은 양자화 잡음과는 별도로 변환기의 주요 잡음 성분을 구성한다. 이것은 이 특수한 잡음원으로부터의 기여도가 위에서 설명한 것처럼 최소화되어야 하는 이유이다.
만일 증폭기(A)가 무한 이득을 가지면, 증폭기의 입력 단자에서의 신호 레벨은 0으로 될 것이다. 그 대신에, 증폭기(A)와 루프 필터(RLF)를 결합한 총 이득은 변환기 양자화 잡음이 무시되도록 변환기의 소망하는 주파수 대역폭 전체에 걸쳐 충분히 크다고 가정할 수 있다. 입력 전압(U)과 결과적인 출력 전압(Y)이 주어지면, 이상적인 경우에 도 2의 완전한 변환기의 전달 함수(H)는 하기 수학식 4와 같이 추정될 수 있다.
Figure pct00005
변환기의 입력 스테이지로부터 잡음 기여도의 문제를 다루기 위해, 상기 특수한 잡음원은 격리되어야 한다. 이것은 도 3에서 개략적으로 나타내었다.
도 3에서는 이상적인 무잡음 증폭기(A) 및 잡음 전압원(Vn)으로 도 2의 증폭기(A)를 대체하였고, C, R1, R2 및 A의 구성은 입력 전압(U), 출력 전압(Y) 및 증폭기 잡음 전압원(Vn)과 함께 도시되어 있으며, 도 2의 나머지 구성 요소들은 간단히 하기 위해 도면에서 생략하였다. 만일 A 및 RLF(도 3에는 도시 생략됨)로부터의 총 증폭이 변환기의 소망하는 대역폭에 대하여 충분하다고 가정하면, 출력 전압(Y)에 대한 잡음 기여도(Yn)는 수학식 5와 같이 될 수 있다.
Figure pct00006
이때 입력 전압(U)에 대한 잡음 전압 기여도(Un)는 2개의 수학식을 결합함으로써 계산될 수 있고, 따라서 수학식 6과 같이 된다.
Figure pct00007
이것은 입력 잡음(Un)이 증폭기 잡음(Vn)에 의존한다는 것을 의미한다. 다시 말해서, 만일 증폭기 잡음(Vn)을 낮출 수 있으면 입력 잡음(Un)이 역시 낮아질 것이다.
증폭기 잡음 전압(Vn)은 3가지의 주요 원인을 갖는다. 잡음은 증폭기(A)가 유한 이득, 증폭기(A)의 비선형성으로부터 기원하는 상호변조 프러덕트, 및 증폭기(A)의 입력 스테이지에 의해 생성되는 열적 잡음을 갖는다는 사실에 기인한다. 큰 이득 값을 가진 다단 증폭기는 전통적으로 열적 잡음을 최소화하기 위해 사용되었다. 마찬가지로, 잡음은 출력 신호에서의 총 잡음을 수용가능한 레벨로 유지하기 위해 충분히 큰 전류를 가진 증폭기에 반도체 요소를 제공함으로써 또한 감소될 수 있다.
그러나, 상기 방법들은 모두 배터리 수명을 연장하기 위해 전류 소모 및 부품 수를 최소로 유지해야 하는 보청기용의 변환기 설계에서 특별히 매력을 갖지 못한다. 따라서 변환기에서 증폭기의 잡음 민감도를 감소시키는 다른 방법이 요구되고 있다.
이론상으로, 잡음 전압(Vn)은 예를 들면 입력 단자(U)와 R1 사이에 및 출력 단자와 R2 사이에 변환 계수가 N인 이상적인 변압기를 배치하여 입력 신호(U)와 출력 신호(Y)를 변환함으로써 규모가 축소될 수 있다. 도 4는 도 3의 변환기와 등가인 회로도로서 변환기의 입력 분기와 출력 분기에 이상적인 변압기(T1, T2)를 각각 구비한 예를 도시한다. 입력 변압기(T1)는 입력 전압을 1:N의 비율로 변환하고(즉, 변압기 출력에서의 전압은 변압기 입력에서의 전압의 N배이다), 피드백 변압기(T2)는 피드백 전압을 1:N의 비율로 변환한다(즉, 증폭기에 제공되는 전압은 출력 노드(Y)에서 나타나는 전압의 N배이다). 저항기(R1, R2)의 값은 입력 및 출력의 전류 부하를 보전하기 위해 N2의 계수로 각각 스케일된다. 마찬가지로, 적분기 커패시터(C)의 값은 N-2의 계수에 의해 스케일된다. 결과적인 증폭기 잡음 전압(Vn)은 계수 Vn/N에 의해 대응적으로 스케일된다는 것을 알 수 있다. 이론상으로, 증폭기 스테이지로부터의 잡음 기여도를 임의의 양만큼 낮게 스케일함으로써 증가된 입력 전압을 포화되지 않게 취급할 수 있는 증폭기 스테이지를 제공하는 것이 가능하다. 변환기에 대한 전류 수요는 임피던스 변환 때문에 역시 더 작아진다.
실제 변압기는 이상적인 것이 아니고, 따라서 그 크기, 무게, 전류 소모 및 전력 손실 때문에 실제 보청기에서 사용할 수 없다. 본 발명의 발명자는 이상적 변압기의 등가물을 만족스러운 결과를 갖고 문제점에 대한 해법으로서 적용할 수 있음을 알았다. 이러한 등가물에 대해서는 뒤에서 더 자세히 설명한다. 이 설명의 출발점은 샘플 커패시터에 기초한 토폴로지를 이용하는 델타-시그마 A/D 변환기이다. 샘플 커패시터 스테이지는 이 기술 분야에서 잘 알려져 있고, 그 샘플 커패시터 A/D 변환기의 동작 원리는 도 5 및 도 6을 참조하여 뒤에서 자세히 설명한다.
도 5는 종래의 샘플 커패시터 델타-시그마 A/D 변환기에서 샘플링 클럭 제어 신호의 제1 스테이지를 개략적으로 나타낸 것으로서, 입력 단자(U), 제1 샘플링 커패시터(Cs), 제1 스위치(SI), 제2 스위치(SE), 홀드 커패시터(Ch), 증폭기(A), 피드백 루프 커패시터(Cs'), 피드백 루프 단자(Q) 및 출력 단자(Y)를 포함한다. 피드백 루프 단자(Q)는 D 플립플롭(도시 생략됨)의 출력으로부터 피드백 신호를 운반한다. 스위치(SI, SE)는 샘플링 클럭(도시 생략됨)에 의해 제어된다. 도 5에 도시된 샘플링 클럭 제어 신호의 제1 단계에 있어서, 샘플링 커패시터(Cs)는 제1의 특정 시간동안에 입력 단자(U)에 제공된 입력 전압에 의해 스위치(SI)를 통하여 충전된다. 제2 스위치(SE)는 제1 단계에서 개방 상태이다.
도 6에 개략적으로 도시한 샘플링 클럭 제어 신호의 제2 단계에 있어서, 스위치(SI)는 샘플링 커패시터(Cs)를 입력 단자(U)로부터 분리하고 샘플링 커패시터(Cs)를 증폭기(A)의 입력 및 홀드 커패시터(Ch)에 접속하여 샘플링 커패시터(Cs)가 제2의 특정 시간동안 스위치(SI)를 통해 방전하게 하고, 그 전하를 홀드 커패시터(Ch)에 전달한다. 스위치(SE)는 제2 단계에서 폐쇄 상태이고, 피드백 루프 커패시터(Cs')를 증폭기(A)의 입력에 접속한다. 이제 증폭기(A)의 입력 단자에서의 전압은 제1 시간 동안 입력 단자(U)에서의 전압으로부터 피드백 단자(Q)에 나타나는 에러 전압을 뺀 값과 동일하다. 제2 단계가 끝났을 때, 스위치(SI, SE)는 도 5에 도시한 그들의 초기 위치로 복귀하고, 처리는 주기적으로 반복된다.
만일 스위치(S)의 위치가 주파수 fs를 가진 주기적인 신호에 의해 제어되면, 샘플링 커패시터(Cs)의 임피던스(Zs)는 하기 수학식 7로 표시할 수 있다.
Figure pct00008
도 5에 도시한 제1 단계에서 샘플 커패시터 델타-시그마 A/D 변환기의 샘플링 커패시터(Cs)가 각각 Cs/2의 커패시턴스를 가진 2개의 커패시터로 분할되는 경우를 생각하자. 이때 전압 변환은 도 7 및 도 8에 각각 개략적으로 도시한 것처럼 샘플 커패시터 설계를 변경함으로써 구현될 수 있다. 도 7 및 도 8에 도시한 샘플 커패시터 회로 설계는 2개의 제어된 스위치(SI, SE), 증폭기(A), 홀드 커패시터(Ch), 및 각각 Cs/2의 커패시턴스를 가진 4개의 커패시터(Ca, Cb, Cc, Cd)를 포함한다. 도 7에서, 스위치(SI)는 도 5에 도시된 것과 유사한 방식으로 제1 단계에서 2개의 커패시터(Ca, Cb)를 입력 단자(IN)에 병렬로 접속하고, 도 8에서 스위치(SI)는 도 6에 도시된 것과 유사한 방식으로 제2 단계에서 2개의 커패시터(Ca, Cb)를 증폭기(A)에 직렬로 접속한다.
마찬가지로, 피드백 커패시터(Cc, Cd)는 도 7에 도시한 제1 단계에서 스위치(SE)를 통해 접지와 관련하여 피드백 루프 단자(Q)에 나타나는 전압까지 병렬로 충전되고, 도 8에 도시한 제2 단계에서, 피드백 커패시터(Cc, Cd)는 피드백 커패시터(Cc, Cd)의 방전 동안에 스위치(SE)를 통해 피드백 루프 단자(Q)와 증폭기(A) 사이에 접속되어 피드백 루프 단자(Q)와 홀드 커패시터(Ch) 사이의 전압 강하가 2배로 된다. 이때 제2 단계에서 증폭기(A)의 입력에서 나타나는 전압은 VU-VQ, 즉 입력 전압의 2배로부터 피드백 전압의 2배를 뺀 값으로 된다.
이 구성의 효과는 증폭기(A)의 입력 노드가 커패시터(Ca, Cb, Cc, Cd)에 의해 각각 형성되는 변압기에 의해 입력 단자(U) 및 피드백 루프 단자(Q)로부터 격리된다는 것이다. 입력 전압과 피드백 루프 전압을 2배로 하는 순수 결과(net result)는 증폭기(A)의 고유 잡음 레벨(Vn)이 비교적 작아지고 그에 따라서 신호대 잡음비가 개선되며, 한편 도 7 및 도 8의 회로 외부에서 볼 때 증폭기 스테이지(A)의 입력 임피던스와 출력 임피던스는 각각 유지된다는 것이다.
각각 Cs/2의 값을 가진 커패시터(Ca, Cb, Cc, Cd)로 인하여, 이 구성은 이제 홀드 커패시터(Cs)의 임피던스(Zs)가 수학식 8과 같이 되기 때문에 입력 변환기에 대하여 1:2 및 피드백 변환기에 대하여 2:1의 변환 계수를 가진 변압기와 등가로 된다.
Figure pct00009
따라서, 이 구성은 증폭기(A)의 입력 임피던스를 효과적으로 4배로 한다. 도 7 및 도 8에 도시한 것처럼 스위치(SI, SE)에 의해 샘플 커패시터 델타-시그마 A/D 변환기의 샘플링 클럭 주파수(fs)의 2개의 단계와 동기되게 회로의 구성을 변환함으로써, 증폭기(A)의 입력 단자에 제공된 입력 전압(U)은 2배(2U)로 된다.
단위 이득(unity gain)을 가지며 피드백 루프 단자(Q)에 0 볼트의 에러 신호가 제공되는 증폭기(A)를 생각하자. 이때 제2 변압기(Cc, Cd)의 출력 신호 하류는 수학식 9와 같이 된다.
Figure pct00010
이것은 커패시터(Cc, Cd)가 도 7에 도시한 제1 단계에서의 병렬 구성과 도 8에 도시한 제2 단계에서의 직렬 구성 사이에서 시프트되는 규칙에 기초를 둔 것이다. A/D 변환기의 입력 스테이지의 증폭기(A)의 입력을 이러한 방법으로 제1 및 제2 변압기를 가진 나머지 회로와 격리시킴으로써, 효과적이고 비교적인 잡음 값 Vn/2이 간단하고 효과적인 방법으로 얻어질 수 있다.
도 7 및 도 8의 입력 변압기 회로 기능의 제1 및 제2 단계를 나타내는 개략도를 도 9 및 도 10을 참조하여 이하에서 설명한다. 도 9 및 도 10에 있어서, 변압기 회로는 입력 단자(U), 출력 단자(VA), 5개의 제어된 스위치(S1, S2, S3, S4, S5), 및 도 5 및 도 6에 도시한 회로도와 관련하여 Cs/2의 커패시턴스를 각각 가진 2개의 샘플링 커패시터(Ca, Cb)를 포함한다. 변압기 회로의 출력 단자(VA)는 도 7 및 도 8에 도시한 것처럼 증폭기(도시 생략됨)에 접속된다.
도 9에 도시한 변압기의 제1 단계에서, 스위치(S1, S3, S5)는 폐쇄되고 스위치(C2, C4)는 개방된다. 따라서 2개의 커패시터는 도 9에서 입력 단자(U)에 병렬로 접속된다. 따라서, 입력 단자(U)에 나타나는 전압은 커패시터(Ca, Cb)를 동일한 전압으로 충전할 것이다.
도 10에 도시한 변압기의 제2 단계에서, 스위치(S1, S3, S5)는 이제 개방되고 스위치(C2, C4)는 이제 폐쇄된다. 2개의 커패시터(Ca, Cb)는 이제 직렬 접속되어 출력 단자(VA)에 접속됨으로써 그들의 충전 전압이 2배로 됨과 아울러 총 커패시턴스를 Cs/4로 감소시킨다. 이제 커패시터(Ca, Cb)에 의해 수집된 결합 전하가 출력 단자(VA)에 대한 전압으로써 제공된다. 이 전압은 커패시터(Ca, Cb)의 변경된 구성으로 인해 입력 단자(U)의 전압의 2배이다.
도 9 및 도 10에 도시한 입력 변압기의 출력 단자(VA)가 도 7 및 도 8에 도시한 방법으로 증폭기(A)의 입력 스테이지에 접속된 경우를 생각하자. 만일 증폭기(A)가 증폭 이득 β를 가지면, 입력 전압(U)은 2배로 되어 β와 곱해지지만, 잡음 전압(Vn)은 β와 곱해질 뿐이다. 주어진 입력 전압(U)에 대하여, 증폭기(A)로부터의 출력 전압(VY)은 수학식 10과 같이 될 것이다.
Figure pct00011
이때 출력 전압(VY)에 대한 잡음 전압 기여도(Vn)는 이 경우에 변환되지 않은 입력 전압의 잡음 전압 기여도의 반으로 되어 증폭기가 2U의 변환된 입력 전압을 취급할 수 있게 한다.
델타-시그마 A/D 변환기의 피드백 루프 신호로부터의 전압 기여도는 도 7 및 도 8에 표시한 것처럼 제2 변압기(Cc, Cd)에 의해 유사한 방법으로 2배로 된다.
전압 변환의 원리는 Cs/N의 커패시턴스를 각각 가진 임의 수(N)의 샘플링 커패시터에까지 연장할 수 있고, 사실상 증폭기의 명백한 잡음 값을 Vn/N과 동일하게 감소시킨다. 입력 변환기와 피드백 변환기가 동일한 변성비를 갖는 것은 본 발명의 동작에 있어서 본질적인 것이 아니다. 이 원리는 증폭 이득, 열적 잡음, 상호 변조 잡음, 및 증폭기의 유한 이득에 기인하는 에러와 관련하여 그 성능에 있어서 감소된 수요 때문에 훨씬 더 간단한 방법으로 입력 증폭기의 구현을 가능하게 한다.
본 발명에 따른 A/D 변환기의 입력 스테이지에서의 증폭기는 BJT, FET와 같은 하나의 단일 반도체 요소, 또는 충분한 이득을 가진 다른 증폭 요소를 포함하는 단순한 단일 스테이지 증폭기로서 구현될 수 있다. 단일 스테이지 증폭기는 본래 열 전압 잡음과 전류 소모 간에 매우 매력적인 관계를 갖는다. 전압 변환은 증폭기의 바이어스 전류 수요를 추가로 감소시키고 따라서 입력 증폭기의 바이어스 전류가 실질적인 부분을 구성하는 완전한 A/D 변환기의 전류 소모를 감소시킨다.
도 11은 본 발명에 따른 델타-시그마 A/D 변환기(ADC)를 도시한 것이다. A/D 변환기(ADC)는 입력 단자(IN), 입력 변환기 스테이지(IT), 증폭기 스테이지(QA), 홀드 커패시터(Ch), 정전류 발생기(Ic), 피드백 변환기 스테이지(OT), 잔여 루프 필터(RLF), 비교기(CMP), 플립플롭(DFF), 및 출력 단자(OUT)를 포함한다. 플립플롭(DFF)은 시스템 클럭원(도시 생략됨)에 의해 제어된다. 증폭기 스테이지(QA)는 기준 전압원(Vref)에 접속됨으로써 전력이 공급되는 정전류원(Ic)으로부터 정전류를 공급받는다. 이 전류는 증폭기(QA)의 동작 포인트를 제어하여 증폭기가 입력 신호에 소망하는 이득을 제공할 수 있게 한다.
입력 변환기 스테이지(IT)는 스위칭 트랜지스터(Q1, Q2, Q3, Q4, Q5)와 커패시터(Ca, Cb)를 포함한다. 피드백 변환기 스테이지(OT)는 스위칭 트랜지스터(Q6, Q7, Q8, Q9, Q10)와 커패시터(Cc, Cd)를 포함한다. 간단히 하기 위해, 상기 4개의 커패시터는 동일한 커패시턴스, 즉 Ca=Cb=Cc=Cd인 것으로 간주한다.
입력 변환기 스테이지(IT)의 스위칭 트랜지스터(Q1, Q2, Q3, Q4, Q5)는 샘플링 클럭 발생기의 신호 엣지가 제1 단계에서 양극으로 갈 때 스위칭 트랜지스터 Q1, Q3 및 Q5가 폐쇄되고(즉, 이들은 전류를 통과시킨다) Q2 및 Q4가 개방(즉 이들은 전류를 차단한다)되게 하는 방식으로 샘플링 클럭 발생기(도시 생략됨)에 의해 제어된다. 이것은 각각의 스위칭 트랜지스터의 베이스 단자에서 각각 개방 또는 까만 점으로 도 11에 도시되어 있다. 샘플링 클럭 발생기의 신호 엣지의 제1 단계에서, 까만 점은 폐쇄된 트랜지스터를 나타내고 하얀 점은 개방 트랜지스터를 나타낸다.
제2 단계에서 샘플링 클럭 발생기의 신호 엣지가 음극으로 갈 때 입력 변환기(IT)의 스위칭 트랜지스터 Q1, Q3 및 Q5는 개방되고 스위칭 트랜지스터 Q2 및 Q4는 폐쇄된다. 샘플링 클럭 발생기의 신호 엣지의 제2 단계에서, 하얀 점은 폐쇄된 트랜지스터를 나타내고 까만 점은 개방 트랜지스터를 나타낸다. 이 구성은 도 9 및 도 10에 도시한 것과 등가이고, 이 구성에서 트랜지스터(Q1, Q2, Q3, Q4, Q5)는 도 9 및 도 10에 도시한 회로의 본질적인 기능을 유지하면서 스위치(S1, S2, S3, S4, S5)를 대체한 것이다. 샘플링 클럭 발생기(도시 생략됨)의 클럭 주파수는 크기가 30 KHz이고 시스템 클럭 발생기(도시 생략됨)의 클럭 주파수는 크기가 1~2 MHz이다. 이것은 30 내지 60배의 오버샘플링으로 변환기의 오버샘플링 비를 제공한다.
Q1, Q3 및 Q5는 폐쇄되고 Q2 및 Q4는 개방되는 제1 단계에서, 커패시터(Ca, Cb)는 입력 단자(IN)에 병렬로 접속되고, 각 커패시터는 입력 단자(IN)에 나타나는 전압으로 충전된다. Q1, Q3 및 Q5는 개방되고 스위칭 트랜지스터 Q2 및 Q4는 폐쇄되는 제2 단계에서, 커패시터(Ca, Cb)는 QA의 입력에 직렬로 접속되고 그 결합 전하를 QA의 입력과 홀드 커패시터(Ch)에 전달한다. 이 구성에 의해, 입력 변환기(IT)에 공급되는 입력 전압은 위에서 설명한 것처럼 그 출력에서 2배로 될 것이다.
피드백 변환기(OT)의 스위칭 트랜지스터(Q6, Q7, Q8, Q9, Q10)는 샘플링 클럭 발생기의 신호 엣지가 제1 단계에서 양극으로 갈 때 스위칭 트랜지스터 Q6, Q8 및 Q10이 폐쇄되고 Q7 및 Q9가 개방되게 하는 방식으로 샘플링 클럭 발생기(도시 생략됨)에 의해 또한 제어된다. 이것은 각각의 스위칭 트랜지스터의 베이스 단자에서 각각 개방 또는 까만 점으로 역시 도시되어 있고, 도면에서 까만 점은 폐쇄된 트랜지스터를 나타내고 하얀 점은 개방 트랜지스터를 나타낸다. 이것은 커패시터(Cc, Cd)가 제1 단계에서 증폭기(QA)의 입력에 병렬로 접속되고 그 결합 전하를 증폭기(QA)의 입력에 전달한다는 것을 의미한다.
제2 단계에서 샘플링 클럭 발생기의 신호 엣지가 음극으로 갈 때, 스위칭 트랜지스터 Q6, Q8 및 Q10은 개방되고 Q7 및 Q9은 폐쇄된다. 이 경우에, 각 트랜지스터의 베이스 단자에서 하얀 점은 폐쇄된 트랜지스터를 나타내고 까만 점은 개방 트랜지스터를 나타낸다. 이것은 커패시터(Cc, Cd)가 제2 단계에서 출력 단자(OUT)에 직렬로 접속되고 플립플롭(DFF)으로부터의 에러 전압에 의해 충전된다는 것을 의미한다. 커패시터(Cc, Cd)는 본질적으로 증폭기(QA)의 피드백 루프에 배치되어 증폭기(QA)의 입력에 에러 전압이 나타나기 전에 플립플롭(DFF)의 출력으로부터의 피드백 전압을 2배로 한다.
잔여 루프 필터(RLF)는 QA로부터의 신호의 적분치를 출력하고, 비교기(CMP)는 적분치가 소정의 임계치 미만일 때 논리 0 값을, 적분치가 소정의 임계치 이상일 때 논리 1 값을 출력한다. 플립플롭(DFF)은 비교기(CMP)로부터의 이진 적분 신호를 클럭 신호(CLK)에 의해 제어되는 비트 스트림으로 변환하여 출력 단자(OUT)에 및 피드백 신호로서 피드백 변환기(OT)의 입력에 공급한다.
증폭기(QA)의 입력에 나타나는 전압을 변압기(IT, OT)에 의해 각각 2배로 함으로써, 입력 전압은 계수 2만큼 증가되고, 상대적 잡음 전압 레벨(Vn)은 증폭기(QA)에 대한 공급 전류를 증가시킬 필요없이 결과적으로 감소된다.
본 발명에 따른 A/D 변환기의 양호한 실시예가 도 12에 도시되어 있다. 입력 단자(IN), 입력 변환기(IT), 피드백 변환기(OT), 정전류 발생기(Ic), 증폭기(QA), 홀드 커패시터(Ch), 잔여 루프 필터(RLF), 비교기(CMP), 플립플롭(DFF), 및 출력 단자(OUT)의 일반적인 구성은 도 11에 도시한 구성과 유사하지만, 입력 변환기(IT)와 피드백 변환기(OT)의 토폴로지는 도 11에 도시한 실시예와 다르다.
입력 변환기(IT)는 스위칭 트랜지스터(Q1, Q2, Q3, Q4, Q5)와 커패시터(Ca, Cb)를 포함하고 피드백 변환기(OT)는 스위칭 트랜지스터(Q6, Q7, Q8, Q9, Q10), 하나의 커패시터(Cc) 및 2개의 AND 게이트(AG1, AG2)를 포함한다. 이 양호한 실시예에서, 피드백 변환기(OT)는 도 11에 도시한 실시예보다 더 적은 하나의 커패시터를 갖는다.
입력 변환기(IT)의 모든 스위칭 트랜지스터와 피드백 변환기(OT)의 스위칭 트랜지스터의 일부는 샘플링 클럭 신호가 제1 단계에서 양극으로 갈 때 트랜지스터(Q1, Q2, Q5, Q7, Q10)는 폐쇄되고(즉, 이들은 전류를 통과시킴) 트랜지스터(Q3, Q4)는 개방(즉, 이들은 전류를 차단함)되게 하는 방식으로 샘플링 클럭 발생기(도시 생략됨)에 의해 제어된다. 클럭 신호가 음극으로 갈 때, 제2 단계에서, 트랜지스터(Q1, Q2, Q5, Q7, Q10)는 개방되고 트랜지스터(Q3, Q4)는 폐쇄된다.
스위칭 트랜지스터(Q6, Q8, Q9, Q11)는 제1 및 제2 AND 게이트(AG1, AG2)에 의해 각각 제어된다. 제1 AND 게이트(AG1)는 논리 플립플롭 출력(
Figure pct00012
)이 논리적으로 하이이고 반전된 시스템 클럭 신호(
Figure pct00013
)가 논리적으로 하이일 때 논리 하이 레벨을 출력한다. 제2 AND 게이트(AG2)는 플립플롭 출력(Q)이 논리적으로 하이이고 시스템 클럭 신호(CLK)가 논리적으로 하이일 때 논리 하이 레벨을 출력한다. 논리 플립플롭 출력 신호
Figure pct00014
와 Q는 상호 배타적이고,
Figure pct00015
와 CLK도 또한 상호 배타적이어서 2개의 AND 게이트(AG1, AG2) 중 하나만이 임의의 하나의 시간에 논리적 하이 레벨을 출력한다. 비트 스트림에서 논리 0이 나타날 때, AG1은 각 음극 클럭 펄스에서 논리적으로 하이이고, 비트 스트림에서 논리 1이 나타날 때, AG2는 각 양극 클럭 펄스에서 논리적으로 하이이다.
제1 AND 게이트(AG1)가 논리 하이 레벨을 출력할 때, 스위칭 트랜지스터 Q6와 Q8은 폐쇄되고 스위칭 트랜지스터 Q9와 Q11은 개방된다. 이것은 커패시터(Cc)의 제1 노드가 Q8을 통하여 접지되고 커패시터(Cc)의 제2 노드가 증폭기(QA)의 입력에 접속되는 효과를 가지며, 커패시터(Cc)의 제1 노드에 나타나는 어떠한 전압도 증폭기(QA)의 입력에서 음전압으로서 반사(mirrored)된다. 샘플링 주기의 제1 단계에서 스위칭 트랜지스터 Q7과 Q10은 폐쇄된다. 이들은 커패시터(Cc)의 제1 노드에 전압 Vref를 제공하고 커패시터(Cc)의 제2 노드를 접지시키며, 한편 Vref는 커패시터(Cc)의 제1 노드에 이미 존재하는 전압에 추가된다. 샘플링 주기의 제2 단계에서 스위칭 트랜지스터 Q7과 Q10은 개방된다. 커패시터(Cc)의 제1 노드는 이제 AG1의 출력에 접속되고 커패시터(Cc)의 제2 노드는 증폭기(QA)의 입력에 접속된다.
제2 AND 게이트(AG2)가 논리 하이 레벨을 출력할 때, 스위칭 트랜지스터 Q9와 Q11은 폐쇄되고 스위칭 트랜지스터 Q6과 Q8은 개방된다. 결국, 커패시터(Cc)의 제1 노드는 증폭기(QA)의 입력에 접속되고 커패시터(Cc)의 제2 노드는 Q8을 통하여 Vref에 접속된다. 샘플링 주기의 제1 단계에서 스위칭 트랜지스터 Q7과 Q10은 폐쇄된다. 이들은 커패시터(Cc)의 제1 노드에 전압 Vref를 제공하고 커패시터(Cc)의 제2 노드를 접지시키며, 한편 Vref는 커패시터(Cc)의 제1 노드에 이미 존재하는 전압에 추가된다. 샘플링 주기의 제2 단계에서 스위칭 트랜지스터 Q7과 Q10은 개방된다. 커패시터(Cc)의 제1 노드는 이제 증폭기(QA)의 입력에 접속되고 커패시터(Cc)의 제2 노드는 AG1의 출력에 접속된다.
이 구성에 의해, 출력 단자(OUT)에서 비트 스트림에 논리 1이 나타날 때마다 OT로부터의 전압 기여도는 2Vref로 되고, 비트 스트림에서 논리 0이 나타날 때마다 OT로부터의 전압 기여도는 -Vref로 된다. 따라서, 동일한 수의 1과 0으로 구성된 비트 스트림에 대해서, OT로부터의 에러 신호의 평균값은 ½Vref로 된다.
본 발명에 따른 델타-시그마 A/D 변환기는 2개의 목표를 동시에 달성한다. 첫째로, 단일 스테이지 입력 증폭기 설계는 입력 증폭기의 전류 소모가 크게 감소될 수 있다는 것을 의미하고, 둘째로, 신호대 잡음비는 신호가 입력 스테이지에 도달하기 전에 신호 레벨을 상향 변환함으로써 개선된다. 입력 스테이지를 입력 및 에러 피드백 루프로부터 각각 격리하기 위해 샘플 클럭 제어된 변압기를 적용하는 것은 전력 소모의 큰 증가없이 단일 스테이지 입력 증폭기를 이용함으로써 발생하는 신호대 잡음비 문제에 대한 해법을 제공한다. 이 설계는 보청기와 같은 배터리 구동형 회로에서 양호하고, 그 결과 보청기의 전자 회로 중 중요 부분을 포함하는 회로 칩에서 1개 이상의 델타-시그마 A/D 변환기를 구현할 수 있다.
도 13은 본 발명에 따른 복수의 A/D 변환기를 구비한 보청기(20)를 개략적으로 도시한 것이다. 보청기(20)는 제1 마이크로폰(21), 제2 마이크로폰(22), 텔레코일(23), 안테나(24), 무선 수신기(25), 제1 A/D 변환기(26), 제2 A/D 변환기(27), 제3 A/D 변환기(28), 제4 A/D 변환기(29), 디지털 신호 처리기(30) 및 라우드스피커(31)를 포함한다. 보청기(20)의 모든 구성 요소에는 보청기 내에 배치된 배터리 셀(도시 생략됨)로부터 전력이 공급된다.
사용시에, 제1 마이크로폰(21)과 제2 마이크로폰(22)은 주변으로부터 음향 신호를 포착(pick up)하여 그 음향 신호를 보청기(20)에서 사용하기 위한 연속적으로 변화하는 전기 신호로 변환한다. 제1 마이크로폰(21)으로부터의 연속적으로 변화하는 전기 신호는 제1 A/D 변환기(26)에 공급되고, 제1 A/D 변환기(26)는 전기 신호의 변화를 디지털 신호 처리기(30)에서 처리하기에 적합한 제1 디지털 비트 스트림으로 변환한다. 유사한 방법으로, 제2 마이크로폰(22)으로부터의 연속적으로 변화하는 전기 신호는 제2 A/D 변환기(27)에 공급되고, 제2 A/D 변환기(27)는 전기 신호의 변화를 디지털 신호 처리기(30)에서 처리하기에 적합한 제2 디지털 비트 스트림으로 변환한다. 제1 및 제2 A/D 변환기(26, 27)는 독립적인 요소이기 때문에, 이들은 디지털 신호 처리기(30)에서 독립적으로 처리되는 개별 비트 스트림을 발생한다.
디지털 신호 처리기(30)는 제1 및 제2 마이크로폰(21, 22)으로부터의 신호를 각각 나타내는, 제1 및 제2 A/D 변환기(26, 27)로부터의 개별 비트 스트림을, 마이크로폰에 의해 포착된 음향 신호에 고유한 지향성 정보를 디지털 신호 처리기(30)에서의 처리를 위해 및 나중에 스피커(31)에 의한 재생을 위해 보유되게 하는 방식으로 결합한다.
적당한 무선 신호를 이용할 수 있는 상황에서, 무선 수신기(25)는 보청기(20)에 의한 재생을 위해 무선 신호를 수신 및 복조하도록 동작할 수 있다. 무선 신호는 안테나(24)에 의해 수신되고, 무선 수신기(25)에 의해 복조되며, 제3 A/D 변환기(28)에 변화하는 전기 신호로서 제공되고, 제3 A/D 변환기(28)는 전기 신호의 변화를 디지털 신호 처리기(30)에서 처리하기에 적합한 제3 디지털 비트 스트림으로 변환한다. 제3 A/D 변환기(28)는 제1 A/D 변환기(26) 및 제2 A/D 변환기(27)와 독립적으로 동작하고, 따라서 제1 및 제2 마이크로폰(21, 22)이 동시에 동작하고 있는 경우에도 무선 수신기(25)로부터의 신호가 선택될 수 있다.
만일 보청기 사용자가 텔레코일 루프 시스템이 있는 장소에 있으면, 텔레코일(23)로부터의 신호를 이용할 수 있는 장점이 있다. 이 경우, 루프 시스템(도시 생략됨)으로부터의 신호는 텔레코일(23)에 의해 포착되어 제4 A/D 변환기(29)의 입력에 제공되며, 제4 A/D 변환기(29)는 전기 신호의 변화를 디지털 신호 처리기(30)에서 처리하기에 적합한 제4 디지털 비트 스트림으로 변환한다. 제4 A/D 변환기(29)는 제1, 제2 및 제3 A/D 변환기(26, 27, 28)와 각각 독립적으로 동작하고, 제1 마이크로폰(21), 제2 마이크로폰(22) 및 무선 수신기(25)가 동시에 동작하고 있는 경우에도 신호가 선택될 수 있다.
디지털 신호 처리기(30)는 4개의 A/D 변환기(26, 27, 28, 29)로부터 최대 4개까지의 개별 비트 스트림을 각각 선택하는 수단(도시 생략됨)을 포함한다. 비트 스트림들은 디지털 신호 처리기(30)에 의해 인터리브되고 상호 가중되어 보청기 사용자에게 재생하기 위해 4개의 A/D 변환기(26, 27, 28, 29)에 공급되는 4개의 신호원으로부터의 신호들 사이에 양호한 균형(balance)을 발생하게 하는 것이 바람직하다.
디지털 신호 처리기(30)는 보청기 사용자에 대한 개별적 처방전에 따라서 오디오 신호의 디지털 표시를 처리하기 위하여 개별 비트 스트림에 대해 일련의 연산을 수행한다. 4개의 A/D 변환기(26, 27, 28, 29)에 공급되는 4개의 신호원으로부터의 신호들 사이의 균형은 보청기를 사용자에게 장착할 때 결정될 수 있고, 다른 신호원 균형의 부분집합은 사용자에 의한 나중의 소환(recall)을 위한 프로그램으로서 보청기에 저장될 수 있다.

Claims (14)

  1. 보청기용 입력 변환기에 있어서,
    제1 변압기 및 델타-시그마형의 아날로그-디지털 변환기를 포함하고, 상기 아날로그-디지털 변환기는 입력 스테이지와 출력 스테이지, 입력 스테이지의 출력으로부터 출력 스테이지의 입력으로의 접속, 및 입력 스테이지의 입력과 출력 스테이지의 출력 사이의 피드백 루프를 가지며, 상기 입력 스테이지는 증폭기와 적분기를 포함하고, 상기 제1 변압기는 입력 전압보다 더 큰 출력 전압을 제공하게 하는 변성비를 가지며 입력 스테이지의 입력 변환기 상류에 배치되는 것인 입력 변환기.
  2. 제1항에 있어서, 입력 전압보다 더 큰 피드백 전압을 제공하는 방식으로 제2 변압기가 상기 피드백 루프에 배치되는 것인 입력 변환기.
  3. 제1항에 있어서, 상기 제1 및 제2 변압기 중 적어도 하나는 스위치드 커패시터 변압기인 것인 입력 변환기.
  4. 제3항에 있어서, 상기 제1 및 제2 변압기 중 적어도 하나는 병렬 구성으로 충전되고 직렬 구성으로 방전되도록 배열된 적어도 2개의 커패시터, 및 각 구성 내의 커패시터들의 충전 및 방전을 제어하는 수단을 포함하는 것인 입력 변환기.
  5. 제4항에 있어서, 상기 제1 및 제2 변압기 중 적어도 하나는 샘플링 클럭 발생기에 의해 제어되는 것인 입력 변환기.
  6. 제5항에 있어서, 상기 변압기 중 적어도 하나는 시스템 클럭 발생기에 의해 제어되는 것인 입력 변환기.
  7. 제1항에 있어서, 상기 증폭기는 단일 증폭 반도체 요소를 포함하는 것인 입력 변환기.
  8. 제3항에 있어서, 상기 제1 및 제2 변압기의 각 출력 전압은 각각의 입력 전압보다 더 큰 것인 입력 변환기.
  9. 디지털 신호 처리기, 샘플링 클럭 발생기 및 시스템 클럭 발생기를 포함한 보청기에서 아날로그 신호를 디지털 신호로 변환하는 방법에 있어서,
    입력 신호 전압을 변환하는 단계, 변환된 입력 신호 전압을 증폭하는 단계, 변환된 증폭 전압을 적분하는 단계, 증폭된 적분 전압을 디지털화하는 단계, 디지털화 적분 전압을 더 높은 전압으로 변환하는 단계, 변환된 디지털화 전압을 변환된 입력 전압으로부터 감산하는 단계, 및 디지털화 적분 전압을 이용하여 보청기의 디지털 신호 처리기의 후속 스테이지에 대한 입력 신호 전압을 나타내는 디지털 출력 비트 스트림을 발생하는 단계를 포함하는 신호 변환 방법.
  10. 제9항에 있어서, 상기 입력 신호 전압을 더 높은 전압으로 변환하는 단계는, 병렬 구성의 적어도 2개의 커패시터를 샘플링 클럭 발생기로부터의 신호의 제1 단계에서 입력 전압의 순간 값으로 충전하는 단계, 및 샘플링 클럭 발생기로부터의 신호의 제2 단계에서 직렬 구성의 적어도 2개의 커패시터를 방전시키는 단계를 포함하고, 이것에 의해 커패시터의 결합 방전 전압을 커패시터의 수만큼 증배시키는 것인 신호 변환 방법.
  11. 제9항에 있어서, 상기 증폭된 적분 전압을 디지털화하는 단계는 증폭된 적분 전압을 미리 정해진 전압과 비교하는 단계, 및 증폭된 적분 전압의 값 및 시스템 클럭 발생기로부터의 신호에 따라서 이산 논리 신호를 발생하는 단계를 포함하는 것인 신호 변환 방법.
  12. 제9항에 있어서, 상기 디지털화 적분 신호 전압을 변환하는 단계는, 병렬 구성의 적어도 2개의 커패시터를 샘플링 클럭 발생기로부터의 신호의 제1 단계에서 디지털화 적분 신호 전압의 순간 값으로 충전하는 단계, 및 샘플링 클럭 발생기로부터의 신호의 제2 단계에서 직렬 구성의 적어도 2개의 커패시터를 방전시키는 단계를 포함하고, 이것에 의해 커패시터의 결합 방전 전압을 커패시터의 수만큼 증배시키는 것인 신호 변환 방법.
  13. 제12항에 있어서, 상기 디지털화 적분 신호 전압을 변환하는 단계는, 샘플링 클럭 발생기로부터의 신호의 제1 단계에서 하나의 커패시터를 충전하는 단계, 및 디지털화 적분 신호 전압 및 시스템 클럭 발생기로부터의 신호를, 변환된 입력 전압으로부터 감산할 변환된 디지털화 전압의 평균값이 0에서 디지털 출력 비트 스트림의 최대 전압을 뺀 것과 같게 하는 방식으로 인가하는 단계를 포함하는 것인 신호 변환 방법.
  14. 제12항에 있어서, 상기 디지털화 적분 신호 전압을 변환하는 단계는, 샘플링 클럭 발생기로부터의 신호의 제1 단계에서 하나의 커패시터를 충전하는 단계, 및 디지털화 적분 신호 전압 및 시스템 클럭 발생기로부터의 신호를, 변환된 입력 전압으로부터 감산할 변환된 디지털화 전압의 평균값이 디지털 출력 비트 스트림의 최대 전압의 N배(여기에서 N은 커패시터의 수임)와 같게 하는 방식으로 인가하는 단계를 포함하는 것인 신호 변환 방법.
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