KR20110139367A - Semiconductor package for preventing misalignment - Google Patents

Semiconductor package for preventing misalignment Download PDF

Info

Publication number
KR20110139367A
KR20110139367A KR1020100059407A KR20100059407A KR20110139367A KR 20110139367 A KR20110139367 A KR 20110139367A KR 1020100059407 A KR1020100059407 A KR 1020100059407A KR 20100059407 A KR20100059407 A KR 20100059407A KR 20110139367 A KR20110139367 A KR 20110139367A
Authority
KR
South Korea
Prior art keywords
chip
bump
substrate
semiconductor
semiconductor package
Prior art date
Application number
KR1020100059407A
Other languages
Korean (ko)
Inventor
이동희
김정태
김동인
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020100059407A priority Critical patent/KR20110139367A/en
Publication of KR20110139367A publication Critical patent/KR20110139367A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Abstract

PURPOSE: A semiconductor package for preventing misalignment is provided to maintain matching state between an upper chip and a lower chip by combining the upper chip with the lower chip through a guide pattern. CONSTITUTION: In a semiconductor package for preventing misalignment, a lower chip(14) is attached to the chip adhesion area of a substrate(10). A guide pattern(20) is formed in the bottom of the upper chip and the top side of the lower chip together with. The guide pattern is composed of a dummy bump(22) and a stud bump(24). The stud bump is formed in the upper side edge of the under chip. An upper pump(13) and a lower pump(15) are electrically connected to each other through flux.

Description

미스 얼라인먼트 방지 구조를 갖는 반도체 패키지{Semiconductor package for preventing misalignment}Semiconductor package for preventing misalignment

본 발명은 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지에 관한 것으로서, 더욱 상세하게는 반도체 칩간의 적층 부착시 또는 반도체 칩을 기판에 부착할 때, 정확한 위치에 반도체 칩을 부착시킬 수 있도록 한 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지에 관한 것이다.
The present invention relates to a semiconductor package having a misalignment prevention structure, and more particularly, a misalignment prevention structure that enables the semiconductor chip to be attached at an accurate position when stacking semiconductor chips or attaching the semiconductor chip to a substrate. It relates to a semiconductor package having a.

각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등을 만족시키기 위하여, 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성이 요구되고 있고, 이를 위한 중요한 기술 중의 하나가 반도체 패키지 조립 기술에 있다 할 것이며, 그에 따라 웨이퍼 레벨의 칩 스케일 패키지, 칩 적층형 패키지 등 여러가지 종류의 패키지가 개발되고 있다.In order to satisfy the light weight, miniaturization, high speed, multifunction, and high performance of various electronic device products, high reliability of semiconductor devices mounted in electronic devices is required. As a result, various kinds of packages, such as a wafer-level chip scale package and a chip stacked package, have been developed.

칩 적층형 패키지는 기판상에 여러개의 칩이 적층된 구조로서, 상부칩과 하부칩간의 전기적 신호를 교환하기 위한 입출력수단, 그리고 하부칩과 기판간의 전기적 신호를 교환하기 위한 입출력수단을 와이어를 사용하지 않고, 전도성 범프 또는 플립칩 등을 사용하고 있다.A chip stack package is a structure in which several chips are stacked on a substrate, and an input / output means for exchanging electrical signals between an upper chip and a lower chip and an input / output means for exchanging electrical signals between a lower chip and a substrate do not use wires. Instead, conductive bumps or flip chips are used.

상기 전도성 범프 또는 플립칩을 사용하는 이유는 칩의 크기가 경박단소화되고, 각 칩의 본딩패드(입출력패드)가 파인 피치(fine pitch)를 이루기 때문에 별도의 와이어 본딩을 실시하지 않고, 전도성 범프 또는 플립칩을 입출력수단으로 사용하고 있다.The reason for using the conductive bumps or flip chips is that the chip size is reduced in size and thickness, and the bonding pads (input and output pads) of each chip form a fine pitch. Alternatively, flip chips are used as input / output means.

여기서, 첨부한 도 6a 및 도 6b를 참조로 종래의 반도체 패키지의 칩 적층 방법을 살펴보면 다음과 같다.Here, a chip stacking method of a conventional semiconductor package will be described with reference to FIGS. 6A and 6B.

먼저, 상부칩(12)의 저면에 형성된 본딩패드(16)에 구리 재질의 상부범프(13)가 형성되고, 하부칩(14)의 상면에 형성된 본딩패드(16)에도 동일 재질의 하부범프(15)가 형성된다.First, an upper bump 13 made of copper is formed on the bonding pad 16 formed on the bottom surface of the upper chip 12, and a lower bump (the same material is formed on the bonding pad 16 formed on the upper surface of the lower chip 14). 15) is formed.

이때, 상기 상부 및 하부범프(13,15)들은 증착, 전해도금(electroplating) 등의 방법을 이용하여 형성된다.In this case, the upper and lower bumps 13 and 15 are formed using a method such as deposition, electroplating, or the like.

다음으로, 상기 상부범프(13)의 하단부에 전도성 재질인 플럭스(18, flux)를 도포한다.Next, a flux 18 of a conductive material is applied to the lower end of the upper bump 13.

연이어, 상기 상부범프(13)의 하단에 도포된 플럭스(18)를 하부범프(15)의 상면에 가압시키면서 상부범프(13)와 하부범프(15)간의 전기적인 연결이 이루어지도록 한다.Subsequently, the electrical connection between the upper bump 13 and the lower bump 15 is made while pressing the flux 18 applied to the lower end of the upper bump 13 to the upper surface of the lower bump 15.

이에, 상부범프(13)와 하부범프(15) 사이에서 플럭스(18)가 납작하게 퍼지면서 상부범프(13)와 하부범프(15)가 도전 가능하게 연결하는 상태가 되고, 결국 하부칩(14)에 대한 상부칩(12)의 적층 및 전기적 연결이 이루어진다.Accordingly, the flux 18 is spread flatly between the upper bump 13 and the lower bump 15, and the upper bump 13 and the lower bump 15 are electrically connected to each other, and the lower chip 14 is eventually connected. Stacking and electrical connection of the upper chip 12 is made.

이러한 상태에서, 플럭스(18)를 경화시키기 위한 리플로우(reflow) 공정이 진행되는데, 리플로우용 기기내의 컨베이어 벨트를 따라 이동할 때, 플럭스에 대한 고온 경화가 이루어지고, 동시에 범프(13,15) 및 플럭스(18)의 산화방지를 위하여 N2O를 불어주는 블로잉(blowing) 공정이 진행됨으로써, 최종적으로 상부범프(13)와 하부범프(15)가 경화된 플럭스(18)에 의하여 도전 가능하게 연결되는 상태가 된다.In this state, a reflow process for curing the flux 18 proceeds, when moving along the conveyor belt in the reflow machine, a high temperature hardening of the flux takes place and at the same time bumps 13 and 15 And a blowing process of blowing N 2 O to prevent oxidation of the flux 18, so that the upper bump 13 and the lower bump 15 may be electrically conductive by the hardened flux 18. You are connected.

그러나, 상기한 플럭스의 리플로우 공정시 상부칩과 하부칩간에 미스얼라인먼트(misalignment) 현상이 발생되는 문제점이 있었다.However, a misalignment phenomenon occurs between the upper chip and the lower chip during the reflow process of the flux.

즉, 기판상에 상부칩과 하부칩이 적층된 상태에서 리플로우 공정을 통과하게 되는데, 이때 상부칩의 상부범프와 하부칩의 하부범프를 비롯하여, 상부범프와 하부범프를 접착하고 있는 경화 전 상태의 플럭스가 리플로우 공정에 포함된 이송용 벨트의 흔들림 영향과 블로잉 공정에서의 산화방지가스 분사압 영향을 받게 됨으로써, 하부범프에 대한 상부범프의 위치가 변화되어, 결국 상부칩과 하부칩간에 미스얼라인먼트 현상이 발생되는 문제점이 있었다.In other words, the upper chip and the lower chip are stacked on the substrate to pass the reflow process. At this time, the upper bump and the lower bump of the upper chip as well as the upper bump and the lower bump are bonded to each other. Flux is affected by the shaking effect of the transfer belt included in the reflow process and the anti-oxidation gas injection pressure during the blowing process, thereby changing the position of the upper bump relative to the lower bump, resulting in a miss between the upper chip and the lower chip. There was a problem that an alignment phenomenon occurs.

보다 상세하게는, 상기 리플로우 공정을 마치기 전 까지 플럭스는 완전 경화되지 않기 때문에, 상부칩과 하부칩을 견고하게 잡아주지 못하는 상태이고, 이에 이송용 벨트의 진동 및 산화방지가스의 분사압에 의하여 상부범프가 플럭스를 중심으로 한쪽 방향으로 치우치게 되어, 결국 상부범프를 갖는 상부칩이 하부칩에 대하여 한쪽으로 틀어지면서 상부칩과 하부칩간에 미스얼라인먼트 현상이 발생되고 있다.More specifically, since the flux is not completely hardened until the reflow process is completed, the flux cannot be firmly held by the upper chip and the lower chip, and the vibration of the transport belt and the injection pressure of the antioxidant gas As the upper bump is biased in one direction with respect to the flux, the upper chip having the upper bump is twisted to one side with respect to the lower chip, thereby causing a misalignment phenomenon between the upper chip and the lower chip.

이렇게 상부칩과 하부칩간의 미스얼라인먼트 현상이 발생되면, 파인피치를 이루고 있는 범프끼리 접촉되어 쇼트 현상이 발생되는 2차적 문제점을 야기시킨다.
When the misalignment phenomenon occurs between the upper chip and the lower chip, the bumps forming the fine pitch are in contact with each other, causing a secondary problem in which a short phenomenon occurs.

본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 상부칩과 하부칩에 가이드패턴을 형성하여, 이 가이드패턴에 의하여 상부칩과 하부칩이 서로 결속되도록 함으로써, 이송용 벨트의 흔들림 및 블로잉 공정에서의 산화방지가스 분사압 등과 같은 외부력이 작용하여도, 플럭스에 의하여 연결되는 상부칩의 상부범프와 하부칩의 하부범프가 미스얼라인되지 않고 서로 정확하게 매칭될 수 있도록 한 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지를 제공하는데 그 목적이 있다.
The present invention has been made in view of the above point, by forming a guide pattern on the upper chip and the lower chip, by binding the upper chip and the lower chip with each other by the guide pattern, shaking and blowing process of the transfer belt Even if an external force such as antioxidant gas injection pressure is applied, the misalignment prevention structure that allows the upper bump of the upper chip and the lower bump of the lower chip connected by the flux to be accurately matched with each other without being misaligned. It is an object to provide a semiconductor package having.

상기한 목적을 달성하기 위한 본 발명의 일 구현예로서, 기판에 부착된 하부칩과, 이 하부칩에 전도성범프에 의하여 도전 가능하게 적층되는 상부칩을 포함하는 반도체 패키지에 있어서, 상기 상부칩의 저면과 하부칩의 상면에 서로 결속되어 미스얼라인먼트 현상을 방지할 수 있는 가이드패턴을 일체로 형성하여서 된 것을 특징으로 하는 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지를 제공한다.In one embodiment of the present invention for achieving the above object, in a semiconductor package comprising a lower chip attached to a substrate and an upper chip that is conductively stacked on the lower chip by a conductive bump, Provided is a semiconductor package having a misalignment prevention structure, which is formed by integrally forming a guide pattern on the bottom surface and an upper surface of a lower chip to prevent misalignment.

바람직하게는, 상기 가이드패턴은 상부칩과 하부칩의 네모서리 위치에 형성되거나, 네모서리중 세모서리 위치에 형성되거나, 네모서리중 대각방향의 두모서리 위치에 형성되는 것을 특징으로 한다.Preferably, the guide pattern is formed at the four corners of the upper chip and the lower chip, is formed at the three corners of the corners, or characterized in that formed in the two corners of the diagonal direction of the four corners.

본 발명의 일 구현예에서, 상기 가이드패턴은 상부칩의 저면 모서리 위치에 형성되는 다수개의 더미범프와, 하부칩의 상면 모서리 위치에 형성되는 단일 스터드범프로 구성되고, 하부칩의 단일 스터드범프가 상부칩의 다수개의 더미범프에 의하여 둘러싸이며 결속되도록 한 것을 특징으로 한다.In one embodiment of the present invention, the guide pattern is composed of a plurality of dummy bumps formed at the bottom edge position of the upper chip, a single stud bump formed at the top edge position of the lower chip, the single stud bump of the lower chip is It is characterized by being bound and bound by a plurality of dummy bumps of the upper chip.

본 발명의 일 구현예에서, 상기 가이드패턴은 상부칩의 저면 모서리 위치에 형성되는 단일 스터드범프와, 하부칩의 상면 모서리 위치에 형성되는 다수개의 더미범프로 구성되고, 상부칩의 단일 스터드범프가 하부칩의 다수개의 더미범프에 의하여 둘러싸이며 결속되도록 한 것을 특징으로 한다.In one embodiment of the present invention, the guide pattern is composed of a single stud bump formed at the bottom edge position of the upper chip, a plurality of dummy bumps formed at the top edge position of the lower chip, the single stud bump of the upper chip It is characterized by being bound and bound by a plurality of dummy bumps of the lower chip.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예로서, 기판의 전도성패턴에 전도성범프에 의하여 도전 가능하게 연결되며 적층되는 반도체칩을 포함하는 반도체 패키지에 있어서, 상기 반도체 칩의 저면과 기판의 상면에 서로 결속되어 미스얼라인먼트 현상을 방지할 수 있는 가이드패턴을 일체로 형성하여서 된 것을 특징으로 하는 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지를 제공한다.In another embodiment of the present invention for achieving the above object, in a semiconductor package including a semiconductor chip that is conductively connected to the conductive pattern of the substrate by a conductive bump and stacked, the bottom surface of the semiconductor chip and the top surface of the substrate Provided is a semiconductor package having a misalignment prevention structure, which is formed by integrally forming a guide pattern which is bound to each other and prevents misalignment.

바람직하게는, 상기 가이드패턴은 서로 대응되는 기판과 반도체 칩의 네모서리 위치에 형성되거나, 네모서리중 세모서리 위치에 형성되거나, 네모서리중 대각방향의 두모서리 위치에 형성되는 것을 특징으로 한다.Preferably, the guide pattern is formed at the four corners of the substrate and the semiconductor chip corresponding to each other, is formed at the three corners of the corners, characterized in that formed in the two corners of the diagonal direction of the four corners.

본 발명의 다른 구현예에서, 상기 가이드패턴은 반도체 칩의 저면 모서리 위치에 형성되는 다수개의 더미범프와, 기판의 상면 모서리 위치에 형성되는 단일 스터드범프로 구성되고, 기판의 단일 스터드범프가 반도체 칩의 다수개의 더미범프에 의하여 둘러싸이며 결속되도록 한 것을 특징으로 한다.In another embodiment of the present invention, the guide pattern is composed of a plurality of dummy bumps formed at the bottom edge position of the semiconductor chip and a single stud bump formed at the top edge position of the substrate, the single stud bump of the substrate is a semiconductor chip It is characterized by being bound and bound by a plurality of dummy bumps.

본 발명의 다른 구현예에서, 상기 가이드패턴은 반도체 칩의 저면 모서리 위치에 형성되는 단일 스터드범프와, 기판의 상면 모서리 위치에 형성되는 다수개의 더미범프로 구성되고, 반도체 칩의 단일 스터드범프가 기판의 다수개의 더미범프에 의하여 둘러싸이며 결속되도록 한 것을 특징으로 한다.
In another embodiment of the present invention, the guide pattern is composed of a single stud bump formed at the bottom edge position of the semiconductor chip, a plurality of dummy bumps formed at the top edge position of the substrate, the single stud bump of the semiconductor chip is It is characterized by being bound and bound by a plurality of dummy bumps.

상기한 과제 해결 수단을 통하여 본 발명은 다음과 같은 효과를 제공한다.The present invention provides the following effects through the problem solving means described above.

본 발명에 따르면, 칩 적층형 패키지의 상부칩과 하부칩에 서로 결속 가능한 가이드패턴을 형성하되, 상부칩 또는 하부칩의 두 개 이상의 모서리에 형성되는 다수개의 더미범프와, 상부칩 또는 하부칩의 두 개 이상의 모서리에 형성되는 단일 스터드범프로 구성되는 가이드패턴을 형성하여, 더미범프들 사이에 단일 스터드범프가 끼워지듯 위치되도록 함으로써, 상부칩과 하부칩간의 매칭 상태가 정확하게 유지될 수 있다.According to the present invention, a guide pattern which can be coupled to each other on the upper chip and the lower chip of the chip stack package is formed, and a plurality of dummy bumps formed at two or more corners of the upper chip or the lower chip, and two of the upper chip or the lower chip. By forming a guide pattern consisting of a single stud bump formed on more than one corner, such that the single stud bump is positioned between the dummy bumps, the matching state between the upper chip and the lower chip can be maintained accurately.

즉, 이송용 벨트의 흔들림 및 블로잉 공정에서의 산화방지가스 분사압 등과 같은 외부력이 작용하여도, 플럭스에 의하여 도전 가능하게 연결되는 상부칩의 상부범프와 하부칩의 하부범프가 가이드패턴의 결속력에 의하여 미스얼라인되지 않고 서로 정확한 위치에서 적층 상태를 유지할 수 있다.
That is, even if external force such as shaking of the conveying belt and the injection pressure of the anti-oxidant gas in the blowing process is applied, the upper bump of the upper chip and the lower bump of the lower chip, which are electrically connected by the flux, are the binding force of the guide pattern. It is possible to maintain the stacked state at the correct position with each other without being misaligned.

도 1a 및 도 1b는 본 발명에 따른 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지의 제1-1실시예를 나타내는 도면,
도 2a 및 도 2b는 본 발명에 따른 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지의 제1-2실시예를 나타내는 도면,
도 3은 본 발명에 따른 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지의 제1-3실시예를 나타내는 도면,
도 4a 및 도 4b는 본 발명에 따른 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지의 제2-1실시예를 나타내는 도면,
도 5a 및 도 5b는 본 발명에 따른 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지의 제2-2실시예를 나타내는 도면,
도 6a 및 도 6b는 종래의 반도체 패키지 및 그 문제점을 설명하는 도면.1A and 1B illustrate a 1-1 embodiment of a semiconductor package having a misalignment prevention structure according to the present invention;
2A and 2B show a first to second embodiment of a semiconductor package having a misalignment prevention structure according to the present invention;
3 is a view showing Embodiments 1-3 of a semiconductor package having a misalignment prevention structure according to the present invention;
4A and 4B illustrate a second embodiment of a semiconductor package having a misalignment prevention structure according to the present invention;
5A and 5B illustrate a second to second embodiment of a semiconductor package having a misalignment prevention structure according to the present invention;
6A and 6B illustrate a conventional semiconductor package and its problems.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 칩 적층형 패키지의 구성중 상부칩과 하부칩이 전도성범프 및 플럭스에 의하여 도전 가능하게 연결될 때, 가이드패턴에 의하여 상부칩과 하부칩간의 상대적인 적층이 정확하게 이루어지도록 하고, 적층된 상부칩과 하부칩간의 미스얼라인먼트 현상이 발생되는 것을 용이하게 방지할 수 있도록 한 점에 주안점이 있다.According to the present invention, when the upper chip and the lower chip are electrically connected to each other by conductive bumps and fluxes in the stack structure of the chip stacked package, a relative pattern between the upper chip and the lower chip is precisely formed by the guide pattern, and the stacked upper chip and The main point is to make it easy to prevent misalignment between lower chips.

또한, 본 발명은 기판에 반도체 칩이 전도성범프 및 플럭스에 의하여 부착될 때, 가이드패턴을 이용하여 기판에 부착되는 반도체 칩을 견고하게 잡아주어 기판에 대한 반도체 칩의 미스얼라인먼트 현상이 발생되는 것을 방지할 수 있도록 한 점에 있다.In addition, the present invention when the semiconductor chip is attached to the substrate by the conductive bumps and flux, firmly holding the semiconductor chip attached to the substrate using a guide pattern to prevent the misalignment phenomenon of the semiconductor chip to the substrate occurs It is in one way to do it.

여기서, 본 발명의 반도체 패키지에 대한 각 실시예를 살펴보면 다음과 같다.Here, each embodiment of the semiconductor package of the present invention will be described.

제1-1실시예Example 1-1

첨부한 도 1a 및 도 1b는 본 발명에 따른 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지의 제1-1실시예를 나타내는 도면이다.1A and 1B illustrate a first-first embodiment of a semiconductor package having a misalignment prevention structure according to the present invention.

제1-1실시예에 따른 반도체 패키지는 기판(10)의 칩부착영역에 하부칩(14)이 부착되고, 하부칩(14)위에 전도성범프에 의하여 상부칩(12)이 도전 가능하게 적층된 구조의 패키지로서, 상부칩(12)의 저면에 전기적 신호의 입출구로서 형성된 본딩패드(16)와 하부칩(14)의 상면에 형성된 본딩패드(16)에 각각 상부범프(13)와 하부범프(15)가 형성되고, 상부범프(13)와 하부범프(15)는 플럭스(18)에 의하여 도전 가능하게 연결된다.In the semiconductor package according to the first embodiment, the lower chip 14 is attached to the chip attaching region of the substrate 10, and the upper chip 12 is electrically conductively stacked on the lower chip 14 by conductive bumps. As a package of the structure, the upper bump 13 and the lower bump (Bump pad 16 and the lower bump (bonding pad 16 formed on the upper surface of the lower chip 14 and the bonding pad 16 formed on the lower surface of the upper chip 12, respectively) 15 is formed, and the upper bump 13 and the lower bump 15 are electrically connected to each other by the flux 18.

본 발명에 따르면, 상기 상부칩(12)의 저면과 하부칩(14)의 상면에는 서로 결속되어 미스얼라인먼트 현상을 방지할 수 있는 가이드패턴(20)이 일체로 형성된다.According to the present invention, the bottom surface of the upper chip 12 and the upper surface of the lower chip 14 are integrally formed with a guide pattern 20 which can bind to each other to prevent misalignment.

상기 가이드패턴(20)은 전기적 신호 전달 역할이 없는 더미패턴으로서, 다수개의 더미범프(22)와 Au 재질로 된 단일 스터드범프(24)로 구성되며, 상기 더미범프(22)는 증착 또는 전해도금법을 이용하여 형성시킬 수 있고, 상기 단일 스터드범프(24)는 일반적인 와이어 본딩시 이루어지는 볼본딩(1차 본딩) 방법을 이용하여 형성시킬 수 있다.The guide pattern 20 is a dummy pattern having no electric signal transmission role, and includes a plurality of dummy bumps 22 and a single stud bump 24 made of Au, and the dummy bumps 22 are deposited or electroplated. The single stud bumps 24 may be formed using a ball bonding (primary bonding) method, which is performed during general wire bonding.

이때, 상기 더미범프(22)와 단일 스터드범프(24)는 상부칩(12)과 하부칩(14)의 본딩패드(16)가 없는 부위에 형성되되, 상부칩(12)과 하부칩(14)간의 미스얼라인먼트를 방지하기 위하여 각 모서리 위치에 형성하는 것이 바람직하다.In this case, the dummy bump 22 and the single stud bump 24 are formed in a portion where the bonding pad 16 of the upper chip 12 and the lower chip 14 is not present, and the upper chip 12 and the lower chip 14 In order to prevent misalignment between them, it is preferable to form at each corner position.

보다 상세하게는, 상기 다수개의 더미범프(22)는 상부칩(12)의 저면 모서리 위치에 형성되되, 네개 모서리 위치 또는 세개 모서리 위치 또는 대각 방향의 두개 모서리 위치는 형성되며, 총 4개가 사각 배열을 이루며 형성된다.More specifically, the plurality of dummy bumps 22 are formed at the bottom edge position of the upper chip 12, four corner positions or three corner positions or two corner positions in the diagonal direction are formed, and a total of four are arranged in a square It is formed by forming.

또한, 상기 단일 스터드범프(24)는 하부칩(14)의 상면 모서리 위치에 형성되되, 상기 더미범프(22)와 상하방향으로 일치되는 위치에 형성된다.In addition, the single stud bump 24 is formed in the upper edge position of the lower chip 14, it is formed in a position that is coincident with the dummy bump 22 in the vertical direction.

따라서, 상기 상부칩(12)과 하부칩(14)이 적층될 때, 즉 상부칩(12)의 상부범프(13)에 도포된 플럭스(18)가 하부칩(14)의 하부범프(15)에 접착되면서 적층될 때, 하부칩(14)의 단일 스터드범프(24)가 상부칩(12)의 더미범프(22)들 사이에 끼워지듯이 위치된다.Accordingly, when the upper chip 12 and the lower chip 14 are stacked, that is, the flux 18 applied to the upper bump 13 of the upper chip 12 is lower bump 15 of the lower chip 14. When bonded and stacked on, a single stud bump 24 of the lower chip 14 is positioned as if sandwiched between the dummy bumps 22 of the upper chip 12.

다시 말해서, 상기 하부칩(14)의 단일 스터드범프(24)가 상부칩(12)의 다수개의 더미범프(22)에 의하여 둘러싸이며 결속되는 상태가 되어, 상부칩(12)과 하부칩(14)간의 상대적인 움직임(X축 및 Y축 방향)이 구속되는 상태가 된다.In other words, the single stud bump 24 of the lower chip 14 is surrounded and bound by a plurality of dummy bumps 22 of the upper chip 12, thereby forming the upper chip 12 and the lower chip 14. Relative movements (X-axis and Y-axis directions) are constrained.

이러한 상태에서, 상부칩(12)의 상부범프(13)와 하부칩(14)의 하부범프(15)간을 접착하고 있는 플럭스(18)를 경화시키기 위한 리플로우(reflow) 공정이 진행되면, 최종적으로 상부범프(13)와 하부범프(15)가 경화된 플럭스(18)에 의하여 도전 가능하게 연결되는 상태가 된다.In this state, when a reflow process for curing the flux 18 adhering between the upper bump 13 of the upper chip 12 and the lower bump 15 of the lower chip 14 proceeds, Finally, the upper bumps 13 and the lower bumps 15 are electrically connected by the hardened flux 18.

이와 같이, 상기 상부칩(12) 및 하부칩(14)은 다수개의 더미범프(22)와 단일 스터드범프(24)간의 상호 결속으로 상대적인 움직임이 구속된 상태이므로, 리플로우 공정시 이송용 벨트의 흔들림 현상 및 블로잉 공정에서의 산화방지가스 분사압 영향 등과 같은 외부력이 작용하더라도, 상부칩과 하부칩간의 적층 상태는 본래의 정확한 위치에서 벗어남없이 그대로 유지될 수 있고, 결국 기존의 상부칩과 하부칩간의 미스얼라인먼트 현상을 용이하게 방지할 수 있다.As such, since the upper chip 12 and the lower chip 14 are in a state in which relative movements are restrained due to the mutual binding between the plurality of dummy bumps 22 and the single stud bumps 24, the transfer belt is used during the reflow process. Even if external force such as shaking effect and anti-oxidation gas injection pressure influence in blowing process is applied, the stacking state between the upper chip and the lower chip can be maintained without departing from the original exact position, and thus the existing upper chip and lower chip The misalignment phenomenon between chips can be easily prevented.

제1-2실시예Example 1-2

첨부한 도 2a 및 도 2b는 본 발명에 따른 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지의 제1-2실시예를 나타내는 도면이다.2A and 2B are diagrams illustrating Embodiments 1-2 of a semiconductor package having a misalignment prevention structure according to the present invention.

본 발명의 제1-2실시예에 따른 패키지는 상기한 제1-1실시예의 패키지와 동일하고, 단지 가이드패턴(20)의 위치를 달리 형성한 점에 특징이 있다.The package according to the embodiment 1-2 of the present invention is the same as the package of the embodiment 1-1 described above, and is characterized in that the position of the guide pattern 20 is differently formed.

즉, 제1-1실시예와 같이, 가이드패턴(20)은 전기적 신호 전달 역할이 없는 더미패턴으로서, 다수개의 더미범프(22)와 Au 재질로 된 단일 스터드범프(24)로 구성되지만, 제1-1실시예와 달리 단일 스터드범프(24)가 상부칩(12)의 저면 모서리 위치에 형성되고, 다수개의 더미범프(22)가 하부칩(14)의 상면 모서리 위치에 형성된다.That is, as in the first-first embodiment, the guide pattern 20 is a dummy pattern having no electric signal transmission role, and is composed of a plurality of dummy bumps 22 and a single stud bump 24 made of Au. Unlike the embodiment 1-1, a single stud bump 24 is formed at the bottom edge position of the upper chip 12, and a plurality of dummy bumps 22 are formed at the top edge position of the lower chip 14.

따라서, 상부칩(12)과 하부칩(14)이 서로 적층될 때, 상부칩(12)의 단일 스터드범프(24)가 하부칩(14)의 다수개의 더미범프(22)에 의하여 둘러싸이며 결속되는 상태가 되어, 마찬가지로 상부칩(12)과 하부칩(14)간의 상대적인 움직임(X축 및 Y축 방향)이 구속되는 상태가 된다.Therefore, when the upper chip 12 and the lower chip 14 are stacked on each other, a single stud bump 24 of the upper chip 12 is surrounded by a plurality of dummy bumps 22 of the lower chip 14 and bound. In a similar state, the relative movement (X-axis and Y-axis directions) between the upper chip 12 and the lower chip 14 is similarly restrained.

이에 따라, 제1-2실시예에 따른 패키지의 경우도 상부칩(12) 및 하부칩(14)이 다수개의 더미범프(22)와 단일 스터드범프(24)간의 상호 결속으로 상대적인 움직임이 구속된 상태가 되므로, 리플로우 공정시 이송용 벨트의 흔들림 현상 및 블로잉 공정에서의 산화방지가스 분사압 영향 등과 같은 외부력이 작용하더라도, 상부칩과 하부칩간의 적층 상태는 본래의 정확한 위치에서 벗어남없이 그대로 유지될 수 있고, 결국 기존의 상부칩과 하부칩간의 미스얼라인먼트 현상을 용이하게 방지할 수 있다.Accordingly, even in the package according to the embodiment 1-2, the upper chip 12 and the lower chip 14 are restrained by relative movement due to the mutual binding between the plurality of dummy bumps 22 and the single stud bump 24. Therefore, even if external forces such as shaking of the transfer belt during the reflow process and influence of the anti-oxidation gas injection pressure in the blowing process are applied, the stacked state between the upper chip and the lower chip remains intact without departing from its original precise position. It can be maintained, and thus can easily prevent the misalignment phenomenon between the existing upper chip and the lower chip.

제1-3실시예Example 1-3

첨부한 도 3은 본 발명에 따른 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지의 제1-3실시예를 나타내는 도면이다.FIG. 3 is a diagram illustrating Embodiments 1-3 of a semiconductor package having a misalignment prevention structure according to the present invention.

본 발명의 제1-3실시예에 따른 패키지는 상기한 제1-1실시예의 패키지와 동일하고, 단지 가이드패턴(20)의 구성을 달리한 점에 특징이 있다.The package according to the embodiment 1-3 of the present invention is the same as the package of the embodiment 1-1 described above, and is characterized in that the configuration of the guide pattern 20 is different.

예를 들어, 가이드패턴(20)의 구성을 더미범프(22)만으로 채택하여, 상부칩(12)의 저면 모서리 위치에 다수개의 더미범프(22)를 형성하고, 하부칩(14)의 상면 모서리 위치에 단일의 더미범프(26)를 형성할 수 있다.For example, the configuration of the guide pattern 20 using only the dummy bumps 22 to form a plurality of dummy bumps 22 in the bottom edge position of the upper chip 12, the upper edge of the lower chip 14 It is possible to form a single dummy bump 26 in position.

또는, 하부칩(14)의 상면 모서리 위치 단일의 더미범프(26) 대신에 솔더볼 및 카파필러(26)와 같이 소정 높이로 형성시킬 수 있는 단자들을 사용할 수 있다.Alternatively, instead of the single dummy bump 26 of the upper edge of the lower chip 14, terminals that may be formed at a predetermined height, such as solder balls and capillary 26, may be used.

제2-1실시예Example 2-1

첨부한 도 4a 및 도 4b는 본 발명에 따른 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지의 제2-1실시예를 나타내는 도면이다.4A and 4B illustrate a second embodiment of a semiconductor package having a misalignment prevention structure according to the present invention.

본 발명의 제2-1실시예는 기판(10)에 반도체 칩(30)이 전도성범프에 의하여 전기적 신호 교환 가능하게 부착되는 패키지로서, 반도체 칩(30)의 저면에 전기적 신호의 입출구로서 형성된 본딩패드(16)와 기판(10)의 상면에 형성된 전도성패턴에 각각 상부범프(13)와 하부범프(15)가 형성되고, 상부범프(13)와 하부범프(15)는 플럭스(18)에 의하여 도전 가능하게 연결된다.Embodiment 2-1 of the present invention is a package in which the semiconductor chip 30 is attached to the substrate 10 so as to be electrically exchanged by conductive bumps, and bonding is formed on the bottom of the semiconductor chip 30 as an inlet and outlet of an electrical signal. The upper bump 13 and the lower bump 15 are formed on the conductive patterns formed on the pad 16 and the substrate 10, respectively, and the upper bump 13 and the lower bump 15 are formed by the flux 18. It is connected to challenge.

본 발명의 제2-1실시예에 따르면, 상기 반도체 칩(30)의 저면과 기판(10)의 상면에는 서로 결속되어 미스얼라인먼트 현상을 방지할 수 있는 가이드패턴(20)이 일체로 형성된다.According to the embodiment 2-1 of the present invention, the guide pattern 20 is integrally formed on the bottom surface of the semiconductor chip 30 and the top surface of the substrate 10 to prevent the misalignment phenomenon.

마찬가지로, 상기 가이드패턴(20)은 전기적 신호 전달 역할이 없는 더미패턴으로서, 다수개의 더미범프(22)와 Au 재질로 된 단일 스터드범프(24)로 구성되며, 상기 더미범프(22)는 증착 또는 전해도금법을 이용하여 형성시킬 수 있고, 상기 단일 스터드범프(24)는 일반적인 와이어 본딩시 이루어지는 볼본딩(1차 본딩) 방법을 이용하여 형성시킬 수 있다.Similarly, the guide pattern 20 is a dummy pattern having no electric signal transmission role, and is composed of a plurality of dummy bumps 22 and a single stud bump 24 made of Au, and the dummy bumps 22 are deposited or The single stud bumps 24 may be formed using an electroplating method, and the single stud bumps 24 may be formed using a ball bonding (primary bonding) method used in general wire bonding.

이때, 상기 더미범프(22)는 반도체 칩(30)의 본딩패드(16)가 없는 부위에 형성되고, 단일 스터드범프(24)는 기판의 절연층(솔더마스크) 표면에 형성되되, 반도체 칩(30)과 기판(10)간의 미스얼라인먼트를 방지하기 위하여 각 모서리 위치에 형성하는 것이 바람직하다.In this case, the dummy bump 22 is formed at a portion where the bonding pad 16 of the semiconductor chip 30 does not exist, and the single stud bump 24 is formed on the surface of the insulating layer (solder mask) of the substrate. In order to prevent misalignment between 30) and the board | substrate 10, it is preferable to form in each corner position.

보다 상세하게는, 상기 다수개의 더미범프(22)는 반도체 칩(30)의 저면 모서리 위치에 형성되되, 네개 모서리 위치 또는 세개 모서리 위치 또는 대각 방향의 두개 모서리 위치는 형성되며, 총 4개가 사각 배열을 이루며 형성된다.More specifically, the plurality of dummy bumps 22 are formed at the bottom edge position of the semiconductor chip 30, and four corner positions or three corner positions or two corner positions in diagonal directions are formed, and a total of four are rectangular arrays. It is formed by forming.

또한, 상기 단일 스터드범프(24)는 기판(10)의 상면 모서리 위치에 형성되되, 상기 반도체 칩(30)의 더미범프(22)와 상하방향으로 일치되는 위치에 형성된다.In addition, the single stud bump 24 is formed at the top edge position of the substrate 10 and is formed at a position coincident with the dummy bump 22 of the semiconductor chip 30 in the vertical direction.

따라서, 상기 기판(10)에 반도체 칩(30)이 부착될 때, 반도체 칩(30)의 상부범프(13)에 도포된 플럭스(18)가 기판(10)의 하부범프(15)에 접착되면서 부착되고, 동시에 반도체 칩(30)의 더미범프(22)들 사이에 기판(10)의 단일 스터드범프(24)가 끼워지듯이 위치된다.Therefore, when the semiconductor chip 30 is attached to the substrate 10, the flux 18 applied to the upper bump 13 of the semiconductor chip 30 adheres to the lower bump 15 of the substrate 10. At the same time, a single stud bump 24 of the substrate 10 is sandwiched between the dummy bumps 22 of the semiconductor chip 30.

다시 말해서, 상기 기판(10)의 단일 스터드범프(24)가 반도체 칩(30)의 다수개의 더미범프(22)에 의하여 둘러싸이며 결속되는 상태가 되어, 반도체 칩(30)과 기판(10)간의 상대적인 움직임(X축 및 Y축 방향)이 구속되는 상태가 된다.In other words, a single stud bump 24 of the substrate 10 is surrounded and bound by a plurality of dummy bumps 22 of the semiconductor chip 30, and thus, between the semiconductor chip 30 and the substrate 10. Relative movements (X-axis and Y-axis directions) are constrained.

이러한 상태에서, 반도체 칩(30)의 상부범프(13)와 기판(10)의 하부범프(15)간을 접착하고 있는 플럭스(18)를 경화시키기 위한 리플로우(reflow) 공정이 진행되면, 최종적으로 상부범프(13)와 하부범프(15)가 경화된 플럭스(18)에 의하여 도전 가능하게 연결되는 상태가 된다.In this state, when the reflow process for curing the flux 18 adhering between the upper bump 13 of the semiconductor chip 30 and the lower bump 15 of the substrate 10 proceeds, As a result, the upper bump 13 and the lower bump 15 are electrically connected by the hardened flux 18.

이와 같이, 상기 반도체 칩(30)과 기판(10)은 다수개의 더미범프(22)와 단일 스터드범프(24)간의 상호 결속으로 상대적인 움직임이 구속된 상태이므로, 리플로우 공정시 이송용 벨트의 흔들림 현상 및 블로잉 공정에서의 산화방지가스 분사압 영향 등과 같은 외부력이 작용하더라도, 기판과 반도체 칩간의 부착 상태는 본래의 정확한 위치에서 벗어남없이 그대로 유지될 수 있고, 결국 기존에 기판상에서 반도체 칩이 제위치를 벗어나는 미스얼라인먼트 현상을 용이하게 방지할 수 있다.As described above, since the relative movement of the semiconductor chip 30 and the substrate 10 is bound by mutual binding between the plurality of dummy bumps 22 and the single stud bumps 24, the transfer belt shakes during the reflow process. Even if external forces such as antioxidant gas injection pressure influence in the development and blowing process are applied, the adhesion state between the substrate and the semiconductor chip can be maintained without departing from the original exact position, and thus the semiconductor chip is removed from the existing substrate. Misalignment phenomenon out of position can be easily prevented.

제2-2실시예Example 2-2

첨부한 도 5a 및 5b는 본 발명에 따른 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지의 제2-2실시예를 나타내는 도면,5A and 5B illustrate a second to second embodiment of a semiconductor package having a misalignment prevention structure according to the present invention;

본 발명의 제2-2실시예에 따른 패키지는 상기한 제2-1실시예의 패키지와 동일하고, 단지 가이드패턴(20)의 위치를 달리 형성한 점에 특징이 있다.The package according to embodiment 2-2 of the present invention is the same as the package of embodiment 2-1 described above, and is characterized in that the position of the guide pattern 20 is differently formed.

즉, 제2-1실시예와 같이, 가이드패턴(20)은 전기적 신호 전달 역할이 없는 더미패턴으로서, 다수개의 더미범프(22)와 Au 재질로 된 단일 스터드범프(24)로 구성되지만, 제2-1실시예와 달리 단일 스터드범프(24)가 반도체 칩(30)의 저면 모서리 위치에 형성되고, 다수개의 더미범프(22)가 기판(10)의 상면 모서리 위치에 형성된다.That is, as in the embodiment 2-1, the guide pattern 20 is a dummy pattern having no electric signal transmission role, and is composed of a plurality of dummy bumps 22 and a single stud bump 24 made of Au. Unlike the 2-1 embodiment, a single stud bump 24 is formed at the bottom edge of the semiconductor chip 30, and a plurality of dummy bumps 22 are formed at the top edge of the substrate 10.

따라서, 기판(10)상에 반도체 칩(30)이 부착될 때, 반도체 칩(30)의 단일 스터드범프(24)가 기판(10)의 다수개의 더미범프(22)에 의하여 둘러싸이며 결속되는 상태가 되어, 마찬가지로 기판(10)과 반도체 칩(30)간의 상대적인 움직임(X축 및 Y축 방향)이 구속되는 상태가 된다.Accordingly, when the semiconductor chip 30 is attached to the substrate 10, a single stud bump 24 of the semiconductor chip 30 is surrounded and bound by a plurality of dummy bumps 22 of the substrate 10. Similarly, the relative movement (X-axis and Y-axis directions) between the substrate 10 and the semiconductor chip 30 is similarly restrained.

이에 따라, 제2-2실시예에 따른 패키지의 경우도 반도체 칩(30) 및 기판(10)이 다수개의 더미범프(22)와 단일 스터드범프(24)간의 상호 결속으로 상대적인 움직임이 구속된 상태가 되므로, 리플로우 공정시 이송용 벨트의 흔들림 현상 및 블로잉 공정에서의 산화방지가스 분사압 영향 등과 같은 외부력이 작용하더라도, 기판과 반도체 칩간의 부착 상태는 본래의 정확한 위치에서 벗어남없이 그대로 유지될 수 있고, 결국 기존에 기판상에서 반도체 칩이 제위치를 벗어나는 미스얼라인먼트 현상을 용이하게 방지할 수 있다.
Accordingly, in the case of the package according to the embodiment 2-2, the semiconductor chip 30 and the substrate 10 are restrained by relative movement due to mutual binding between the plurality of dummy bumps 22 and the single stud bumps 24. Therefore, even if external force such as shaking of the transfer belt during the reflow process and influence of the anti-oxidation gas injection pressure in the blowing process is applied, the attachment state between the substrate and the semiconductor chip can be maintained without departing from its original exact position. As a result, it is possible to easily prevent the misalignment phenomenon that the semiconductor chip is out of position on the substrate.

10 : 기판 12 : 상부칩
13 : 상부범프 14 : 하부칩
15 : 하부범프 16 : 본딩패드
18 : 플럭스 20 : 가이드패턴
22 : 더미범프 24 : 단일 스터드범프
26 : 카파필러 또는 솔더볼 또는 단일의 더미범프
30 : 반도체 칩10: substrate 12: upper chip
13: upper bump 14: lower chip
15: lower bump 16: bonding pad
18: flux 20: guide pattern
22: dummy bump 24: single stud bump
26: kappa filler or solder ball or single dummy bump
30: semiconductor chip

Claims (8)

기판(10)에 부착된 하부칩(14)과, 이 하부칩(14)에 전도성범프에 의하여 도전 가능하게 적층되는 상부칩(12)을 포함하는 반도체 패키지에 있어서,
상기 상부칩(12)의 저면과 하부칩(14)의 상면에 서로 결속되어 미스얼라인먼트 현상을 방지할 수 있는 가이드패턴(20)을 일체로 형성하여서 된 것을 특징으로 하는 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지.
A semiconductor package comprising a lower chip 14 attached to a substrate 10 and an upper chip 12 that is electrically conductively stacked on the lower chip 14 by conductive bumps.
A semiconductor having a misalignment prevention structure, characterized in that the guide pattern 20 is integrally formed on the bottom surface of the upper chip 12 and the upper surface of the lower chip 14 to prevent misalignment. package.
청구항 1에 있어서,
상기 가이드패턴(20)은 상부칩(12)과 하부칩(14)의 네개 모서리 위치에 모두 형성되거나, 네개 모서리중 세개 모서리 위치에 형성되거나, 네개 모서리중 대각방향의 두개 모서리 위치에 형성되는 것을 특징으로 하는 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지.
The method according to claim 1,
The guide pattern 20 is formed at all four corner positions of the upper chip 12 and the lower chip 14, formed at three corner positions of the four corners, or formed at two corner positions in the diagonal direction of the four corners A semiconductor package having a misalignment prevention structure, characterized in that.
청구항 1 또는 청구항 2에 있어서,
상기 가이드패턴(20)은 상부칩(12)의 저면 모서리 위치에 형성되는 다수개의 더미범프(22)와, 하부칩(14)의 상면 모서리 위치에 형성되는 단일 스터드범프(24)로 구성되고, 하부칩(14)의 단일 스터드범프(24)가 상부칩(12)의 다수개의 더미범프(22)에 의하여 둘러싸이며 결속되도록 한 것을 특징으로 하는 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지.
The method according to claim 1 or 2,
The guide pattern 20 is composed of a plurality of dummy bumps 22 formed at the bottom edge position of the upper chip 12, and a single stud bump 24 formed at the top edge position of the lower chip 14, A semiconductor package having a misalignment prevention structure, characterized in that a single stud bump 24 of the lower chip 14 is surrounded and bound by a plurality of dummy bumps 22 of the upper chip 12.
청구항 1 또는 청구항 2에 있어서,
상기 가이드패턴(20)은 상부칩(12)의 저면 모서리 위치에 형성되는 단일 스터드범프(24)와, 하부칩(14)의 상면 모서리 위치에 형성되는 다수개의 더미범프(22)로 구성되고, 상부칩(12)의 단일 스터드범프(24)가 하부칩(14)의 다수개의 더미범프(22)에 의하여 둘러싸이며 결속되도록 한 것을 특징으로 하는 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지.
The method according to claim 1 or 2,
The guide pattern 20 is composed of a single stud bump 24 formed at the bottom edge position of the upper chip 12, a plurality of dummy bumps 22 formed at the top edge position of the lower chip 14, A semiconductor package having a misalignment prevention structure, characterized in that a single stud bump 24 of the upper chip 12 is surrounded and bound by a plurality of dummy bumps 22 of the lower chip 14.
기판(10)의 전도성패턴에 전도성범프에 의하여 도전 가능하게 연결되며 적층되는 반도체 칩(30)을 포함하는 반도체 패키지에 있어서,
상기 반도체 칩(30)의 저면과 기판(10)의 상면에 서로 결속되어 미스얼라인먼트 현상을 방지할 수 있는 가이드패턴(20)을 일체로 형성하여서 된 것을 특징으로 하는 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지.
In the semiconductor package comprising a semiconductor chip 30 that is conductively connected to the conductive pattern of the substrate 10 by a conductive bump and stacked thereon,
A semiconductor package having a misalignment prevention structure, characterized in that the guide pattern 20 is integrally formed on the bottom surface of the semiconductor chip 30 and the top surface of the substrate 10 to prevent misalignment. .
청구항 5에 있어서,
상기 가이드패턴(20)은 서로 대응되는 기판(10)과 반도체 칩(30)의 네개 모서리 위치에 모두 형성되거나, 네개 모서리중 세개 모서리 위치에 형성되거나, 네개 모서리중 대각방향의 두개 모서리 위치에 형성되는 것을 특징으로 하는 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지.
The method according to claim 5,
The guide pattern 20 is formed at all four corner positions of the substrate 10 and the semiconductor chip 30 corresponding to each other, formed at three corner positions of the four corners, or formed at two corner positions in the diagonal direction among the four corners. A semiconductor package having a misalignment prevention structure, characterized in that.
청구항 5 또는 청구항 6에 있어서,
상기 가이드패턴(20)은 반도체 칩(30)의 저면 모서리 위치에 형성되는 다수개의 더미범프(22)와, 기판(10)의 상면 모서리 위치에 형성되는 단일 스터드범프(24)로 구성되고, 기판(10)의 단일 스터드범프(24)가 반도체 칩(30)의 다수개의 더미범프(22)에 의하여 둘러싸이며 결속되도록 한 것을 특징으로 하는 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지.
The method according to claim 5 or 6,
The guide pattern 20 is composed of a plurality of dummy bumps 22 formed at the bottom edge position of the semiconductor chip 30 and a single stud bump 24 formed at the top edge position of the substrate 10. A semiconductor package having a misalignment prevention structure, characterized in that a single stud bump (24) of (10) is surrounded and bound by a plurality of dummy bumps (22) of a semiconductor chip (30).
청구항 5 또는 청구항 6에 있어서,
상기 가이드패턴(20)은 반도체 칩(30)의 저면 모서리 위치에 형성되는 단일 스터드범프(24)와, 기판(10)의 상면 모서리 위치에 형성되는 다수개의 더미범프(22)로 구성되고, 반도체 칩(30)의 단일 스터드범프(24)가 기판(10)의 다수개의 더미범프(22)에 의하여 둘러싸이며 결속되도록 한 것을 특징으로 하는 미스 얼라인먼트 방지 구조를 갖는 반도체 패키지.The method according to claim 5 or 6,
The guide pattern 20 includes a single stud bump 24 formed at the bottom edge position of the semiconductor chip 30 and a plurality of dummy bumps 22 formed at the top edge position of the substrate 10. A semiconductor package having a misalignment prevention structure, characterized in that a single stud bump (24) of the chip (30) is surrounded and bound by a plurality of dummy bumps (22) of the substrate (10).
KR1020100059407A 2010-06-23 2010-06-23 Semiconductor package for preventing misalignment KR20110139367A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100059407A KR20110139367A (en) 2010-06-23 2010-06-23 Semiconductor package for preventing misalignment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100059407A KR20110139367A (en) 2010-06-23 2010-06-23 Semiconductor package for preventing misalignment

Publications (1)

Publication Number Publication Date
KR20110139367A true KR20110139367A (en) 2011-12-29

Family

ID=45504865

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100059407A KR20110139367A (en) 2010-06-23 2010-06-23 Semiconductor package for preventing misalignment

Country Status (1)

Country Link
KR (1) KR20110139367A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9985008B2 (en) 2016-04-28 2018-05-29 Samsung Electronics Co., Ltd. Method of fabricating a semiconductor package
US10475749B2 (en) 2017-09-29 2019-11-12 Samsung Electronics Co., Ltd. Semiconductor package

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9985008B2 (en) 2016-04-28 2018-05-29 Samsung Electronics Co., Ltd. Method of fabricating a semiconductor package
US10475749B2 (en) 2017-09-29 2019-11-12 Samsung Electronics Co., Ltd. Semiconductor package

Similar Documents

Publication Publication Date Title
US6987314B1 (en) Stackable semiconductor package with solder on pads on which second semiconductor package is stacked
US7656031B2 (en) Stackable semiconductor package having metal pin within through hole of package
CN108022923B (en) Semiconductor package
US20080029884A1 (en) Multichip device and method for producing a multichip device
KR20130075251A (en) Semiconductor package having interposer comprising a plurality of segments
US9786588B2 (en) Circuit substrate and package structure
KR102511832B1 (en) Semiconductor package device
KR102497572B1 (en) Semiconductor package and method of forming the same
US11462479B2 (en) Semiconductor package
US7652361B1 (en) Land patterns for a semiconductor stacking structure and method therefor
KR102044092B1 (en) Semiconductor device including conductive bump interconnections
JP2008218882A (en) Semiconductor device
US10595412B2 (en) Semiconductor device, electronic device, method of manufacturing semiconductor device, and method of manufacturing electronic device
US20160141272A1 (en) Semiconductor device and method of manufacturing same
KR20110139367A (en) Semiconductor package for preventing misalignment
JP2006190834A (en) Semiconductor package and flexible circuit board
KR100808582B1 (en) Chip stack package
KR102387541B1 (en) Semiconductor chip, and flip chip package and wafer level package including the same
US7327583B2 (en) Routing power and ground vias in a substrate
KR20140038078A (en) Supporting device and method for manufacturing semiconductor package using the same
KR20120126365A (en) Unit package and stack package having the same
KR20090036948A (en) Bga package and method for fabricating of the same
KR20110130017A (en) Multi-chip package and method of manufacturing the same
US20150333041A1 (en) Semiconductor device and manufacturing method therefor
KR101259754B1 (en) Stack chip semiconductor package and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application