KR20110134866A - Multiplayer ceramic capacitor - Google Patents
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Abstract
Description
본 발명은 안정적으로 정전용량을 확보하면서 열충격에 의한 크랙 및 절연파괴를 방지할 수 있는 적층 세라믹 커패시터에 관한 것이다.
The present invention relates to a multilayer ceramic capacitor capable of stably securing capacitance and preventing cracks and dielectric breakdown due to thermal shock.
일반적으로 다층 세라믹 커패시터는 복수의 세라믹 유전체 시트와 이 복수의 세라믹 유전체 시트 사이에 삽입된 내부전극을 포함한다. 이러한 다층 세라믹 커패시터는 크기가 소형이면서도, 높은 정전 용량을 구현할 수 있고 기판 상에 용이하게 실장될 수 있어 다양한 전자장치의 용량성 부품으로 널리 사용되고 있다.In general, a multilayer ceramic capacitor includes a plurality of ceramic dielectric sheets and internal electrodes inserted between the plurality of ceramic dielectric sheets. Such multilayer ceramic capacitors are widely used as capacitive components of various electronic devices because of their small size, high capacitance, and easy mounting on a substrate.
최근 전자제품이 소형화되고 다기능화됨에 따라 칩 부품도 소형화 및 고기능화되는 추세이므로, 다층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다. 따라서, 근래에는 유전체층의 두께가 2um이하이면서 적층수가 500층 이상인 적층 세라믹 커패시터가 제조되고 있다.Recently, as electronic products are miniaturized and multifunctional, chip components are also miniaturized and highly functionalized, and thus, multilayer ceramic capacitors are required to have high capacity and large capacity. Therefore, in recent years, multilayer ceramic capacitors having a thickness of at least 2 μm and having a laminated number of at least 500 layers have been manufactured.
그런데, 이러한 세라믹 유전체층의 박막화와 고적층화로 내부전극층이 차지하는 부피의 비율이 증가하여 소성 및 리플로우 솔더 등에 의한 회로기판에의 실장 공정 등에서 가해지는 열충격에 의해 세라믹 적층체에 크랙(crack) 또는 절연파괴가 발생하는 문제가 있다.However, the thinning and high lamination of the ceramic dielectric layer increases the proportion of the volume occupied by the internal electrode layer, thereby causing cracks or insulation on the ceramic laminate due to thermal shock applied in a circuit board mounting process such as firing and reflow soldering. There is a problem that destruction occurs.
구체적으로, 크랙은 세라믹층과 내부전극층을 형성하는 재료의 열팽창 계수의 차이에 의한 응력이 세라믹 적층체에 작용하여 발생하는 것이며, 특히 적층 세라믹 커패시터의 상부 및 하부의 양쪽 가장자리에 많이 발생하게 된다.Specifically, cracks are caused by stresses caused by the difference in thermal expansion coefficients of the materials forming the ceramic layer and the internal electrode layer acting on the ceramic laminate, and are particularly generated at both edges of the upper and lower portions of the multilayer ceramic capacitor.
또한, 열변화에 따라서 유전체 최상부와 최하부에 응력이 발생되는데, 이때 전압이 인가되면 유전층의 절연파괴가 발생할 수 있다.
In addition, a stress is generated at the top and bottom of the dielectric material due to the thermal change, and when voltage is applied, dielectric breakdown of the dielectric layer may occur.
본 발명의 목적은, 정전용량을 안정적으로 확보하면서 열충격에 의한 세라믹 적층체의 크랙 및 절연파괴를 효과적으로 방지할 수 있는 적층 세라믹 커패시터를 제공하는 것이다.
An object of the present invention is to provide a multilayer ceramic capacitor that can effectively prevent cracks and dielectric breakdown of a ceramic laminate due to thermal shock while ensuring a stable capacitance.
본 발명의 제1 기술적인 측면에 따르면, 내부전극 및 유전체층이 교대로 적층된 유효층과, 상기 유효층의 상면 및 하면에 유전체층이 적층되어 형성된 보호층을 포함하며, 상기 유효층은 적층방향에 있어서 순서대로 외측부, 내측부, 및 외측부로 구성되며, 상기 외측부의 내부전극의 두께는 상기 내측부의 내부전극의 두께보다 얇게 형성되고, 상기 외측부의 내부전극의 두께는 상기 내측부의 내부전극의 두께의 0.7 내지 0.95배인 적층 세라믹 커패시터를 제안한다.According to the first technical aspect of the present invention, there is provided an effective layer in which internal electrodes and dielectric layers are alternately stacked, and a protective layer formed by stacking dielectric layers on top and bottom surfaces of the effective layer, wherein the effective layer is disposed in a stacking direction. The outer portion, the inner portion, and the outer portion in order, the thickness of the inner electrode of the outer portion is formed thinner than the thickness of the inner electrode of the inner portion, the thickness of the inner electrode of the outer portion is 0.7 of the thickness of the inner electrode of the inner portion We propose a multilayer ceramic capacitor that is from 0.95 times.
또한, 상기 외측부의 두께는 상기 보호층의 두께의 0.1 내지 0.5배인 적층 세라믹 커패시터를 제안한다.
In addition, the thickness of the outer portion proposes a multilayer ceramic capacitor of 0.1 to 0.5 times the thickness of the protective layer.
한편, 본 발명의 제2 기술적인 측면에 따르면, 내부전극 및 유전체층이 교대로 적층된 유효층과, 상기 유효층의 상면 및 하면에 유전체층이 적층되어 형성된 보호층을 포함하며,상기 유효층은 적층방향에 있어서 순서대로 외측부, 내측부, 및 외측부로 구성되고, 상기 외측부는 상기 내측부의 내부전극의 두께의 0.7 내지 0.95배의 두께를 갖는 복수의 내부전극을 포함하는 적층 세라믹 커패시터를 제안한다.On the other hand, according to the second technical aspect of the present invention, the internal electrode and the dielectric layer includes an effective layer alternately stacked, and a protective layer formed by laminating a dielectric layer on the upper and lower surfaces of the effective layer, the effective layer is laminated A multilayer ceramic capacitor including a plurality of internal electrodes having an outer portion, an inner portion, and an outer portion in order in a direction, wherein the outer portion has a thickness of 0.7 to 0.95 times the thickness of the inner electrode of the inner portion.
또한, 상기 복수의 내부전극을 포함하는 외측부의 두께는 상기 보호층의 두께의 0.1 내지 0.5배인 적층 세라믹 커패시터를 제안한다.
In addition, the thickness of the outer portion including the plurality of internal electrodes proposes a multilayer ceramic capacitor having a thickness of 0.1 to 0.5 times the thickness of the protective layer.
본 발명의 제3 기술적인 측면에 따르면, 내부전극 및 유전체층이 교대로 적층된 유효층과, 상기 유효층의 상면 및 하면에 유전체층이 적층되어 형성된 보호층을 포함하며, 상기 유효층은 적층방향에 있어서 순서대로 외측부, 내측부, 및 외측부로 구성되며, 상기 외측부는 상기 내측부의 내부전극의 두께의 0.7 내지 0.95배인 두께를 갖는 복수의 내부전극을 포함하고, 상기 복수의 내부전극을 포함하는 외측부의 두께는 상기 보호층의 두께의 0.1 내지 0.5배인 적층 세라믹 커패시터를 제안한다.
According to a third technical aspect of the present invention, there is provided an effective layer in which internal electrodes and dielectric layers are alternately stacked, and a protective layer formed by stacking dielectric layers on top and bottom surfaces of the effective layer, wherein the effective layer is disposed in a stacking direction. The outer portion is composed of an outer portion, an inner portion, and an outer portion in order, wherein the outer portion includes a plurality of inner electrodes having a thickness of 0.7 to 0.95 times the thickness of the inner electrode of the inner portion, and a thickness of the outer portion including the plurality of inner electrodes. Proposes a multilayer ceramic capacitor that is 0.1 to 0.5 times the thickness of the protective layer.
본 발명에 의한 적층 세라믹 커패시터는 유전체층과 내부전극이 교대로 적층된 유효층 상부 및 하부의 내부전극의 두께를 유효층 내부의 다른 내부전극에 비하여 얇게 형성함으로써 유효층 상부 및 하부에서 발생하기 쉬운 크랙 및 절연파괴 현상을 방지할 수 있다.In the multilayer ceramic capacitor according to the present invention, the thickness of the internal electrodes of the upper and lower effective layers in which the dielectric layers and the internal electrodes are alternately stacked is thinner than other internal electrodes in the effective layer, so that cracks are likely to occur in the upper and lower effective layers. And insulation breakdown can be prevented.
또한, 내부전극을 얇게 형성하는 유효층 내부의 두께를 조절함으로써 안정적으로 정전용량을 확보하면서 크랙 및 절연파괴 현상을 효과적으로 방지할 수 있다.
In addition, by controlling the thickness of the inside of the effective layer to form a thinner internal electrode, it is possible to effectively prevent cracks and breakdown while ensuring a stable capacitance.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도,
도 2는 도 1의 A-A'를 따라 절단한 단면도,
도 3은 도 1의 B-B'를 따라 절단한 단면도이다.1 is a perspective view of a multilayer ceramic capacitor according to an embodiment of the present invention;
FIG. 2 is a cross-sectional view taken along line AA ′ of FIG. 1;
3 is a cross-sectional view taken along line BB ′ of FIG. 1.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.DETAILED DESCRIPTION The following detailed description of the invention refers to the accompanying drawings that show, by way of illustration, specific embodiments in which the invention may be practiced. These embodiments are described in sufficient detail to enable those skilled in the art to practice the invention. It should be understood that the various embodiments of the present invention are different but need not be mutually exclusive. For example, certain features, structures, and characteristics described herein may be implemented in other embodiments without departing from the spirit and scope of the invention in connection with an embodiment. It is also to be understood that the position or arrangement of the individual components within each disclosed embodiment may be varied without departing from the spirit and scope of the invention. The following detailed description, therefore, is not to be taken in a limiting sense, and the scope of the present invention, if properly described, is defined only by the appended claims, along with the full range of equivalents to which such claims are entitled. Like reference numerals in the drawings refer to the same or similar functions throughout the several aspects.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도이다.1 is a perspective view of a multilayer ceramic capacitor according to an exemplary embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는, 커패시터 본체(1) 및 외부전극(2)을 포함할 수 있다.Referring to FIG. 1, a multilayer ceramic capacitor according to an exemplary embodiment of the present invention may include a
상기 커패시터 본체(1)는 그 내부에 복수의 유전체층이 적층되고, 상기 복수의 유전체층 사이에 내부전극이 삽입될 수 있다. 이때, 유전체층은 티탄산바륨(Ba2TiO3)를 이용하여 형성될 수 있으며, 내부전극은 니켈(Ni), 텅스텐(W), 또는 코발트(Co) 등을 이용하여 형성될 수 있다.In the
상기 외부전극(2)은 상기 커패시터 본체(1)의 양측면에 형성될 수 있다. 상기 외부전극(2)은 상기 커패시터 본체(1)의 외표면에 노출된 내부전극과 전기적으로 연결되도록 형성됨으로써 외부단자 역할을 할 수 있다. 이때, 상기 외부전극(2)은 구리(Cu) 등을 이용하여 형성될 수 있다.
The
도 2는 도 1의 A-A'를 따라 절단한 단면도이고, 도 3은 도 1의 B-B'를 따라 절단한 단면도이다.2 is a cross-sectional view taken along line AA ′ of FIG. 1, and FIG. 3 is a cross-sectional view taken along line B-B ′ of FIG. 1.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 내부에 유전체층(6)과 내부전극(4)이 교대로 적층된 유효층(20)을 포함할 수 있다. 또한, 상기 유효층(20)의 상면 및 하면에는 유전체층이 적층되어 형성된 보호층(10)을 포함할 수 있다.2 and 3, a multilayer ceramic capacitor according to an exemplary embodiment of the present invention may include an
상기 유효층(20)은 그 적층방향에 있어서 순서대로 외측부(24), 내측부(22), 및 외측부(24)로 구성된다.The
상기 보호층(10)은 상기 유효층(20)의 상면 및 하면에 복수의 유전체층이 연속으로 적층되어 형성됨으로써 상기 유효층(20)을 외부의 충격 등으로부터 보호할 수 있다.The
상기 유효층(20)의 내부전극(4)이 니켈(Ni)로 형성된 경우 그 열팽창 계수는 약 13×10-6/℃이며, 세라믹으로 형성된 유전체층(6)의 열팽창 계수는 약 8×10-6/℃가 된다. 이러한, 유전체층(6)과 내부전극(4)간의 열팽창 계수의 차이로 인하여 소성 및 리플로우 솔더 등에 의한 회로기판에의 실장 공정 등에서 열충격이 가해지는 경우 유전체층(6)에는 응력이 가해지게 된다. 따라서, 열충격시 응력에 의하여 유전체층(6)에 크랙이 발생하거나, 응력이 가해진 상태에서 전압이 인가되는 경우 절연파괴 현상이 발생할 수 있다. 특히, 상기 유효층(20)의 상부 및 하부, 즉 외측부(24)에서 이러한 크랙 및 절연파괴 현상이 발생할 가능성이 높다.When the
따라서, 도 2 및 도 3에 도시된 바와 같이 본 발명의 일 실시예에 따른 적층 세라믹 커패시터에서는 유효층(20)에서 외측부(24)의 내부전극의 두께(t1)를 내측부(22)의 내부전극의 두께(t2)보다 얇게 형성함으로써 이러한 크랙 및 절연파괴 현상을 방지할 수 있다.Therefore, in the multilayer ceramic capacitor according to the exemplary embodiment of the present invention, as illustrated in FIGS. 2 and 3, the thickness t 1 of the inner electrode of the
한편, 내부전극(4)의 두께를 얇게 형성하는 경우 내부전극(4)에 기공이 포함될 가능성이 높아 적층 세라믹 커패시터의 정전용량이 감소할 수 있다. 따라서, 내측부(22)의 내부전극의 두께(t2)의 두께에 비하여 외측부(24)의 내부전극의 두께(t1)를 얇게 형성할수록 적층 세라믹 커패시터의 정전용량은 감소하게 된다. 또한, 내부전극(4)의 두께를 얇게 형성하는 외측부(24)의 전체 두께가 두꺼워질수록 적층 세라믹 커패시터의 정전용량은 감소하게 된다.On the other hand, when the thickness of the
안정적으로 정전용량을 확보하면서 열충격에 의한 크랙 및 절연파괴 현상도 방지하는 것이 중요하므로 외측부(24)의 내부전극의 두께(t1)를 내측부(22)의 내부전극의 두께(t2)에 비해 얼마나 얇게 형성할 것인지, 또한 외측부(24)의 전체 두께를 보호층(10)의 두께에 비하여 얼마의 비율로 형성할 것인지에 대하여 실험을 통하여 적절한 수치를 설정할 수 있다.
It is important to stably secure the capacitance and prevent cracks and dielectric breakdown due to thermal shock, so that the thickness t 1 of the inner electrode of the
실시예
Example
(uF)Capacitance
(uF)
크랙 발생 개수Thermal shock test
Number of cracks
표 1은 적층 세라믹 커패시터의 내부전극의 두께에 대한 비율(t1/t2)을 변화시켜가면서 열충격에 대한 크랙 및 정전용량에 대하여 실험을 한 결과를 나타낸 표이다. 이때, 보호층에 대한 외측부의 두께 비율(Y/X, 이때 X는 적층방향에 있어서 보호층(10)의 두께이고, Y는 적층방향에 있어서 외측부(24)의 두께이다.)은 0.3으로 일정하게 구현하였다.Table 1 shows the results of experiments on cracks and capacitances against thermal shock while varying the ratio (t 1 / t 2 ) to the thickness of the internal electrode of the multilayer ceramic capacitor. At this time, the thickness ratio of the outer portion to the protective layer (Y / X, where X is the thickness of the
내부전극(4)을 형성하기 위한 도전성 페이스트로써 니켈(Ni)분말은 입자크기가 0.1~0.2um인 것을 사용하였으며, 니켈분말의 함량은 40~50%로 제작하였다. 이렇게 형성된 적층 세라믹 커패시터의 외측부(24)의 내부전극의 두께(t1)는 약 0.5~0.9um로, 내측부(22)의 내부전극의 두께(t2)는 약 0.7~0.8um로 구현되었다. 또한, 열충격 시험은 320℃의 납조에 2초동안 침지시키는 방식으로 이루어졌다.As a conductive paste for forming the
표 1을 참조하면, 내부전극의 두께에 대한 비율(t1/t2)이 0.95 이하인 지점부터 크랙이 발생하는 수가 줄어들었고, 0.70 미만에서는 정전용량이 감소하는 것을 확인할 수 있다. Referring to Table 1, it can be seen that the number of cracks has decreased since the ratio (t 1 / t 2 ) to the thickness of the internal electrode is 0.95 or less, and the capacitance decreases below 0.70.
따라서, 안정적으로 정전용량을 확보하면서 동시에 크랙의 발생을 방지하기 위해선 내부전극의 두께에 대한 비율(t1/t2)을 0.70 내지 0.95로 하는 것이 적절함을 알 수 있다.
Therefore, it can be seen that it is appropriate to set the ratio (t 1 / t 2 ) to the thickness of the internal electrode to 0.70 to 0.95 in order to stably secure the capacitance and prevent the occurrence of cracks.
실시예
Example
(uF)Capacitance
(uF)
크랙 발생 개수Thermal shock test
Number of cracks
표 2는 적층 세라믹 커패시터의 외측부의 두께 비율(Y/X, 이때 X는 적층방향에 있어서 보호층(10)의 두께이고, Y는 적층방향에 있어서 외측부(24)의 두께이다.)을 변화시켜가면서 열충격에 대한 크랙 및 정전용량에 대하여 실험을 한 결과를 나타낸 표이다. 이때, 내부전극의 두께에 대한 비율(t1/t2)은 0.95로 일정하게 구현하였다.Table 2 shows the thickness ratio of the outer portion of the multilayer ceramic capacitor (Y / X, where X is the thickness of the
내부전극(4)을 형성하기 위한 도전성 페이스트로써 니켈(Ni)분말은 입자크기가 0.1~0.2um인 것을 사용하였으며, 니켈분말의 함량은 40~50%로 제작하였다. 이렇게 형성된 적층 세라믹 커패시터의 외측부(24)의 내부전극의 두께(t1)는 약 0.5~0.9um로, 내측부(22)의 내부전극의 두께(t2)는 약 0.7~0.8um로 구현되었다. 또한, 열충격 시험은 320℃의 납조에 2초동안 침지시키는 방식으로 이루어졌다.As a conductive paste for forming the
표 2를 참조하면, 보호층에 대한 외측부의 두께 비율(Y/X)이 0.1 미만인 경우 크랙 발생 개수가 늘어나고 절연파괴 전압이 낮아지며, 0.5 초과인 경우 정전용량이 감소하는 것을 확인할 수 있다.Referring to Table 2, when the thickness ratio (Y / X) of the outer portion to the protective layer is less than 0.1, it can be seen that the number of cracks is increased and the insulation breakdown voltage is lowered.
따라서, 안정적으로 정전용량을 확보하면서 동시에 크랙을 방지하기 위해선 보호층에 대한 외측부의 두께 비율(Y/X)를 0.1 내지 0.5로 하는 것이 적절함을 알 수 있다.
Therefore, it can be seen that it is appropriate to set the thickness ratio (Y / X) of the outer part to the protective layer to 0.1 to 0.5 in order to stably secure the capacitance and to prevent cracking.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.Although the present invention has been described by specific embodiments such as specific components and the like, but the embodiments and the drawings are provided to assist in a more general understanding of the present invention, the present invention is not limited to the above embodiments. For those skilled in the art, various modifications and variations can be made from these descriptions.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.Accordingly, the spirit of the present invention should not be limited to the above-described embodiments, and all of the equivalents or equivalents of the claims, as well as the appended claims, fall within the scope of the spirit of the present invention. I will say.
1: 커패시터 본체 2: 외부전극
4: 내부전극 6: 유전체층
10: 보호층 20: 유효층
22: 내측부 24: 외측부1: capacitor body 2: external electrode
4: internal electrode 6: dielectric layer
10: protective layer 20: effective layer
22: inner part 24: outer part
Claims (5)
상기 유효층의 상면 및 하면에 유전체층이 적층되어 형성된 보호층; 을 포함하며,
상기 유효층은 적층방향에 있어서 순서대로 외측부, 내측부, 및 외측부로 구성되며, 상기 외측부의 내부전극의 두께는 상기 내측부의 내부전극의 두께보다 얇게 형성되고,
상기 외측부의 내부전극의 두께는 상기 내측부의 내부전극의 두께의 0.7 내지 0.95배인 적층 세라믹 커패시터.
An effective layer in which internal electrodes and dielectric layers are alternately stacked; And
A protective layer formed by stacking a dielectric layer on top and bottom surfaces of the effective layer; Including;
The effective layer is composed of an outer portion, an inner portion, and an outer portion in order in the stacking direction, and the thickness of the inner electrode of the outer portion is thinner than that of the inner electrode of the inner portion.
The thickness of the inner electrode of the outer portion is a multilayer ceramic capacitor of 0.7 to 0.95 times the thickness of the inner electrode of the inner portion.
상기 외측부의 두께는 상기 보호층의 두께의 0.1 내지 0.5배인 적층 세라믹 커패시터.
The method of claim 1,
The thickness of the outer portion is a multilayer ceramic capacitor of 0.1 to 0.5 times the thickness of the protective layer.
상기 유효층의 상면 및 하면에 유전체층이 적층되어 형성된 보호층; 을 포함하며,
상기 유효층은 적층방향에 있어서 순서대로 외측부, 내측부, 및 외측부로 구성되고,
상기 외측부는 상기 내측부의 내부전극의 두께의 0.7 내지 0.95배의 두께를 갖는 복수의 내부전극을 포함하는 적층 세라믹 커패시터.
An effective layer in which internal electrodes and dielectric layers are alternately stacked; And
A protective layer formed by stacking a dielectric layer on top and bottom surfaces of the effective layer; Including;
The effective layer is composed of an outer side, an inner side, and an outer side in order in the stacking direction,
And the outer portion includes a plurality of inner electrodes having a thickness of 0.7 to 0.95 times the thickness of the inner electrode of the inner portion.
상기 복수의 내부전극을 포함하는 외측부의 두께는 상기 보호층의 두께의 0.1 내지 0.5배인 적층 세라믹 커패시터.
The method of claim 3,
The thickness of the outer portion including the plurality of internal electrodes is 0.1 to 0.5 times the thickness of the protective layer multilayer ceramic capacitor.
상기 유효층의 상면 및 하면에 유전체층이 적층되어 형성된 보호층;
을 포함하며,
상기 유효층은 적층방향에 있어서 순서대로 외측부, 내측부, 및 외측부로 구성되며, 상기 외측부는 상기 내측부의 내부전극의 두께의 0.7 내지 0.95배인 두께를 갖는 복수의 내부전극을 포함하고, 상기 복수의 내부전극을 포함하는 외측부의 두께는 상기 보호층의 두께의 0.1 내지 0.5배인 적층 세라믹 커패시터.An effective layer in which internal electrodes and dielectric layers are alternately stacked; And
A protective layer formed by stacking a dielectric layer on top and bottom surfaces of the effective layer;
Including;
The effective layer includes an outer portion, an inner portion, and an outer portion in order in the stacking direction, and the outer portion includes a plurality of inner electrodes having a thickness of 0.7 to 0.95 times the thickness of the inner electrode of the inner portion. The thickness of the outer portion including the electrode is a multilayer ceramic capacitor of 0.1 to 0.5 times the thickness of the protective layer.
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2011
- 2011-11-29 KR KR1020110125622A patent/KR20110134866A/en not_active Application Discontinuation
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