KR20110133221A - 디멀티플렉서 - Google Patents

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Abstract

디멀티플렉서는 입력 신호와 제1 클록 신호를 기초로 제1 Non-Return-to-Zero(NRZ) 출력 신호를 생성하는 제1 NRZ 디 플립플롭 및 상기 입력 신호와 제2 클록 신호를 기초로 제2 NRZ 출력 신호를 생성하는 제2 NRZ 디 플립플롭을 포함한다. 상기 제1 클록 신호의 주파수는 상기 입력 신호의 주파수의 절반에 상응하고 상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응한다. 상기 제1 NRZ 디 플립플롭과 상기 제2 NRZ 디 플립플롭 각각은 상기 입력 신호에 상응하는 출력 신호를 생성하고 해당 디 플립플롭에 입력된 클록 신호를 기초로 상기 생성된 출력 신호를 샘플링하여 Return-to-Zero(RZ) 출력 신호를 생성하는 RZ 디 플립플롭 및 상기 RZ 출력 신호를 입력받아 NRZ 출력 신호를 생성하는 SR 래치를 포함한다.

Description

디멀티플렉서{DEMULTIPLEXER}
개시된 기술은 디멀티플렉서에 관한 것으로, 특히 부성 미분 저항 특성을 가지는 소자를 이용한 디멀티플렉서에 관한 것이다.
멀티플렉서는 복수의 입력 신호 멀티플렉싱하여 하나의 출력 신호를 출력하는 디바이스이고 디멀티플렉서는 하나의 입력 신호를 복수의 출력 신호로 디멀티플렉싱하는 디바이스이다.
통신 시스템과 같은 데이터 처리 시스템에서는 멀티플렉싱 또는 디멀티플렉싱 연산이 빠를수록 더 많은 데이터를 처리할 수 있다. 따라서, 데이터 처리량을 증가시키고 처리 속도를 향상시키기 위해서는 멀티플렉싱 또는 디멀티플렉싱 연산속도를 향상시켜야 한다.
실시예들 중에서, 디멀티플렉서는 입력 신호와 제1 클록 신호를 기초로 제1 Non-Return-to-Zero(NRZ) 출력 신호를 생성하는 제1 NRZ 디 플립플롭 및 상기 입력 신호와 제2 클록 신호를 기초로 제2 NRZ 출력 신호를 생성하는 제2 NRZ 디 플립플롭을 포함한다. 상기 제1 클록 신호의 주파수는 상기 입력 신호의 주파수의 절반에 상응하고 상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응한다. 상기 제1 NRZ 디 플립플롭과 상기 제2 NRZ 디 플립플롭 각각은 상기 입력 신호에 상응하는 출력 신호를 생성하고 해당 디 플립플롭에 입력된 클록 신호를 기초로 상기 생성된 출력 신호를 샘플링하여 Return-to-Zero(RZ) 출력 신호를 생성하는 RZ 디 플립플롭 및 상기 RZ 출력 신호를 입력받아 NRZ 출력 신호를 생성하는 SR 래치를 포함한다.
실시예들 중에서, 디멀티플렉서는 입력 신호와 제1 클록 신호를 기초로 제1 Non-Return-to-Zero(NRZ) 출력 신호를 생성하는 제1 NRZ 디 플립플롭 및 상기 입력 신호와 제2 클록 신호를 기초로 제2 NRZ 출력 신호를 생성하는 제2 NRZ 디 플립플롭을 포함한다. 상기 제1 클록 신호의 주파수는 상기 입력 신호의 주파수의 절반에 상응하고 상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응한다. 상기 제1 NRZ 디 플립플롭과 상기 제2 NRZ 디 플립플롭 각각은 상기 입력 신호에 상응하는 출력 신호를 생성하고 해당 디 플립플롭에 입력된 클록 신호를 기초로 상기 생성된 출력 신호를 샘플링하여 Return-to-Zero(RZ) 출력 신호를 생성하는 RZ 디 플립플롭, 상기 RZ 디 플립플롭으로부터 RZ 출력 신호를 입력받아 상기 RZ 출력 신호와 동일한 위상의 RZ 출력 신호를 생성하고 연결된 부하에 관계없이 일정한 전압 이득을 유지하는 이미터 폴로워 및 상기 이미터 폴로워로부터 RZ 출력 신호를 입력받아 NRZ 출력 신호를 생성하는 SR 래치를 포함한다.
실시예들 중에서, 디멀티플렉서는 입력 신호와 멀티페이즈 클록(multiphase clock) 신호를 기초로 상기 입력 신호를 복수의 출력 신호들로 디멀티플렉싱한다. 상기 디멀티플렉서는 상기 멀티페이즈 클록 신호 중 특정 페이즈의 클록 신호와 상기 입력 신호를 기초로 Non-Return-to-Zero(NRZ) 출력 신호를 생성하는 복수의 NRZ 디 플립플롭들을 포함하고 상기 클록 신호의 주파수는 상기 입력 신호의 주파수의 절반에 상응한다. 상기 복수의 NRZ 디 플립플롭들 각각은 상기 입력 신호에 상응하는 출력 신호를 생성하고 해당 디 플립플롭에 입력된 클록 신호를 기초로 상기 생성된 출력 신호를 샘플링하여 Return-to-Zero(RZ) 출력 신호를 생성하는 RZ 디 플립플롭 및 상기 RZ 출력 신호를 입력받아 NRZ 출력 신호를 생성하는 SR 래치를 포함한다.
도 1은 RTD의 DC I-V 커브를 나타내는 도면이다.
도 2는 개시된 기술의 일 실시예에 따른 디멀티플렉서를 설명하기 위한 도면이다.
도 3은 도 2의 RZ 디 플립플롭을 설명하기 위한 도면이다.
도 4는 도 2의 SR 래치를 설명하기 위한 도면이다.
도 5는 도 4의 SR 래치에서 출력 노드의 전압과 RTD 및 트랜지스터에 흐르는 전류의 부하 그림(Load Diagram)을 나타내는 도면이다.
도 6은 도 4의 SR 래치의 동작을 설명하기 위한 타이밍(timing)도이다.
도 7은 도 3의 RZ 디 플립플롭과 도 4의 SR 래치가 연결된 것을 나타내는 도면이다.
도 8은 개시된 기술의 다른 일 실시예에 따른 디멀티플렉서를 설명하기 위한 도면이다.
도 9는 개시된 기술의 일 실시예에 따른 이미터 폴로워를 설명하기 위한 도면이다.
도 10은 개시된 기술의 또 다른 일 실시예에 따른 디멀티플렉서를 설명하기 위한 도면이다.
개시된 기술에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 개시된 기술의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 개시된 기술의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
“제1”, “제2” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
“및/또는”의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, “제1 항목, 제2 항목 및/또는 제3 항목”의 의미는 제1, 제2 또는 제3 항목뿐만 아니라 제1, 제2 또는 제3 항목들 중 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c, ...)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
개시된 기술은 BJT, HBT 및 FET를 비롯한 모든 3단자 트랜지스터와 부성 미분 저항 특성을 갖는 모든 다이오드에 적용될 수 있다. 이하에서는 BJT와 상온에서도 낮은 peak 전압과 높은 PVCR(Peak-to-Valley Current Ratio)을 가지는 InP 기반의 RTD(Resonant Tunneling Diode)를 기준으로 설명한다.
도 1은 RTD의 DC I-V 커브를 나타내는 도면이다.
도 1에서, RTD(Resonant Tunneling Diode)는 저전압에서 부성 미분 저항(NDR, Negative Differential Resistance) 특성을 가지는 다이오드이다. RTD는 0V를 기준으로 RTD에 인가되는 전압이 증가함에 따라 전류도 증가한다. 그러나 RTD에 인가되는 전압이 피크 전압(Vp) 이상으로 증가하는 경우에는 전류가 감소한다. 즉, RTD는 부성 저항의 특성을 가진다.
RTD의 DC I-V 커브는 원점을 기준으로 대칭적인 형태로 표현된다. 원점을 기준으로 오른쪽은 RTD에 양의 전압을 가하는 경우의 DC I-V 커브를 나타내며, 원점을 기준으로 왼쪽은 RTD에 음의 전압을 가하는 경우의 DC I-V 커브를 나타낸다. RTD는 양의 전압을 가하는 경우와 음의 전압을 가하는 경우에 대하여 각각 부성 미분 저항(NDR) 영역이 존재하며 부성 미분 저항 영역 이전에 각각 피크 전류가 나타나는 피크 전압(Vp) 지점(101, 102)이 존재한다. 또한, RTD는 부성 미분 저항 영역 이후에 각각 밸리 전류(valley current)가 나타나는 밸리 전압 지점(103, 104)이 존재한다.
도 2는 개시된 기술의 일 실시예에 따른 디멀티플렉서를 설명하기 위한 도면이다.
도 2를 참조하면, 디멀티플렉서(200)는 NRZ(Non-Return-to-Zero) 디 플립플롭(210)을 포함하고, NRZ 디 플립플롭(210)은 RZ(Return-to-Zero) 디 플립플롭(220)과 SR(Set/Reset) 래치(230)를 포함한다.
디멀티플렉서(200)는 수신된 입력 신호와 클록 신호를 기초로 입력 신호를 디멀티플렉싱하여 2개의 출력 신호를 생성한다. 디멀티플렉서(200)는 제1 NRZ 출력 신호를 생성하는 제1 NRZ 디 플립플롭(210a)과 제2 NRZ 출력 신호를 생성하는 제2 NRZ 디 플립플롭(210b)을 포함할 수 있다. 디멀티플렉서(200)에 수신된 클록 신호의 주파수는 입력 신호의 주파수의 절반에 상응할 수 있다.
제1 NRZ 디 플립플롭(210a)은 입력 신호와 제1 클록 신호를 기초로 제1 NRZ 출력 신호를 생성하고, 제2 NRZ 디 플립플롭(210b)은 입력 신호와 제2 클록 신호를 기초로 제2 NRZ 출력 신호를 생성한다. 제1 클록 신호는 디멀티플렉서(200)에 수신된 클록 신호에 상응하며, 제2 클록 신호는 제1 클록 신호의 반전 신호에 상응한다.
제1 NRZ 디 플립플롭(210a)과 제2 NRZ 디 플립플롭(210b) 각각은 RZ 디플립플롭(220)과 SR 래치(230)를 포함한다. RZ 디 플립플롭(220)은 입력 신호에 상응하는 출력 신호를 생성하고 생성된 출력 신호를 해당 디 플립플롭에 입력된 클록 신호를 기초로 샘플링하여 RZ 출력 신호를 생성한다. SR 래치(230)는 RZ 디 플립플롭(220)으로부터 RZ 출력 신호를 입력받아 NRZ 출력 신호를 생성한다.
도 3은 도 2의 RZ 디 플립플롭을 설명하기 위한 도면이다.
도 3을 참조하면, RZ 디 플립플롭(220)은 입출력부(310)와 RTD 네트워크부(320)를 포함한다. 일 실시예에서, RZ 디 플립플롭(220)은 제1 DC 바이어스부(330)를 더 포함할 수 있다.
입출력부(310)는 출력 신호를 생성하는 출력 노드(350)와 입력 신호에 따라 출력 노드(350)에 흐르는 전류를 제어하는 제1 트랜지스터부(340)를 포함한다. 제1 트랜지스터부(340)는 입력 신호를 기초로 출력 노드(350)의 전류를 RTD 네트워크부(320)에 보내거나 또는 출력 노드(350)의 전류를 제1 DC 바이어스부(330)에 보낸다.
일 실시예에서, 제1 트랜지스터부(340)는 제1 입력 신호를 입력받는 제1 트랜지스터(342) 및 제2 입력 신호를 입력받는 제2 트랜지스터(344)를 포함하고, 제1 트랜지스터(342)와 제2 트랜지스터(344) 각각은 제1 DC 바이어스부(330)와 직렬로 연결되어 CML(Current Mode Logic)을 형성할 수 있다. 일 실시예에서, 제1 입력 신호는 디멀티플렉서(200)에 수신된 입력 신호에 상응하며, 제2 입력 신호는 제1 입력 신호의 반전 신호에 상응할 수 있다.
일 실시예에서, 출력 노드(350)는 제1 출력 노드(352)와 제2 출력 노드(354)를 포함하고, 제1 출력 노드(352)는 제1 트랜지스터(342)의 일단에 위치할 수 있으며, 제2 출력 노드(354)는 제2 트랜지스터(344)의 일단에 위치할 수 있다. 예를 들어, 제1 출력 노드(352)는 제1 트랜지스터(342)의 콜렉터에 위치할 수 있고, 제2 출력 노드(354)는 제2 트랜지스터(344)의 콜렉터에 위치할 수 있다.
RTD 네트워크부(320)는 해당 디 플립플롭에 입력된 클록 신호를 기초로 클록 신호의 제1 에지에서 출력 노드(350)의 출력 신호에 대하여 샘플링 연산을 수행한다. 일 실시예에서, RTD 네트워크부(320)는 클록 신호를 입력받는 제1 RTD(322), 전원 또는 그라운드에 연결된 제2 RTD(324) 및 제1 RTD(322)와 제2 RTD(324) 사이에 있는 제1 RTD 노드(323)를 포함하는 제1 MOBILE(MOnostable BIstable transition Logic Element)부 및 클록 신호를 입력받는 제3 RTD(326), 전원 또는 그라운드에 연결된 제4 RTD(328) 및 제3 RTD(326)와 제4 RTD(328) 사이에 있는 제2 RTD 노드(327)를 포함하는 제2 MOBILE부를 포함한다. 일 실시예에서, 제1 MOBILE부와 제2 MOBILE부는 병렬로 연결될 수 있고, 제1 RTD 노드(323)는 제1 출력 노드(352)와 연결되며 제2 RTD 노드(327)는 제2 출력 노드(354)와 연결될 수 있다.
제1 DC 바이어스부(330)는 RZ 디 플립플롭(220)의 DC 전압을 낮춘다. 일 실시예에서, 제1 DC 바이어스부(330)는 연결된 부하에 관계없이 입력단의 전류를 미러링하여 일정한 출력 전류를 유지하는 전류 미러(current mirror)에 상응할 수 있다. 일 실시예에서, 전류 미러는 제3 트랜지스터(332)와 부하(334) 및 제4 트랜지스터(336)를 포함할 수 있다. 일 실시예에서, 제3 트랜지스터(332)는 다이오드 커넥티드(diode connected) 트랜지스터에 상응할 수 있고, 제3 트랜지스터(332)의 베이스와 제4 트랜지스터(336)의 베이스는 연결될 수 있다. 부하(334)는 전류 미러의 입력단에 연결될 수 있고, 전류 미러는 입력단의 전류를 기초로 해당 전류에 상응하는 출력 전류를 출력단을 통해 출력할 수 있다. 일 실시예에서, 입력단은 제3 트랜지스터(332)의 콜렉터에 상응할 수 있고 출력단은 제4 트랜지스터(336)의 콜렉터에 상응할 수 있다.
도 4는 도 2의 SR 래치를 설명하기 위한 도면이다.
도 4를 참조하면, SR 래치(230)는 RZ 출력 신호를 입력받는 제2 트랜지스터부(410), 제2 트랜지스터부(410)와 직렬로 연결된 제1 RTD부(420) 및 제2 트랜지스터부(410)와 제1 RTD부(420) 사이에서 NRZ 출력 신호를 생성하는 출력 노드(430)를 포함한다. 일 실시예에서, SR 래치(230)는 제2 트랜지스터부(410)와 직렬로 연결된 제2 DC 바이어스부(440)를 더 포함할 수 있다. 제2 DC 바이어스부(440)는 제1 SR 래치(400)의 DC 전압을 낮춘다.
SR 래치(400)는 RZ 출력 신호를 입력받아 NRZ 출력 신호를 생성한다. 제2 트랜지스터부(410)는 제3 트랜지스터(412)와 제4 트랜지스터(414)를 포함하고, 제1 RTD부(420)는 제5 RTD(422)와 제6 RTD(424)를 포함한다. 제5 RTD(422)와 제3 트랜지스터(412)는 직렬로 연결되고 제6 RTD(424)와 제4 트랜지스터(414)는 직렬로 연결된다. 제3 출력 노드(432)는 제5 RTD(422)와 제3 트랜지스터(412) 사이에서 NRZ 출력 신호를 생성하고 제4 출력 노드(434)는 제6 RTD(424)와 제4 트랜지스터(414) 사이에서 NRZ 출력 신호를 생성한다.
제3 트랜지스터(412)와 제4 트랜지스터(414)는 제2 DC 바이어스부(440)와 각각 직렬로 연결된다. 일 실시예에서, 제2 DC 바이어스부(440)의 전류값(IEE)을 2로 나눈 값(IEE/2)이 제5 RTD(422) 및 제6 RTD(424)의 밸리(Valley) 전류보다 작고, 제5 RTD(422) 및 제6 RTD(424)의 피크 전류(Ip)보다 크게 제2 DC 바이어스부(440)의 전류값(IEE)이 설정될 수 있다.
도 5는 도 4의 SR 래치에서 출력 노드의 전압과 RTD 및 트랜지스터에 흐르는 전류의 부하 그림(Load Diagram)을 나타내는 도면이다.
도 5를 참조하면, 도 5a는 제5 RTD(422)와 제3 트랜지스터(412) 사이의 제3 출력 노드(432)에서 생성된 출력 신호(또는, 전압)와 제5 RTD(422) 및 제3 트랜지스터(412)에 흐르는 전류(ISET)의 부하 그림을 나타내는 도면이고, 도 5b는 제6 RTD(424)와 제4 트랜지스터(414) 사이의 제4 출력 노드(434)에서 생성된 출력 신호(또는, 전압)와 제6 RTD(424) 및 제4 트랜지스터(414)에 흐르는 전류(IRESET)의 부하 그림을 나타내는 도면이다.
SR 래치(230)의 제3 트랜지스터(412)에 입력되는 제1 입력 신호(SET)와 제4 트랜지스터(414)에 입력되는 제2 입력 신호(RESET)는 RZ 신호이며, 제1 입력 신호(SET)와 제2 입력 신호(RESET)는 (SET, RESET) = {(LOW, LOW), (LOW, HIGH), (HIGH, LOW)} 3가지 중 하나의 상태를 가진다. 제2 트랜지스터부(410)는 제2 DC 바이어스부(440)와 직렬로 연결되어 CML을 형성하므로, 제3 트랜지스터(412)에 흐르는 전류(ISET)와 제4 트랜지스터(414)에 흐르는 전류(IRESET)의 합은 제2 DC 바이어스부(440)의 전류값(IEE)과 동일해야 한다. 표 1은 제1 입력 신호(SET)와 제2 입력 신호(RESET)의 상태에 따른 ISET와 IRESET의 값을 정리한 표이다.
Figure pat00001
표 1을 참조하면, (SET, RESET) = (HIGH, LOW)일 경우에는 ISET = IEE, IRESET = 0이다. 따라서, 도 5a 및 도 5b를 참조하면, (SET, RESET) = (HIGH, LOW)일 경우에는 '1'의 상태에 상응하므로, 제3 출력 노드(432)의 출력 신호(또는, 전압)(/Output)는 Logic '0'(또는, LOW)에 상응할 수 있고, 제4 출력 노드(434)의 출력 신호(또는, 전압)(Output)는 Logic '1'(또는, HIGH)에 상응할 수 있다.
(SET, RESET) = (LOW, LOW)로 상태가 변경되는 경우에는 ISET = IRESET = IEE/2이다. 따라서, 도 5a 및 도 5b를 참조하면, (SET, RESET) = (LOW, LOW)로 상태가 변경되는 경우에는 '2'의 상태로 상태가 변경되므로 제3 출력 노드(432)의 출력 신호(또는, 전압)(/Output)와 제4 출력 노드(434)의 출력 신호(또는, 전압)(Output)는 이전의 상태를 유지한다. 즉, 제3 출력 노드(432)의 출력 신호(또는, 전압)(/Output)와 제4 출력 노드(434)의 출력 신호(또는, 전압)(Output)가 제로로 복귀하지 않는다.
(SET, RESET) = (LOW, HIGH)로 상태가 변경되는 경우에는 ISET = 0, IRESET = IEE이다. 따라서, 도 5a 및 도 5b를 참조하면, (SET, RESET) = (LOW, HIGH)로 상태가 변경되는 경우에는 '3'의 상태로 상태가 변경되므로 제3 출력 노드(432)의 출력 신호(또는, 전압)(/Output)는 Logic '1'(또는, HIGH)에 상응할 수 있고, 제4 출력 노드(434)의 출력 신호(또는, 전압)(Output)는 Logic '0'(또는, LOW)에 상응할 수 있다.
도 6은 도 4의 SR 래치의 동작을 설명하기 위한 타이밍(timing)도이다.
도 6을 참조하면, SR 래치(230)에 RZ 형태의 제1 입력 신호(SET =1011)와 제2 입력 신호(RESET = 0100)가 입력되는 경우에는 제3 출력 노드(432)의 출력 신호(또는, 전압)(/Output)는 NRZ 형태의 '0100'이고, 제4 출력 노드(434)의 출력 신호(또는, 전압)(Output)는 NRZ 형태의 '1011'인 것을 확인할 수 있다.
도 7은 도 3의 RZ 디 플립플롭과 도 4의 SR 래치가 연결된 것을 나타내는 도면이다.
도 7에서, SR 래치(230)의 제3 트랜지스터는 RZ 디 플립플롭(220)의 제1 출력 노드에서 생성된 출력 신호를 입력받고, SR 래치(230)의 제4 트랜지스터는 RZ 디 플립플롭(220)의 제2 출력 노드에서 생성된 출력 신호를 입력받는다.
도 8은 개시된 기술의 다른 일 실시예에 따른 디멀티플렉서를 설명하기 위한 도면이다.
도 8을 참조하면, 디멀티플렉서(800)는 NRZ 디 플립플롭(810)을 포함하고, NRZ 디 플립플롭(810)은 RZ 디 플립플롭(820), 이미터 폴로워(830) 및 SR 래치(840)를 포함한다.
RZ 디 플립플롭(820)과 SR 래치(840)에 대한 설명은 도 2의 디멀티플렉서와 실질적으로 동일하므로 이에 관한 설명은 생략한다. 이미터 폴로워(830)는 RZ 디 플립플롭(820)으로부터 RZ 출력 신호를 입력받아 입력받은 RZ 출력 신호와 동일한 위상의 RZ 출력 신호를 생성하고 연결된 부하에 관계없이 일정한 전압 이득을 유지한다. NRZ 디 플립플롭(810)은 이미터 폴로워(830)를 통해 RZ 디 플립플롭(820)의 RZ 출력 신호를 SR 래치(840)에 안정적으로 제공할 수 있다.
도 9는 개시된 기술의 일 실시예에 따른 이미터 폴로워를 설명하기 위한 도면이다.
도 9를 참조하면, 이미터 폴로워(830)는 제3 트랜지스터부(910), 제1 부하부(920) 및 출력 노드(930)를 포함한다.
제3 트랜지스터부(910)는 RZ 디 플립플롭(820)으로부터 RZ 출력 신호를 입력받고 입력된 신호를 기초로 출력 노드(930)에 흐르는 전류를 제어한다. 제3 트랜지스터부(910)는 제1 부하부(920)와 직렬로 연결되고 출력 노드(930)는 제3 트랜지스터부(910)와 제1 부하부(920) 사이에서 출력 신호를 생성한다.
일 실시예에서, 제3 트랜지스터부(910)는 제5 트랜지스터(912)와 제6 트랜지스터(914)를 포함할 수 있고 제1 부하부(920)는 제1 부하(922)와 제2 부하(924)를 포함할 수 있다. 제5 트랜지스터(912)는 제1 부하(922)와 직렬로 연결되고 제6 트랜지스터(914)는 제2 부하(924)와 직렬로 연결될 수 있다.
제5 출력 노드(932)는 제1 부하(922)와 제5 트랜지스터(912) 사이에서 출력 신호를 생성하고 제6 출력 노드(934)는 제2 부하(924)와 제6 트랜지스터(914) 사이에서 출력 신호를 생성한다. 일 실시예에서, 제5 트랜지스터(912)와 제6 트랜지스터(914)는 n-type 트랜지스터에 상응할 수 있다.
도 10은 개시된 기술의 또 다른 일 실시예에 따른 디멀티플렉서를 설명하기 위한 도면이다.
도 10을 참조하면, 디멀티플렉서(1020)는 복수의 NRZ 디 플립플롭(1030)들을 포함하고, 복수의 NRZ 디 플립플롭(1039)들 각각은 RZ 디 플립플롭(1040)과 SR 래치(1050)를 포함한다. 일 실시예에서, 복수의 NRZ 디 플립플롭(1030)들 각각은 이미터 폴로워를 더 포함할 수 있고 이미터 폴로워는 RZ 디 플립플롭(1040)과 SR 래치(1050) 사이에 위치할 수 있다.
디멀티플렉서(1020)는 수신된 입력 신호와 멀티페이즈 클록 신호 생성부(multiphase clock signal generator)(1010)로부터 수신된 멀티페이즈 클록(multiphase clock) 신호를 기초로 입력 신호를 복수의 출력 신호들로 디멀티플렉싱한다. 예를 들어, 디멀티플렉서(1020)는 수신된 입력 신호를 N(N은 1보다 큰 정수) 개의 출력 신호들로 디멀티플렉싱할 수 있다.
디멀티플렉서(1020)는 멀티페이즈 클록 신호 중 특정 페이즈의 클록 신호와 입력 신호를 기초로 NRZ 출력 신호를 생성하는 복수의 NRZ 디 플립플롭(1030)들을 포함한다. 예를 들어, 수신된 입력 신호를 N개의 출력 신호들로 디멀티플렉싱하는 디멀티플렉서(1020)는 N개의 NRZ 디 플립플롭(1030)을 포함할 수 있다. 클록 신호의 주파수는 입력 신호의 주파수의 절반에 상응할 수 있다. 복수의 NRZ 디 플립플롭(1039)들 각각은 RZ 디 플립플롭(1040)과 SR 래치(1050)를 포함한다. RZ 디 플립플롭(1040)과 SR 래치(1050)에 대한 설명은 도 2의 디멀티플렉서와 실질적으로 동일하므로 이에 관한 설명은 생략한다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
일 실시예에 따른 디멀티플렉서는 고속으로 동작하여 처리 속도를 향상시킬 수 있다. 디멀티플렉서는 피드백 루프(feedback loop)를 사용하지 않으므로 고속으로 동작이 가능하며 초고속 광통신 시스템과 같은 고성능 데이터 처리 시스템에서 사용할 수 있다.
일 실시예에 따른 디멀티플렉서는 자원을 효율적으로 사용할 수 있다. 디멀티플렉서는 적은 소자를 통해 구현될 수 있으며 적은 전력을 소모하므로 적은 비용으로 높은 성능을 얻을 수 있다.
상기에서는 개시된 기술의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 기술의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 개시된 기술을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 입력 신호와 제1 클록 신호를 기초로 제1 Non-Return-to-Zero(NRZ) 출력 신호를 생성하는 제1 NRZ 디 플립플롭-상기 제1 클록 신호의 주파수는 상기 입력 신호의 주파수의 절반에 상응함-; 및
    상기 입력 신호와 제2 클록 신호를 기초로 제2 NRZ 출력 신호를 생성하는 제2 NRZ 디 플립플롭을 포함하고-상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함-,
    상기 제1 NRZ 디 플립플롭과 상기 제2 NRZ 디 플립플롭 각각은
    상기 입력 신호에 상응하는 출력 신호를 생성하고 해당 디 플립플롭에 입력된 클록 신호를 기초로 상기 생성된 출력 신호를 샘플링하여 Return-to-Zero(RZ) 출력 신호를 생성하는 RZ 디 플립플롭; 및
    상기 RZ 출력 신호를 입력받아 NRZ 출력 신호를 생성하는 SR 래치를 포함하는 디멀티플렉서.
  2. 제1항에 있어서, 상기 RZ 디 플립플롭은
    출력 신호를 생성하는 출력 노드와 상기 입력 신호에 따라 상기 출력 노드에 흐르는 전류를 제어하는 제1 트랜지스터부를 포함하는 입출력부; 및
    해당 디 플립플롭에 입력된 클록 신호를 기초로 상기 클록 신호의 제1 에지에서 상기 출력 신호에 대하여 샘플링 연산을 수행하는 RTD(Resonant Tunneling Diode) 네트워크부를 포함하는 것을 특징으로 하는 디멀티플렉서.
  3. 제2항에 있어서, 상기 RZ 디 플립플롭은
    상기 트랜지스터부와 직렬로 연결된 제1 DC 바이어스부를 더 포함하는 것을 특징으로 하는 디멀티플렉서.
  4. 제3항에 있어서, 상기 제1 DC 바이어스부는
    연결된 부하에 관계없이 입력단의 전류를 미러링하여 일정한 출력 전류를 유지하는 전류 미러(current mirror)에 상응하는 것을 특징으로 하는 디멀티플렉서.
  5. 제3항에 있어서, 상기 제1 트랜지스터부는
    상기 입력 신호를 기초로 상기 출력 노드의 전류를 상기 RTD 네트워크부에 보내거나 또는 상기 출력 노드의 전류를 상기 제1 DC 바이어스부에 보내는 것을 특징으로 하는 디멀티플렉서.
  6. 제3항에 있어서, 상기 제1 트랜지스터부는
    제1 입력 신호를 입력받는 제1 트랜지스터 및 제2 입력 신호를 입력받는 제2 트랜지스터를 포함하고
    상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은 상기 제1 DC 바이어스부와 직렬로 연결되어 CML을 형성하는 것을 특징으로 하는 디멀티플렉서.
  7. 제2항에 있어서, 상기 RTD 네트워크부는
    상기 클록 신호를 입력받는 제1 RTD, 전원 또는 그라운드에 연결된 제2 RTD 및 상기 제1 RTD와 제2 RTD 사이에 있는 제1 RTD 노드를 포함하는 제1 MOBILE(MOnostable BIstable transition Logic Element)부; 및
    상기 클록 신호를 입력받는 제3 RTD와 전원 또는 그라운드에 연결된 제4 RTD 및 상기 제3 RTD와 제4 RTD 사이에 있는 제2 RTD 노드를 포함하는 제2 MOBILE부를 포함하는 것을 특징으로 하는 디멀티플렉서.
  8. 제7항에 있어서,
    상기 출력 노드는 제1 출력 노드와 제2 출력 노드를 포함하고
    상기 제1 RTD 노드는 상기 제1 출력 노드와 연결되며 상기 제2 RTD 노드는 상기 제2 출력 노드와 연결되는 것을 특징으로 하는 디멀티플렉서.
  9. 제1항에 있어서, 상기 SR 래치는
    상기 RZ 출력 신호를 입력받는 제2 트랜지스터부, 상기 제2 트랜지스터부와 직렬로 연결된 RTD부 및 상기 제2 트랜지스터부와 상기 RTD부 사이에서 상기 NRZ 출력 신호를 생성하는 출력 노드를 포함하는 것을 특징으로 하는 디멀티플렉서.
  10. 제9항에 있어서, 상기 SR 래치는
    상기 제2 트랜지스터부와 직렬로 연결된 제2 DC 바이어스부를 더 포함하는 것을 특징으로 하는 디멀티플렉서.
  11. 제10항에 있어서, 상기 제2 DC 바이어스부는
    연결된 부하에 관계없이 입력단의 전류를 미러링하여 일정한 출력 전류를 유지하는 전류 미러에 상응하는 것을 특징으로 하는 디멀티플렉서.
  12. 입력 신호와 제1 클록 신호를 기초로 제1 Non-Return-to-Zero(NRZ) 출력 신호를 생성하는 제1 NRZ 디 플립플롭-상기 제1 클록 신호의 주파수는 상기 입력 신호의 주파수의 절반에 상응함-; 및
    상기 입력 신호와 제2 클록 신호를 기초로 제2 NRZ 출력 신호를 생성하는 제2 NRZ 디 플립플롭을 포함하고-상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함-,
    상기 제1 NRZ 디 플립플롭과 상기 제2 NRZ 디 플립플롭 각각은
    상기 입력 신호에 상응하는 출력 신호를 생성하고 해당 디 플립플롭에 입력된 클록 신호를 기초로 상기 생성된 출력 신호를 샘플링하여 Return-to-Zero(RZ) 출력 신호를 생성하는 RZ 디 플립플롭, 상기 RZ 디 플립플롭으로부터 RZ 출력 신호를 입력받아 상기 RZ 출력 신호와 동일한 위상의 RZ 출력 신호를 생성하고 연결된 부하에 관계없이 일정한 전압 이득을 유지하는 이미터 폴로워 및 상기 이미터 폴로워로부터 RZ 출력 신호를 입력받아 NRZ 출력 신호를 생성하는 SR 래치를 포함하는 디멀티플렉서.
  13. 제12항에 있어서, 상기 RZ 디 플립플롭은
    출력 신호를 생성하는 출력 노드와 상기 입력 신호에 따라 상기 출력 노드에 흐르는 전류를 제어하는 제1 트랜지스터부를 포함하는 입출력부; 및
    해당 디 플립플롭에 입력된 클록 신호를 기초로 상기 클록 신호의 제1 에지에서 상기 출력 신호에 대하여 샘플링 연산을 수행하는 RTD(Resonant Tunneling Diode) 네트워크부를 포함하는 것을 특징으로 하는 디멀티플렉서.
  14. 제12항에 있어서, 상기 이미터 폴로워는
    상기 RZ 디 플립플롭으로부터 상기 RZ 출력 신호를 입력받는 제2 트랜지스터부, 상기 제2 트랜지스터부와 직렬로 연결된 제1 부하부 및 상기 제2 트랜지스터부와 상기 제1 부하부 사이에서 출력 신호를 생성하는 출력 노드를 포함하는 것을 특징으로 하는 디멀티플렉서.
  15. 제12항에 있어서, 상기 SR 래치는
    상기 이미터 폴로워로부터 상기 RZ 출력 신호를 입력받는 제3 트랜지스터부, 상기 제3 트랜지스터부와 직렬로 연결된 RTD부 및 상기 제3 트랜지스터부와 상기 RTD부 사이에서 상기 NRZ 출력 신호를 생성하는 출력 노드를 포함하는 것을 특징으로 하는 디멀티플렉서.
  16. 입력 신호와 멀티페이즈 클록(multiphase clock) 신호를 기초로 상기 입력 신호를 복수의 출력 신호들로 디멀티플렉싱하는 디멀티플렉서에 있어서,
    상기 디멀티플렉서는 상기 멀티페이즈 클록 신호 중 특정 페이즈의 클록 신호와 상기 입력 신호를 기초로 Non-Return-to-Zero(NRZ) 출력 신호를 생성하는 복수의 NRZ 디 플립플롭들을 포함하고-상기 클록 신호의 주파수는 상기 입력 신호의 주파수의 절반에 상응함-,
    상기 복수의 NRZ 디 플립플롭들 각각은
    상기 입력 신호에 상응하는 출력 신호를 생성하고 해당 디 플립플롭에 입력된 클록 신호를 기초로 상기 생성된 출력 신호를 샘플링하여 Return-to-Zero(RZ) 출력 신호를 생성하는 RZ 디 플립플롭; 및
    상기 RZ 출력 신호를 입력받아 NRZ 출력 신호를 생성하는 SR 래치를 포함하는 디멀티플렉서.
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