KR20110131709A - Level shifter - Google Patents

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KR20110131709A
KR20110131709A KR1020100051285A KR20100051285A KR20110131709A KR 20110131709 A KR20110131709 A KR 20110131709A KR 1020100051285 A KR1020100051285 A KR 1020100051285A KR 20100051285 A KR20100051285 A KR 20100051285A KR 20110131709 A KR20110131709 A KR 20110131709A
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김관언
최원준
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주식회사 하이닉스반도체
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Abstract

레벨시프터는 내부전압에 의해 구동되어 입력신호를 버퍼링하는 제1 버퍼; 상기 내부전압에 의해 구동되어 출력신호를 버퍼링하여 제어신호를 생성하는 제2 버퍼; 외부전압과 공급노드 사이에 연결되고, 상기 제어신호에 응답하여 턴온되어 상기 공급노드를 상기 내부전압보다 낮은 레벨로 구동하는 스위치부; 및 상기 공급노드의 전압을 공급받아 상기 제1 버퍼의 출력신호를 버퍼링하는 제3 버퍼를 포함한다.The level shifter may include a first buffer driven by an internal voltage to buffer an input signal; A second buffer driven by the internal voltage to buffer an output signal to generate a control signal; A switch unit connected between an external voltage and a supply node and turned on in response to the control signal to drive the supply node to a level lower than the internal voltage; And a third buffer receiving the voltage of the supply node and buffering an output signal of the first buffer.

Figure P1020100051285
Figure P1020100051285

Description

레벨시프터{LEVEL SHIFTER}Level shifter {LEVEL SHIFTER}

본 발명은 레벨시프터에 관한 것이다.
The present invention relates to a level shifter.

일반적으로 레벨시프터는 서로 다른 전원전압을 사용하는 회로 사이의 인터페이스 역할을 한다. 예를 들어, 반도체 메모리 장치의 워드라인 드라이버(word line driver)는 외부에서 공급되는 외부전압(VDD)보다 높은 레벨의 고전압(VPP)을사용하게 되는데, 워드라인 드라이버를 구동하기 위한 신호는 외부전압(VDD)과 접지전압(VSS) 사이로 스윙(swing)을 하는 반면에 워드라인 드라이버는 고전압(VPP)과 접지전압(VSS)사이로 스윙을 필요로 한다. 그러므로 두 회로 사이에 레벨 시프팅(level shifting) 없이 곧바로 연결할 경우, 고전압(VPP)을 전원전압으로 사용하는 회로에서 누설전류가 흐를 수 있기 때문에 반드시 레벨 쉬프터를 사용하여 두 회로를 연결하게 된다. In general, the level shifter serves as an interface between circuits using different power supply voltages. For example, a word line driver of a semiconductor memory device uses a high voltage VPP at a level higher than an externally supplied external voltage VDD. The signal for driving the word line driver is an external voltage. The word line driver needs to swing between high voltage (VPP) and ground voltage (VSS) while swinging between (VDD) and ground voltage (VSS). Therefore, if the circuit is directly connected without level shifting between the two circuits, the leakage current may flow in the circuit using the high voltage (VPP) as the power supply voltage, so the level shifter is used to connect the two circuits.

대부분의 레벨시프터는 입력신호의 레벨이 전이될 때 NMOS 트랜지스터와 PMOS 트랜지스터가 함께 턴온되어 함께 구동되는 파이팅(fighting) 현상이 발생한다. 도 1에 도시된 종래기술의 레벨시프터를 참고하면 입력신호(IN)가 로우레벨에서 하이레벨로 천이하면 PMOS 트랜지스터(P11)가 턴온된 상태에서 NMOS 트랜지스터(N11)가 턴온된다. 이때, NMOS 트랜지스터(N11)가 PMOS 트랜지스터(P11)보다 큰 구동력으로 구동되어 노드(nd11)은 로우레벨로 풀-다운 구동되고, 출력신호(OUT)는 외부전압(VEXT)으로 출력된다. Most level shifters have a fighting phenomenon in which NMOS transistors and PMOS transistors are turned on together and driven together when the level of the input signal is transitioned. Referring to the level shifter of the prior art illustrated in FIG. 1, when the input signal IN transitions from a low level to a high level, the NMOS transistor N11 is turned on while the PMOS transistor P11 is turned on. At this time, the NMOS transistor N11 is driven with a driving force larger than that of the PMOS transistor P11, so that the node nd11 is pulled down to a low level, and the output signal OUT is output to the external voltage VEXT.

그런데, NMOS 트랜지스터(N11) 및 PMOS 트랜지스터(P11)가 동시에 턴온된 상태에서 외부전압(VEXT)과 접지전압(VSS) 간에는 전류경로(current path)가 형성되어 누설전류가 발생한다. 이와 같은 누설전류는 입력신호(IN)의 레벨이 증가할수록 커져 레벨시프터의 동작속도를 저해하는 요인으로 작용한다.
However, when the NMOS transistor N11 and the PMOS transistor P11 are turned on at the same time, a current path is formed between the external voltage VEXT and the ground voltage VSS to generate a leakage current. Such leakage current increases as the level of the input signal IN increases, which acts as a factor that inhibits the operation speed of the level shifter.

본 발명은 레벨천이 시 발생되는 누설전류를 감소시켜 동작속도를 향상시킨 레벨시프터를 개시한다.The present invention discloses a level shifter which improves the operation speed by reducing the leakage current generated during the level transition.

이를 위해 본 발명은 내부전압에 의해 구동되어 입력신호를 버퍼링하는 제1 버퍼; 상기 내부전압에 의해 구동되어 출력신호를 버퍼링하여 제어신호를 생성하는 제2 버퍼; 외부전압과 공급노드 사이에 연결되고, 상기 제어신호에 응답하여 턴온되어 상기 공급노드를 상기 내부전압보다 낮은 레벨로 구동하는 스위치부; 및 상기 공급노드의 전압을 공급받아 상기 제1 버퍼의 출력신호를 버퍼링하는 제3 버퍼를 포함하는 레벨시프터를 제공한다. To this end, the present invention is a first buffer driven by an internal voltage to buffer the input signal; A second buffer driven by the internal voltage to buffer an output signal to generate a control signal; A switch unit connected between an external voltage and a supply node and turned on in response to the control signal to drive the supply node to a level lower than the internal voltage; And a third buffer receiving the voltage of the supply node and buffering an output signal of the first buffer.

또한, 본 발명은 내부전압에 의해 구동되어 입력신호를 버퍼링하는 제1 버퍼; 외부전압 의해 구동되어 출력신호를 버퍼링하여 제어신호를 생성하는 제2 버퍼; 외부전압과 공급노드 사이에 연결되고, 상기 제어신호에 응답하여 턴온되어 상기 공급노드를 상기 내부전압보다 낮은 레벨로 구동하는 스위치부 및 상기 공급노드의 전압을 공급받아 상기 제1 버퍼의 출력신호를 버퍼링하는 제3 버퍼를 포함하는 레벨시프터를 제공한다.
In addition, the present invention includes a first buffer driven by an internal voltage to buffer the input signal; A second buffer driven by an external voltage to buffer the output signal to generate a control signal; A switch unit connected between an external voltage and a supply node and turned on in response to the control signal to drive the supply node to a level lower than the internal voltage and a voltage of the supply node to receive an output signal of the first buffer. A level shifter is provided that includes a third buffer to buffer.

도 1은 종래기술에 따른 레벨시프터의 구성을 도시한 회로도이다.
도 2는 본 발명의 일실시예에 따른 레벨시프터의 구성을 도시한 회로도이다.
도 3은 도 1에 도시된 레벨시프터의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 다른 실시예에 따른 레벨시프터의 구성을 도시한 회로도이다. 1 is a circuit diagram showing the configuration of a level shifter according to the prior art.
2 is a circuit diagram illustrating a configuration of a level shifter according to an embodiment of the present invention.
3 is a timing diagram for describing an operation of the level shifter illustrated in FIG. 1.
4 is a circuit diagram illustrating a configuration of a level shifter according to another embodiment of the present invention.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 2는 본 발명의 일실시예에 따른 레벨시프터의 구성을 도시한 회로도이다.2 is a circuit diagram illustrating a configuration of a level shifter according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 본 실시예의 레벨시프터는 제1 버퍼(20), 제2 버퍼(21), 스위치부(22), 제3 버퍼(23), 래치부(24) 및 제4 버퍼(25)로 구성된다.As shown in FIG. 2, the level shifter of the present embodiment includes a first buffer 20, a second buffer 21, a switch unit 22, a third buffer 23, a latch unit 24, and a fourth buffer. It consists of 25.

제1 버퍼(20)는 내부전압(VPERI)과 노드(nd20) 사이에 연결되어 입력신호(IN)에 응답하여 노드(nd20)를 풀업구동하는 PMOS 트랜지스터((P20)와, 노드(nd20)와 접지전압(VSS) 사이에 연결되어 입력신호(IN)에 응답하여 노드(nd20)를 풀다운구동하는 NMOS 트랜지스터((N20)로 구성된다. 이와 같은 구성의 제1 버퍼(20)는 내부전압(VPERI)으로 구동되어 입력신호(IN)를 버퍼링하여 노드(nd20)로 출력한다. 여기서, 노드(nd20)의 신호는 내부전압(VPERI)과 접지전압(VSS) 사이를 스윙한다. 또한, 내부전압(VPERI)은 외부전압(VEXT) 보다 낮은 레벨이다. The first buffer 20 is connected between the internal voltage VPERI and the node nd20 to pull up and drive the node nd20 in response to the input signal IN and the node nd20. The NMOS transistor N20 is connected between the ground voltage VSS and pulls down the node nd20 in response to the input signal IN. The first buffer 20 having the above-described configuration has an internal voltage VPERI. And the buffered input signal IN is output to the node nd20, where the signal of the node nd20 swings between the internal voltage VPERI and the ground voltage VSS. VPERI) is lower than the external voltage VEXT.

제2 버퍼(21)는 외부전압(VEXT)과 접지전압(VSS) 사이를 스윙하는 출력신호(OUT)를 입력받아 버퍼링하여 내부전압(VPERI)과 접지전압(VSS) 사이를 스윙하는 제어신호(CON)를 출력한다. 여기서, 제어신호(CON)는 출력신호(OUT)가 접지전압(VSS)인 경우 내부전압(VPERI)으로 생성된다.The second buffer 21 receives the output signal OUT swinging between the external voltage VEXT and the ground voltage VSS and buffers the control signal swinging between the internal voltage VPERI and the ground voltage VSS. CON) is printed. Here, the control signal CON is generated as the internal voltage VPERI when the output signal OUT is the ground voltage VSS.

스위치부(22)는 외부전압(VEXT)과 공급노드(nd21) 사이에 연결된 NMOS 트랜지스터(N21)로 구성된다. NMOS 트랜지스터(N21)는 제어신호(CON)가 내부전압(VPERI)으로 입력되는 경우 턴온되어 공급노드(nd21)를 최대 내부전압(VPERI)-Vth 의 레벨까지 구동한다. 여기서, Vth는 NMOS 트랜지스터(N21)의 문턱전압이다.The switch unit 22 includes an NMOS transistor N21 connected between the external voltage VEXT and the supply node nd21. When the control signal CON is input to the internal voltage VPERI, the NMOS transistor N21 is turned on to drive the supply node nd21 to the level of the maximum internal voltage VPERI-Vth. Here, Vth is the threshold voltage of the NMOS transistor N21.

제3 버퍼(23)는 공급노드(nd21)와 노드(nd22) 사이에 연결되어 노드(nd20)의 신호에 응답하여 노드(nd22)를 풀업구동하는 PMOS 트랜지스터((P22)와, 노드(nd22)와 접지전압(VSS) 사이에 연결되어 노드(nd20)의 신호에 응답하여 노드(nd22)를 풀다운구동하는 NMOS 트랜지스터((N22)로 구성된다. 이와 같은 구성의 제3 버퍼(23)는 노드(nd20)의 신호를 버퍼링하여 노드(nd22)로 출력한다. 여기서, 노드(nd22)의 신호는 노드(nd20)의 신호가 내부전압(VPERI)으로 구동된 경우 접지전압(VSS)으로 구동되고, 노드(nd20)의 신호가 접지전압(VSS)으로 구동된 경우 공급노드(nd21)의 전압으로 구동된다. The third buffer 23 is connected between the supply node nd21 and the node nd22 to pull up and drive the node nd22 in response to the signal of the node nd20 (P22) and the node nd22. And an NMOS transistor (N22) connected between the ground voltage VSS and the pull-down drive of the node nd22 in response to the signal of the node nd20. The third buffer 23 having the above-described configuration includes the node ( The signal of node nd22 is buffered and output to node nd22, where the signal of node nd22 is driven to ground voltage VSS when the signal of node nd20 is driven by internal voltage VPERI, When the signal of nd20 is driven by the ground voltage VSS, it is driven by the voltage of the supply node nd21.

래치부(24)는 제5 버퍼(230) 및 제6 버퍼(231)로 구성된다. 제5 버퍼(230)는 PMOS 트랜지스터(P23) 및 NMOS 트랜지스터(N23)로 구성되어, 노드(nd22)의 신호를 버퍼링하여 노드(nd23)로 출력한다. 제6 버퍼(231)는 PMOS 트랜지스터(P24) 및 NMOS 트랜지스터(N24)로 구성되어, 노드(nd23)의 신호를 버퍼링하여 노드(nd22)로 출력한다. 이와 같은 구성의 래치부(24)는 노드(nd22) 및 노드(nd23)의 신호를 래치한다.The latch unit 24 is composed of a fifth buffer 230 and a sixth buffer 231. The fifth buffer 230 includes a PMOS transistor P23 and an NMOS transistor N23, and buffers a signal of the node nd22 and outputs the buffered signal to the node nd23. The sixth buffer 231 includes a PMOS transistor P24 and an NMOS transistor N24, and buffers a signal of the node nd23 and outputs the buffered signal to the node nd22. The latch unit 24 having such a configuration latches the signals of the node nd22 and the node nd23.

제4 버퍼(25)는 노드(nd23)의 신호를 버퍼링하여 외부전압(VEXT)과 접지전압(VSS) 사이를 스윙하는 출력신호(OUT)를 출력한다. The fourth buffer 25 buffers the signal of the node nd23 and outputs an output signal OUT swinging between the external voltage VEXT and the ground voltage VSS.

이와 같이 구성된 레벨시프터의 동작을 도 3을 참고하여 살펴보면 다음과 같다.The operation of the level shifter configured as described above will be described with reference to FIG. 3.

우선, 입력신호(IN)가 로우레벨에서 하이레벨로 천이하는 경우 노드(nd20)는 접지전압(VSS)으로 구동되고, 노드(nd22)는 노드(nd21)의 레벨로 구동되며, 노드(nd23)은 접지전압(VSS)으로 구동되므로, 출력신호(OUT)는 외부전압(VEXT)으로 구동된다. 이때, 제어신호(CON)는 접지전압(VSS)으로 구동되므로, 스위치부(22)의 NMOS 트랜지스터(N21)가 턴오프되어 노드(nd21)는 플로팅(floting) 상태가 된다.First, when the input signal IN transitions from the low level to the high level, the node nd20 is driven with the ground voltage VSS, the node nd22 is driven with the level of the node nd21, and the node nd23 Since the voltage is driven by the ground voltage VSS, the output signal OUT is driven by the external voltage VEXT. At this time, since the control signal CON is driven by the ground voltage VSS, the NMOS transistor N21 of the switch unit 22 is turned off and the node nd21 is in a floating state.

입력신호(IN)가 로우레벨에서 하이레벨로 천이한 후 노드(nd21)를 플로팅(floting) 상태로 만드는 이유는 접지전압(VSS)으로 구동되는 노드(nd20)에 의해 PMOS 트랜지스터(P22)가 턴온되고, 노드(nd21)의 레벨로 구동된 노드(nd22)에 의해 NMOS 트랜지스터(N23)이 턴온되기 때문에 턴온된 PMOS 트랜지스터(P22) 및 NMOS 트랜지스터(N23)를 통해 노드(nd21)의 전하가 방출되는 것을 방지하기 위함이다.The reason why the node nd21 is floating after the input signal IN transitions from the low level to the high level is that the PMOS transistor P22 is turned on by the node nd20 driven by the ground voltage VSS. Since the NMOS transistor N23 is turned on by the node nd22 driven at the level of the node nd21, the charge of the node nd21 is released through the turned-on PMOS transistor P22 and the NMOS transistor N23. To prevent this.

다음으로, 입력신호(IN)가 하이레벨에서 로우레벨로 천이하는 경우 노드(nd20)는 내부전압(VPERI)으로 구동되고, 노드(nd22)는 접지전압(VSS)으로 구동되며, 노드(nd23)은 외부전압(VEXT)으로 구동되므로, 출력신호(OUT)는 접지전압(VSS)으로 구동된다. 이때, 제어신호(CON)는 내부전압(VPERI)으로 구동되므로, 스위치부(22)의 NMOS 트랜지스터(N21)가 턴온되어 노드(nd21)는 최대 VPERI-Vth로 구동된다. Next, when the input signal IN transitions from the high level to the low level, the node nd20 is driven by the internal voltage VPERI, the node nd22 is driven by the ground voltage VSS, and the node nd23 Since is driven by the external voltage VEXT, the output signal OUT is driven to the ground voltage (VSS). At this time, since the control signal CON is driven by the internal voltage VPERI, the NMOS transistor N21 of the switch unit 22 is turned on so that the node nd21 is driven to the maximum VPERI-Vth.

노드(nd21)는 최대 VPERI-Vth로 구동되기 때문에 입력신호(IN)가 다시 로우레벨에서 하이레벨로 천이한 후 노드(nd21)가 플로팅(floting) 상태가 되기 전 구간에서 PMOS 트랜지스터(P22) 및 NMOS 트랜지스터(N23)가 모두 턴온되어 전류경로를 형성하더라도 전류소모량은 작다. 즉, 본 실시예의 레벨시프터는 노드(nd21)과 접지전압(VSS) 간에 형성되기 때문에 외부전압(VEXT)과 접지전압(VSS) 간에 형성되는 종래기술의 레벨시프터보다 누설전류가 감소되어 빠른 동작속도로 동작한다.  Since the node nd21 is driven to the maximum VPERI-Vth, the PMOS transistor P22 and the PMOS transistor P22 and the node before the node nd21 becomes a floating state after the input signal IN transitions from the low level to the high level again. Even though all of the NMOS transistors N23 are turned on to form a current path, the current consumption is small. That is, since the level shifter of the present embodiment is formed between the node nd21 and the ground voltage VSS, the leakage current is reduced and the operating speed is faster than that of the conventional level shifter formed between the external voltage VEXT and the ground voltage VSS. It works.

도 4를 참고하면 본 발명의 다른 실시예에 따른 레벨시프터의 구성을 확인할 수 있다. 도 4에 도시된 레벨시프터의 경우 출력신호(OUT)를 버퍼링하여 제어신호(CON)를 생성하는 버퍼(31)가 도 2에 도시된 레벨시프터에 포함된 제2 버퍼(21)와 달리 외부전압(VEXT)을 공급받아 동작한다. 따라서, 도 4에 도시된 레벨시프터의 경우 입력신호(IN)가 로우레벨에서 하이레벨로 천이하는 경우 노드(nd32)가 노드(nd31)의 전압, 즉, VEXT-Vth로 구동된다.
Referring to FIG. 4, a configuration of a level shifter according to another embodiment of the present invention can be confirmed. In the case of the level shifter illustrated in FIG. 4, unlike the second buffer 21 included in the level shifter illustrated in FIG. 2, the buffer 31 that buffers the output signal OUT to generate the control signal CON has an external voltage. It operates by supplying (VEXT). Therefore, in the case of the level shifter shown in FIG. 4, when the input signal IN transitions from the low level to the high level, the node nd32 is driven to the voltage of the node nd31, that is, VEXT-Vth.

Claims (8)

내부전압에 의해 구동되어 입력신호를 버퍼링하는 제1 버퍼;
상기 내부전압에 의해 구동되어 출력신호를 버퍼링하여 제어신호를 생성하는 제2 버퍼;
외부전압과 공급노드 사이에 연결되고, 상기 제어신호에 응답하여 턴온되어 상기 공급노드를 상기 내부전압보다 낮은 레벨로 구동하는 스위치부; 및
상기 공급노드의 전압을 공급받아 상기 제1 버퍼의 출력신호를 버퍼링하는 제3 버퍼를 포함하는 레벨시프터.
A first buffer driven by an internal voltage to buffer an input signal;
A second buffer driven by the internal voltage to buffer an output signal to generate a control signal;
A switch unit connected between an external voltage and a supply node and turned on in response to the control signal to drive the supply node to a level lower than the internal voltage; And
And a third buffer configured to receive the voltage of the supply node and buffer the output signal of the first buffer.
제 1 항에 있어서, 상기 내부전압은 상기 외부전압보다 낮은 레벨인 레벨시프터.
The level shifter of claim 1, wherein the internal voltage is at a level lower than the external voltage.
제 1 항에 있어서, 상기 스위치부는 NMOS 트랜지스터로 구현되고, 상기 제어신호가 상기 내부전압으로 구동되어 입력되는 경우 상기 내부전압의 레벨에서 상기 NMOS 트랜지스터의 레벨을 차감한 레벨로 상기 공급노드를 구동하는 레벨시프터.
The method of claim 1, wherein the switch unit is implemented as an NMOS transistor, and when the control signal is driven by the internal voltage to input the driving node to a level obtained by subtracting the level of the NMOS transistor from the level of the internal voltage. Level shifter.
제 1 항에 있어서,
상기 제3 버퍼의 출력신호를 래치하여 출력하는 래치부; 및
상기 외부전압에 의해 구동되어, 상기 래치부의 출력신호를 버퍼링하여 출력하는 제4 버퍼를 더 포함하는 레벨시프터.
The method of claim 1,
A latch unit for latching and outputting an output signal of the third buffer; And
And a fourth buffer driven by the external voltage to buffer and output the output signal of the latch unit.
내부전압에 의해 구동되어 입력신호를 버퍼링하는 제1 버퍼;
외부전압 의해 구동되어 출력신호를 버퍼링하여 제어신호를 생성하는 제2 버퍼;
외부전압과 공급노드 사이에 연결되고, 상기 제어신호에 응답하여 턴온되어 상기 공급노드를 상기 외부전압보다 낮은 레벨로 구동하는 스위치부; 및
상기 공급노드의 전압을 공급받아 상기 제1 버퍼의 출력신호를 버퍼링하는 제3 버퍼를 포함하는 레벨시프터.
A first buffer driven by an internal voltage to buffer an input signal;
A second buffer driven by an external voltage to buffer the output signal to generate a control signal;
A switch unit connected between an external voltage and a supply node and turned on in response to the control signal to drive the supply node to a level lower than the external voltage; And
And a third buffer configured to receive the voltage of the supply node and buffer the output signal of the first buffer.
제 5 항에 있어서, 상기 내부전압은 상기 외부전압보다 낮은 레벨인 레벨시프터.
6. The level shifter of claim 5, wherein the internal voltage is at a level lower than the external voltage.
제 5 항에 있어서, 상기 스위치부는 NMOS 트랜지스터로 구현되고, 상기 제어신호가 상기 외부전압으로 구동되어 입력되는 경우 상기 외부전압의 레벨에서 상기 NMOS 트랜지스터의 레벨을 차감한 레벨로 상기 공급노드를 구동하는 레벨시프터.
The method of claim 5, wherein the switch unit is implemented as an NMOS transistor, and when the control signal is driven by the external voltage and is input, driving the supply node to a level obtained by subtracting the level of the NMOS transistor from the level of the external voltage. Level shifter.
제 5 항에 있어서,
상기 제3 버퍼의 출력신호를 래치하여 출력하는 래치부; 및
상기 외부전압에 의해 구동되어, 상기 래치부의 출력신호를 버퍼링하여 출력하는 제4 버퍼를 더 포함하는 레벨시프터.
The method of claim 5, wherein
A latch unit for latching and outputting an output signal of the third buffer; And
And a fourth buffer driven by the external voltage to buffer and output the output signal of the latch unit.
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