KR100955685B1 - Signal input circuit - Google Patents

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이성섭
이상권
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A signal inputting circuit is provided to reduce the greatly delay time required for generating an output signal by simultaneously operating a level shifter and a latch circuit. CONSTITUTION: A level shifter(2) generates an internal enable signal by performing a level shifting process on an enable signal. A latch circuit(3) is driven by the internal enable signal and the enable signal. The latch circuit maintains the input signal. The level shifter generates the internal enable signal by level shifting the enable signal which swings between a first drive voltage and the ground voltage.

Description

신호입력회로{SIGNAL INPUT CIRCUIT}Signal input circuit {SIGNAL INPUT CIRCUIT}

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 동작속도를 증가시킨 신호입력회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a signal input circuit having an increased operation speed.

일반적으로 반도체 메모리 장치에는 다수의 래치회로와 레벨시프터를 포함하고 있다. 어드레스신호 또는 커맨드신호를 클럭신호에 동기시켜 입력받을 때 사용하는 래치회로는 클럭신호에 응답하여 구동되는 크로스 커플드 래치(cross coupled latch)로 구현된다. 이와 같은 래치회로는 클럭신호의 라이징 또는 폴링에지에 동기되어 구동되는 크로스 커플드 래치를 통해 입력신호를 래치하여 출력한다. 또한, 노드의 전압을 일정하게 유지하기 위해 사용하는 래치회로는 드라이버에 의한 구동이 중단되어 플로팅(floating)상태에 있는 노드의 전압을 유지하기 위해 두개의 인버터를 서로 맞물려 놓은 형태로 구현된다.In general, a semiconductor memory device includes a plurality of latch circuits and level shifters. The latch circuit used to receive an address signal or a command signal in synchronization with a clock signal is implemented as a cross coupled latch driven in response to the clock signal. Such a latch circuit latches and outputs an input signal through a cross coupled latch driven in synchronization with a rising or falling edge of a clock signal. In addition, a latch circuit used to maintain a constant voltage of a node is implemented in a form in which two inverters are interlocked with each other to maintain a voltage of a node in a floating state by stopping driving by a driver.

한편, 레벨시프터는 입력신호의 스윙폭을 증가시키거나 감소시키는데 사용된다. 예를들어, 제1 전압(V1) 및 접지전압(VSS) 사이를 스윙하는 입력신호가 제1 전압(V1) 보다 높은 레벨인 제2 전압(V2)으로 동작하는 내부회로에 그대로 입력되는 경우 누설전류가 증가하는 등의 여러가지 문제가 발생한다. 따라서, 레벨시프터를 사용하여 입력신호가 제2 전압(V2) 및 접지전압(VSS) 사이를 스윙하도록 레벨시프팅한 후 내부회로에서 사용하게 된다. On the other hand, the level shifter is used to increase or decrease the swing width of the input signal. For example, when an input signal swinging between the first voltage V1 and the ground voltage VSS is directly input into an internal circuit operating at a second voltage V2 at a level higher than the first voltage V1, the leakage occurs. Various problems arise, such as an increase in current. Therefore, the level shifter is used to level shift the input signal to swing between the second voltage V2 and the ground voltage VSS, and then use the internal circuit.

도 1은 종래기술에 따른 신호입력회로의 구성을 도시한 블럭도이다.1 is a block diagram showing the configuration of a signal input circuit according to the prior art.

도 1에 도시된 바와 같이, 종래기술에 따른 신호입력회로는 구동전압(VDDI) 및 접지전압(VSS)을 공급받아 구동되어 입력신호(IN)를 래치하는 래치회로(10)와, 래치회로(10)의 출력신호를 입력받아 내부회로의 동작전압에 따라 레벨시프팅하여 출력하는 레벨시프터(12)로 구성된다. 여기서, 입력신호(IN)는 어드레스신호(ADD) 또는 커맨드신호(CMD)이며, 출력신호(OUT)는 내부회로에서 사용되는 내부어드레스신호(IADD) 또는 내부커맨드신호(ICMD)이다.As shown in FIG. 1, the signal input circuit according to the related art is driven by receiving a driving voltage VDDI and a ground voltage VSS to latch the input signal IN, and a latch circuit ( And a level shifter 12 which receives the output signal of 10) and outputs the level shifted according to the operating voltage of the internal circuit. Here, the input signal IN is the address signal ADD or the command signal CMD, and the output signal OUT is the internal address signal IADD or the internal command signal ICMD used in the internal circuit.

이와 같이 구성된 신호입력회로는 입력신호(IN)가 래치회로(10) 및 레벨시프터(12)를 순차적으로 거쳐야 하므로, 내부회로에서 사용되는 출력신호(OUT)가 생성되는데 많은 지연시간이 소모되는 문제가 있다. In the signal input circuit configured as described above, since the input signal IN must pass through the latch circuit 10 and the level shifter 12 sequentially, a large delay time is consumed when the output signal OUT used in the internal circuit is generated. There is.

본 발명은 입력신호를 래치함과 동시에 내부회로의 구동전압으로 레벨시프팅함으로써, 출력신호 생성에 필요한 지연시간을 감소시켜 동작속도를 향상시킨 신호입력회로를 개시한다.The present invention discloses a signal input circuit which latches an input signal and at the same time level shifts the driving voltage of an internal circuit, thereby reducing the delay time required to generate an output signal and improving the operation speed.

이를 위해 본 발명은 인에이블신호를 입력받아 레벨시프팅하여 내부인에이블신호를 생성하는 레벨시프터; 및 상기 내부인에이블신호 및 상기 인에이블신호에 의해 구동되어, 입력신호를 래치하여 출력하는 래치회로를 포함하는 신호입력회로를 제공한다.To this end, the present invention includes a level shifter for receiving an enable signal and level shifting to generate an internal enable signal; And a latch circuit driven by the internal enable signal and the enable signal to latch and output an input signal.

본 발명에서, 상기 레벨시프터는 제1 구동전압과 접지전압 사이를 스윙하는 인에이블신호를 레벨시프팅하여 제1 구동전압보다 높은 레벨인 제2 구동전압과 접지전압 사이를 스윙하는 상기 내부인에이블신호를 생성하는 것이 바람직하다.In the present invention, the level shifter level shifts an enable signal swinging between the first driving voltage and the ground voltage to swing the internal enable signal swinging between the second driving voltage and the ground voltage which is at a level higher than the first driving voltage. It is preferable to generate.

본 발명에서, 상기 레벨시프터는 제1 노드와 접지전압 사이에 연결되어, 상기 인에이블신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제1 풀다운소자; 제2 노드와 접지전압 사이에 연결되어, 상기 인에이블신호의 반전신호에 응답하여 상기 제2 노드를 풀다운 구동하는 제2 풀다운소자; 상기 제2 구동전압과 상기 제1 노드 사이에 연결되어, 상기 제2 노드의 신호에 응답하여 상기 제1 노드를 풀업구동하는 제1 풀업소자; 및 상기 제2 구동전압과 상기 제2 노드 사이에 연결되어, 상기 제1 노드의 신호에 응답하여 상기 제2 노드를 풀업구동하는 제2 풀업소자를 포함한다.In an embodiment, the level shifter may include: a first pull-down device connected between a first node and a ground voltage to pull down the first node in response to the enable signal; A second pull-down element connected between a second node and a ground voltage to pull down the second node in response to an inversion signal of the enable signal; A first pull-up element connected between the second driving voltage and the first node to pull-up the first node in response to a signal of the second node; And a second pull-up element connected between the second driving voltage and the second node to pull-up the second node in response to a signal of the first node.

본 발명에서, 상기 제1 및 제2 풀다운소자는 NMOS 트랜지스터이고, 상기 제1 및 제2 풀업소자는 PMOS 트랜지스터인 것이 바람직하다.In the present invention, it is preferable that the first and second pull-down devices are NMOS transistors, and the first and second pull-up devices are PMOS transistors.

본 발명에서, 상기 인에이블신호는 제1 구동전압과 접지전압 사이를 스윙하고, 상기 내부인에이블신호는 상기 제1 구동전압보다 높은 레벨인 제2 구동전압과 접지전압 사이를 스윙하는 것이 바람직하다.In the present invention, the enable signal swings between a first driving voltage and a ground voltage, and the inner enable signal swings between a second driving voltage and a ground voltage at a level higher than the first driving voltage.

본 발명에서, 상기 래치회로는 상기 제2 구동전압으로 구동되어, 상기 입력신호를 입력받아 풀업신호 및 풀다운신호를 생성하는 구동신호생성부; 상기 제2 구동전압으로 구동되어, 상기 내부인에이블신호에 응답하여 턴온되는 적어도 하나의 스위치소자로 구성되어 상기 구동신호생성부의 구동을 조절하는 구동조절부; 및 상기 풀업신호 및 풀다운신호를 입력받아 출력노드를 구동하는 구동부를 포함한다.In the present invention, the latch circuit is driven by the second driving voltage, the driving signal generation unit for receiving the input signal to generate a pull-up signal and a pull-down signal; A driving controller configured to be driven by the second driving voltage and configured to include at least one switch element turned on in response to the internal enable signal to regulate driving of the driving signal generator; And a driving unit receiving the pull-up signal and the pull-down signal to drive an output node.

본 발명에서, 상기 구동신호생성부는 상기 제2 구동전압과 제1 노드 사이에 연결되어, 제2 노드의 신호에 응답하여 제1 노드를 풀업구동하는 제1 풀업소자; 상기 제2 구동전압과 상기 제2 노드 사이에 연결되어, 상기 제1 노드의 신호에 응답하여 상기 제2 노드를 풀업구동하는 제2 풀업소자; 상기 제1 노드와 제3 노드 사이에 연결되어, 상기 제2 노드의 신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제1 풀다운소자; 상기 제2 노드와 제4 노드 사이에 연결되어, 상기 제1 노드의 신호에 응답하여 상기 제2 노드를 풀다운 구동하는 제2 풀다운소자; 상기 제3 노드와 제5 노드 사이에 연결되어, 상기 입력신호를 입력받아 턴온되는 제1 입력소자; 상기 제4 노드와 상기 제5 노드 사이에 연결되어, 상기 입력신호의 반전신호를 입력받아 턴온되는 제2 입력소자; 및 상기 제5 노드와 접지전압 사이에 연결되어, 상기 인에이블신호에 응답하여 턴온되는 인에이블소자를 포함한다. The driving signal generation unit may include: a first pull-up element connected between the second driving voltage and the first node to pull up the first node in response to a signal of the second node; A second pull-up element connected between the second driving voltage and the second node to pull-up the second node in response to a signal of the first node; A first pull-down element connected between the first node and a third node to pull down the first node in response to a signal of the second node; A second pull-down element connected between the second node and a fourth node to pull down the second node in response to a signal of the first node; A first input element connected between the third node and a fifth node, the first input element being turned on to receive the input signal; A second input element connected between the fourth node and the fifth node and turned on to receive an inverted signal of the input signal; And an enable element connected between the fifth node and a ground voltage and turned on in response to the enable signal.

본 발명에서, 상기 구동조절부는 상기 제2 구동전압과 상기 제1 노드 사이에 연결되어, 상기 내부인에이블신호에 응답하여 턴온되는 제1 스위치소자; 상기 제2 구동전압과 상기 제2 노드 사이에 연결되어, 상기 내부인에이블신호에 응답하여 턴온되는 제2 스위치소자; 및 상기 제1 노드와 상기 제2 노드 사이에 연결되어, 상기 내부인에이블신호에 응답하여 턴온되는 제3 스위치소자를 포함한다.In the present invention, the driving control unit is connected between the second driving voltage and the first node, the first switch device is turned on in response to the internal enable signal; A second switch element connected between the second driving voltage and the second node and turned on in response to the internal enable signal; And a third switch device connected between the first node and the second node and turned on in response to the internal enable signal.

본 발명에서, 상기 제1 내지 제3 스위치소자는 PMOS 트랜지스터인 것이 바람직하다.In the present invention, it is preferable that the first to third switch elements are PMOS transistors.

본 발명에서, 상기 구동부는 상기 제2 구동전압과 상기 출력노드 사이에 연결되어, 상기 풀업신호에 응답하여 턴온되는 풀업소자; 및 상기 출력노드와 접지전압 사이에 연결되어, 상기 풀다운신호에 응답하여 턴온되는 풀다운소자를 포함한다.In the present invention, the driving unit is connected between the second driving voltage and the output node, the pull-up element is turned on in response to the pull-up signal; And a pull-down device connected between the output node and the ground voltage and turned on in response to the pull-down signal.

본 발명에서, 상기 출력노드의 신호를 래치하여 출력하는 래치부를 더 포함한다.In the present invention, it further comprises a latch unit for latching and outputting the signal of the output node.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 2는 본 발명의 일실시예에 따른 신호입력회로의 구성을 도시한 블럭도이고, 도 3은 도 2에 도시된 신호입력회로의 회로도이다. FIG. 2 is a block diagram showing the configuration of a signal input circuit according to an embodiment of the present invention, and FIG. 3 is a circuit diagram of the signal input circuit shown in FIG.

도 2에 도시된 바와 같이, 본 실시예에 따른 신호입력회로는 레벨시프터(2) 및 래치회로(3)로 구성된다.As shown in Fig. 2, the signal input circuit according to the present embodiment is composed of a level shifter 2 and a latch circuit 3.

도 3을 참고하면 레벨시프터(2)는 노드(nd20)와 접지전압(VSS) 사이에 연결되어 인에이블신호(EN)에 응답하여 노드(nd20)를 풀다운 구동하는 NMOS 트랜지스터(N20)와, 노드(nd21)와 접지전압(VSS) 사이에 연결되어 인에이블신호(EN)의 반전신호에 응답하여 노드(nd21)를 풀다운 구동하는 NMOS 트랜지스터(N21)와, 제2 구동전압(VDD)과 노드(nd20) 사이에 연결되어 노드(nd21)의 신호에 응답하여 노드(nd20)를 풀업구동하는 PMOS 트랜지스터(P20)와, 제2 구동전압(VDD)과 노드(nd21) 사이에 연결되어 노드(nd20)의 신호에 응답하여 노드(nd21)를 풀업구동하는 PMOS 트랜지스터(P21)로 구성된다. 여기서, 인에이블신호(EN)는 제1 구동전압(VDDI)와 접지전압(VSS) 사이를 스윙하는 신호이며, 제2 구동전압(VDD)은 제1 구동전압(VDDI)보다 높은 레벨의 전압으로 출력신호(OUT)가 사용되는 내부회로(미도시)의 동작전압과 동일한 레벨인 것이 바람직하다. 이와 같은 구성의 레벨시프터(2)는 인에이블신호(EN)를 레벨시프팅하여 제2 구동전압(VDD)과 접지전압(VSS) 사이를 스윙하는 내부인에이블신호(ENI)를 생성한다.Referring to FIG. 3, the level shifter 2 is connected between the node nd20 and the ground voltage VSS, and an NMOS transistor N20 that pulls down the node nd20 in response to the enable signal EN, and a node. an NMOS transistor N21 connected between the nd21 and the ground voltage VSS to pull down the node nd21 in response to an inversion signal of the enable signal EN, the second driving voltage VDD and the node ( a PMOS transistor P20 connected between the nd20 and pull-up driving the node nd20 in response to a signal from the node nd21, and a node nd20 connected between the second driving voltage VDD and the node nd21. The PMOS transistor P21 is configured to pull up the node nd21 in response to a signal of. Here, the enable signal EN is a signal swinging between the first driving voltage VDDI and the ground voltage VSS, and the second driving voltage VDD is a voltage having a level higher than that of the first driving voltage VDDI. It is preferable that the output signal OUT is at the same level as the operating voltage of the internal circuit (not shown) used. The level shifter 2 having the above configuration level shifts the enable signal EN to generate an internal enable signal ENI swinging between the second driving voltage VDD and the ground voltage VSS.

래치회로(3)는 구동신호생성부(30), 구동조절부(32), 구동부(34) 및 래치부(36)로 구성된다. 구동신호생성부(30)는 제2 구동전압(VDD)과 노드(nd30) 사이에 연결되어 노드(nd31)의 신호에 응답하여 노드(nd30)를 풀업구동하는 PMOS 트랜지스터(P30)와, 제2 구동전압(VDD)과 노드(nd31) 사이에 연결되어 노드(nd30)의 신호에 응답하여 노드(nd31)를 풀업구동하는 PMOS 트랜지스터(P31)와, 노드(nd30)와 노 드(nd32) 사이에 연결되어 노드(nd31)의 신호에 응답하여 노드(nd30)를 풀다운 구동하는 NMOS 트랜지스터(N30)와, 노드(nd31)와 노드(nd33) 사이에 연결되어 노드(nd30)의 신호에 응답하여 노드(nd31)를 풀다운 구동하는 NMOS 트랜지스터(N31)와, 노드(nd32)와 노드(nd34) 사이에 연결되어 입력신호(IN)를 입력받아 턴온되는 NMOS 트랜지스터(N32)와, 노드(nd33)와 노드(nd34) 사이에 연결되어 입력신호의 반전신호(INb)를 입력받아 턴온되는 NMOS 트랜지스터(N33)와, 노드(nd34)와 접지전압(VSS) 사이에 연결되어 인에이블신호(EN)에 응답하여 턴온되는 인에이블소자로 동작하는 NMOS 트랜지스터(N34)로 구성된다. 노드(nd31)의 신호는 인버터들(IV30, IV31)을 통해 버퍼링되어 풀업신호(PU)로 출력되고, 노드(nd30)의 신호는 인버터(IV32)를 통해 반전되어 풀다운신호(PD)로 출력된다. 여기서, 입력신호(IN)는 어드레스신호 또는 커맨드신호일 수 있다.The latch circuit 3 is composed of a drive signal generation unit 30, a drive control unit 32, a drive unit 34, and a latch unit 36. The driving signal generator 30 is connected between the second driving voltage VDD and the node nd30 to pull up the node nd30 in response to a signal of the node nd31, and a second PMOS transistor P30; A PMOS transistor P31 connected between the driving voltage VDD and the node nd31 to pull up the node nd31 in response to the signal of the node nd30, and between the node nd30 and the node nd32. NMOS transistor N30 connected to pull down driving node nd30 in response to a signal of node nd31, and connected between node nd31 and node nd33 to respond to a signal of node nd30 NMOS transistor N31 for pull-down driving nd31, NMOS transistor N32 connected between node nd32 and node nd34 and turned on to receive an input signal IN, and node nd33 and node ( ND34 is connected between the NMOS transistor N33 and the node nd34 and ground voltage VSS that are turned on to receive the inverted signal INb of the input signal. It consists of a NMOS transistor (N34) operative to enable the device to be turned on in response to the enable signal (EN) is determined. The signal of the node nd31 is buffered through the inverters IV30 and IV31 and output as the pull-up signal PU, and the signal of the node nd30 is inverted through the inverter IV32 and output as the pull-down signal PD. . The input signal IN may be an address signal or a command signal.

구동조절부(32)는 제2 구동전압(VDD)과 노드(nd30) 사이에 연결되어 내부인에이블신호(ENI)에 응답하여 턴온되는 스위치소자로 동작하는 PMOS 트랜지스터(P32)와, 제2 구동전압(VDD)과 노드(nd31) 사이에 연결되어 내부인에이블신호(ENI)에 응답하여 턴온되는 스위치소자로 동작하는 PMOS 트랜지스터(P33)와, 노드(nd30)와 노드(nd31) 사이에 연결되어 내부인에이블신호(ENI)에 응답하여 턴온되는 스위치소자로 동작하는 PMOS 트랜지스터(P34)로 구성된다.The driving controller 32 is connected between the second driving voltage VDD and the node nd30 to operate as a switch element turned on in response to the internal enable signal ENI, and a second driving voltage. PMOS transistor P33, which is connected between VDD and node nd31 and operates as a switch element turned on in response to an internal enable signal ENI, and connected between node nd30 and node nd31 to enable internally. It consists of a PMOS transistor P34 which acts as a switch element which is turned on in response to the signal ENI.

구동부(34)는 제2 구동전압(VDD)과 노드(nd34) 사이에 연결되어 풀업신호(PU)에 응답하여 턴온되는 PMOS 트랜지스터(P35)와, 노드(nd34)와 접지전압(VSS) 사이에 연결되어 풀다운신호(PD)에 응답하여 턴온되는 NMOS 트랜지스터(N35)로 구 성된다. 래치부(36)는 인버터들(IV33, IV34)로 구성된다.The driving unit 34 is connected between the second driving voltage VDD and the node nd34 and turned on in response to the pull-up signal PU, and between the node nd34 and the ground voltage VSS. NMOS transistor N35 connected to and turned on in response to pull-down signal PD. The latch portion 36 is composed of inverters IV33 and IV34.

이와 같이 구성된 신호입력회로의 동작을 도 4를 참고하여 살펴보면 다음과 같다.The operation of the signal input circuit configured as described above will be described with reference to FIG. 4.

도 4에 도시된 바와 같이, 입력신호(IN)의 펄스가 입력된 후 소정 구간 경과 후 제1 구동전압(VDDI)과 접지전압(VSS) 사이를 스윙하는 인에이블신호(EN)가 입력되면 레벨시프터(2) 및 래치회로(3)가 동작한다.As shown in FIG. 4, when the enable signal EN swinging between the first driving voltage VDDI and the ground voltage VSS is input after a predetermined period has passed after the pulse of the input signal IN is input, the level is increased. The shifter 2 and the latch circuit 3 operate.

구체적으로, 레벨시프터(2)는 인에이블신호(EN)를 입력받아 레벨시프팅하여 제2 구동전압(VDD)과 접지전압(VSS) 사이를 스윙하는 내부인에이블신호(ENI)를 생성한다. 또한, 래치회로(3)는 인에이블신호(EN) 및 내부인에이블신호(ENI)를 입력받아 동작한다. 즉, 인에이블신호(EN)가 하이레벨인 구간에서 NMOS 트랜지스터(N33)는 턴온되고, 내부인에이블신호(ENI)에 의해 구동조절부(32)의 PMOS 트랜지스터들(P32-P34)는 턴오프되므로 래치회로(3)는 입력신호(IN)의 래치동작을 수행한다. Specifically, the level shifter 2 receives the enable signal EN and level shifts it to generate an internal enable signal ENI swinging between the second driving voltage VDD and the ground voltage VSS. In addition, the latch circuit 3 operates by receiving the enable signal EN and the internal enable signal ENI. That is, in the period where the enable signal EN is at a high level, the NMOS transistor N33 is turned on, and the PMOS transistors P32-P34 of the driving controller 32 are turned off by the internal enable signal ENI. The latch circuit 3 performs a latch operation of the input signal IN.

이때, 래치회로(3)는 종래의 래치회로를 구동시키는 제1 구동전압(VDDI)보다 높은 레벨인 제2 구동전압(VDD)으로 구동되고, 구동조절부(32)의 PMOS 트랜지스터들(P32-P34)이 제2 구동전압(VDD)과 접지전압(VSS) 사이를 스윙하는 내부인에이블신호(ENI)에 의해 확실하게 턴오프된다. 이와 같이, 본 실시예의 래치회로(3)는 보다 빠른 동작속도를 위해 제2 구동전압(VDD)으로 구동되고, 래치회로(3)의 동작 시 PMOS 트랜지스터들(P32-P34)이 불완전하게 턴오프되는 현상이 발생하는 것을 막기위해 레벨시프터(2)를 통해 제2 구동전압(VDD)과 접지전압(VSS) 사이를 스윙하는 내부인에이블신호(ENI)를 생성하여 PMOS 트랜지스터들(P32-P34)을 턴오프시키고 있다.At this time, the latch circuit 3 is driven to the second driving voltage VDD at a level higher than the first driving voltage VDDI for driving the conventional latch circuit, and the PMOS transistors P32- of the driving control unit 32 are driven. P34 is reliably turned off by the internal enable signal ENI swinging between the second drive voltage VDD and the ground voltage VSS. As such, the latch circuit 3 of the present embodiment is driven at the second driving voltage VDD for a faster operation speed, and the PMOS transistors P32-P34 are incompletely turned off during the operation of the latch circuit 3. The PMOS transistors P32 to P34 may be generated by generating an internal enable signal ENI swinging between the second driving voltage VDD and the ground voltage VSS through the level shifter 2 to prevent a phenomenon from occurring. Turn off.

제2 구동전압(VDD)으로 구동되는 래치회로(3)는 제1 구동전압(VDDI)으로 구동되어 동작하는 종래의 래치회로에 비해 동작속도가 빠르다. 또한, 반도체 메모리 장치의 내부회로(미도시)의 동작 전압인 제2 구동전압(VDD)으로 구동된 출력신호(OUT)가 생성되므로, 출력신호(OUT)를 내부회로에 직접 사용할 수 있다. 그리고, 출력신호(OUT)의 레벨시프팅을 위해 사용되던 레벨시프터를 구비한 종래의 신호입력회로와 달리 본 실시예의 신호입력회로는 구동조절부(32)의 PMOS 트랜지스터들(P32-P34)을 확실하게 턴오프시키기 위한 내부인에이블신호(ENI)를 생성하기 위해 레벨시프터(2)를 사용하고 있다. 이와 같은 레벨시프터(2)는 래치회로(3)와 함께 동작하므로, 신호입력회로가 출력신호(OUT)를 생성하는데 소모되는 지연시간을 크게 감소된다.The latch circuit 3 driven by the second driving voltage VDD has a higher operating speed than the conventional latch circuit driven and operated by the first driving voltage VDDI. In addition, since the output signal OUT driven by the second driving voltage VDD which is an operating voltage of the internal circuit (not shown) of the semiconductor memory device is generated, the output signal OUT can be directly used in the internal circuit. In addition, unlike the conventional signal input circuit having a level shifter used for level shifting of the output signal OUT, the signal input circuit of this embodiment uses the PMOS transistors P32-P34 of the driving controller 32. The level shifter 2 is used to generate an internal enable signal ENI for reliably turning off. Since the level shifter 2 works in conjunction with the latch circuit 3, the delay time required for the signal input circuit to generate the output signal OUT is greatly reduced.

도 4를 참고하면 본 실시예의 신호입력회로에서 출력되는 출력신호(OUT)의 출력타이밍은 종래의 신호입력회로에서 출력되는 출력신호뿐만 아니라 래치회로의 출력신호와 비교해도 빠른 것을 알 수 있다. 이는 레벨시프터(2) 및 래치회로(3)가 동시에 동작하고, 래치회로(3)가 제2 구동전압(VDD)으로 구동되기 때문이다.Referring to FIG. 4, it can be seen that the output timing of the output signal OUT output from the signal input circuit of this embodiment is faster than the output signal of the latch circuit as well as the output signal output from the conventional signal input circuit. This is because the level shifter 2 and the latch circuit 3 operate simultaneously, and the latch circuit 3 is driven to the second driving voltage VDD.

도 1은 종래기술에 따른 신호입력회로의 회로도이다.1 is a circuit diagram of a signal input circuit according to the prior art.

도 2는 본 발명의 일실시예에 따른 신호입력회로의 구성을 도시한 블럭도이다. 2 is a block diagram showing the configuration of a signal input circuit according to an embodiment of the present invention.

도 3은 도 2에 도시된 신호입력회로의 회로도이다. FIG. 3 is a circuit diagram of the signal input circuit shown in FIG. 2.

도 4는 본 발명의 일실시예에 따른 신호입력회로에 의한 동작속도 개선 효과를 보여주기 위한 도면이다. 4 is a view showing an operation speed improvement effect by the signal input circuit according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

2: 레벨시프터 3: 래치회로2: level shifter 3: latch circuit

30: 구동신호생성부 32: 구동조절부30: drive signal generation unit 32: drive control unit

34: 구동부 36: 래치부34: drive portion 36: latch portion

Claims (11)

인에이블신호를 입력받아 레벨시프팅하여 내부인에이블신호를 생성하는 레벨시프터; 및A level shifter which receives the enable signal and level shifts the internal enable signal to generate an internal enable signal; And 상기 내부인에이블신호 및 상기 인에이블신호에 의해 구동되어, 입력신호를 래치하여 출력하는 래치회로를 포함하는 신호입력회로.And a latch circuit driven by the internal enable signal and the enable signal to latch and output an input signal. 제 1 항에 있어서, 상기 레벨시프터는 제1 구동전압과 접지전압 사이를 스윙하는 인에이블신호를 레벨시프팅하여 제1 구동전압보다 높은 레벨인 제2 구동전압과 접지전압 사이를 스윙하는 상기 내부인에이블신호를 생성하는 신호입력회로.2. The method of claim 1, wherein the level shifter is the internal which swings between a second driving voltage and a ground voltage at a level higher than the first driving voltage by level shifting an enable signal swinging between the first driving voltage and the ground voltage. Signal input circuit for generating an enable signal. 제 2 항에 있어서, 상기 레벨시프터는The method of claim 2, wherein the level shifter 제1 노드와 접지전압 사이에 연결되어, 상기 인에이블신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제1 풀다운소자;A first pull-down element connected between a first node and a ground voltage to pull down the first node in response to the enable signal; 제2 노드와 접지전압 사이에 연결되어, 상기 인에이블신호의 반전신호에 응답하여 상기 제2 노드를 풀다운 구동하는 제2 풀다운소자;A second pull-down element connected between a second node and a ground voltage to pull down the second node in response to an inversion signal of the enable signal; 상기 제2 구동전압과 상기 제1 노드 사이에 연결되어, 상기 제2 노드의 신호에 응답하여 상기 제1 노드를 풀업구동하는 제1 풀업소자; 및A first pull-up element connected between the second driving voltage and the first node to pull-up the first node in response to a signal of the second node; And 상기 제2 구동전압과 상기 제2 노드 사이에 연결되어, 상기 제1 노드의 신호에 응답하여 상기 제2 노드를 풀업구동하는 제2 풀업소자를 포함하는 신호입력회로.And a second pull-up element connected between the second driving voltage and the second node to pull-up the second node in response to a signal of the first node. 제 3 항에 있어서, 상기 제1 및 제2 풀다운소자는 NMOS 트랜지스터이고, 상기 제1 및 제2 풀업소자는 PMOS 트랜지스터인 신호입력회로.4. The signal input circuit according to claim 3, wherein the first and second pull-down elements are NMOS transistors, and the first and second pull-up elements are PMOS transistors. 제 1 항에 있어서, 상기 인에이블신호는 제1 구동전압과 접지전압 사이를 스윙하고, 상기 내부인에이블신호는 상기 제1 구동전압보다 높은 레벨인 제2 구동전압과 접지전압 사이를 스윙하는 신호입력회로.The signal input of claim 1, wherein the enable signal swings between a first driving voltage and a ground voltage, and the internal enable signal swings between a second driving voltage and a ground voltage at a level higher than the first driving voltage. Circuit. 제 5 항에 있어서, 상기 래치회로는 The method of claim 5, wherein the latch circuit 상기 제2 구동전압으로 구동되어, 상기 입력신호를 입력받아 풀업신호 및 풀다운신호를 생성하는 구동신호생성부;A driving signal generation unit driven by the second driving voltage to receive the input signal and generate a pull-up signal and a pull-down signal; 상기 제2 구동전압으로 구동되어, 상기 내부인에이블신호에 응답하여 턴온되는 적어도 하나의 스위치소자로 구성되어 상기 구동신호생성부의 구동을 조절하는 구동조절부; 및A driving controller configured to be driven by the second driving voltage and configured to include at least one switch element turned on in response to the internal enable signal to regulate driving of the driving signal generator; And 상기 풀업신호 및 풀다운신호를 입력받아 출력노드를 구동하는 구동부를 포함하는 신호입력회로.And a driver configured to receive the pull-up signal and the pull-down signal to drive an output node. 제 6 항에 있어서, 상기 구동신호생성부는 The method of claim 6, wherein the drive signal generation unit 상기 제2 구동전압과 제1 노드 사이에 연결되어, 제2 노드의 신호에 응답하여 제1 노드를 풀업구동하는 제1 풀업소자;A first pull-up element connected between the second driving voltage and a first node to pull up the first node in response to a signal of a second node; 상기 제2 구동전압과 상기 제2 노드 사이에 연결되어, 상기 제1 노드의 신호에 응답하여 상기 제2 노드를 풀업구동하는 제2 풀업소자;A second pull-up element connected between the second driving voltage and the second node to pull-up the second node in response to a signal of the first node; 상기 제1 노드와 제3 노드 사이에 연결되어, 상기 제2 노드의 신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제1 풀다운소자;A first pull-down element connected between the first node and a third node to pull down the first node in response to a signal of the second node; 상기 제2 노드와 제4 노드 사이에 연결되어, 상기 제1 노드의 신호에 응답하여 상기 제2 노드를 풀다운 구동하는 제2 풀다운소자;A second pull-down element connected between the second node and a fourth node to pull down the second node in response to a signal of the first node; 상기 제3 노드와 제5 노드 사이에 연결되어, 상기 입력신호를 입력받아 턴온되는 제1 입력소자;A first input element connected between the third node and a fifth node, the first input element being turned on to receive the input signal; 상기 제4 노드와 상기 제5 노드 사이에 연결되어, 상기 입력신호의 반전신호를 입력받아 턴온되는 제2 입력소자; 및A second input element connected between the fourth node and the fifth node and turned on to receive an inverted signal of the input signal; And 상기 제5 노드와 접지전압 사이에 연결되어, 상기 인에이블신호에 응답하여 턴온되는 인에이블소자를 포함하는 신호입력회로.And an enable element connected between the fifth node and a ground voltage and turned on in response to the enable signal. 상기 제7 항에 있어서, 상기 구동조절부는The method of claim 7, wherein the drive control unit 상기 제2 구동전압과 상기 제1 노드 사이에 연결되어, 상기 내부인에이블신호에 응답하여 턴온되는 제1 스위치소자;A first switch device connected between the second driving voltage and the first node and turned on in response to the internal enable signal; 상기 제2 구동전압과 상기 제2 노드 사이에 연결되어, 상기 내부인에이블신호에 응답하여 턴온되는 제2 스위치소자; 및A second switch element connected between the second driving voltage and the second node and turned on in response to the internal enable signal; And 상기 제1 노드와 상기 제2 노드 사이에 연결되어, 상기 내부인에이블신호에 응답하여 턴온되는 제3 스위치소자를 포함하는 신호입력회로.And a third switch device connected between the first node and the second node and turned on in response to the internal enable signal. 제 8 항에 있어서, 상기 제1 내지 제3 스위치소자는 PMOS 트랜지스터인 신호입력회로.The signal input circuit according to claim 8, wherein the first to third switch elements are PMOS transistors. 제 6 항에 있어서, 상기 구동부는The method of claim 6, wherein the driving unit 상기 제2 구동전압과 상기 출력노드 사이에 연결되어, 상기 풀업신호에 응답하여 턴온되는 풀업소자; 및A pull-up element connected between the second driving voltage and the output node and turned on in response to the pull-up signal; And 상기 출력노드와 접지전압 사이에 연결되어, 상기 풀다운신호에 응답하여 턴온되는 풀다운소자를 포함하는 신호입력회로.And a pull-down element connected between the output node and the ground voltage and turned on in response to the pull-down signal. 제 6 항에 있어서, 상기 출력노드의 신호를 래치하여 출력하는 래치부를 더 포함하는 신호입력회로.The signal input circuit of claim 6, further comprising a latch unit configured to latch and output the signal of the output node.
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