KR20110127885A - 엘이디 패키지 제조방법 - Google Patents

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Abstract

엘이디 패키지를 제공한다.
본 발명은 메탈기판을 제공하는 단계 ; 상기 메탈기판의 상부면에 일정두께의 절연층을 형성하고, 상기 절연층상에 패턴회로층을 형성하는 단계 ;상기 절연층과 패턴회로층을 식각하여 메탈기판의 상부면을 외부로 노출시키는 칩배치홈을 형성하는 단계 ; 상기 칩배치홈에 배치되는 발광칩을 메탈기판상에 다이 어태칭하는 단계 ; 및 상기 발광칩을 패턴회로층의 접속패드와 도전성 와이어를 매개로 와이어본딩하는 단계를 포함한다.

Description

엘이디 패키지 제조방법{Light Emitting Diode Package Fabrication Method}
본 발명은 엘이디 패키지를 제조하는 방법에 관한 것으로, 더욱 상세히는 전체구조 및 제조공정을 단순화하면서 메탈기판의 상부면의 단순한 설계변형에 의하여 발광칩과 메탈기판을 직접 접촉시켜 발광칩에서 발생한 열을 외부로 방출하는 방열효율을 높일 수 있는 엘이디 패키지 제조방법에 관한 것이다.
일반적으로 발광 다이오드(Light Emitting Diode; 이하, 엘이디이라함.)는 반도체의 p-n 접합구조를 이용하여 주입된 소수캐리어(전자 또는 양공)를 만들어내고, 이들의 재결합(再結合)에 의하여 전기에너지를 빛에너지로 바꾸어 주어 발광시키는 전자부품이다. 즉, 특정 원소의 반도체에 순방향 전압을 가하면 양극과 음극의 접합 부분을 통해 전자와 정공이 이동하면서 서로 재결합하는데 전자와 정공이 떨어져 있을 때 보다 작은 에너지가 되므로 이때 발생하는 에너지의 차이로 인해 빛을 방출한다.
상기 엘이디로부터 나오는 빛의 영역은 레드(630nm~780nm)로부터 블루-자외선(Ultra Violet)(350nm)까지로 블루, 그린 및 화이트까지도 포함하고 있으며,엘이디는 백열전구와 형광등과 같은 기존의 광원에 비해 저전력소비, 고효율, 장시간 동작 수명등의 장점을 가지고 있어 그 수요가 지속적으로 증가하고 있는 실정이다.
이러한 엘이디는 최근에 모바일 단말기의 소형조명에서 실내외의 일반조명, 자동차 조명, 대형 LCD(Liquid Crystal Display)용 백라이트(Backlight)로 그 적용범위가 점차 확대되고 있다.
도 3(a)(b)(c)는 종래 엘이디 패키지를 도시한 구성도로서, 종래의 엘이디 패키지(10)는 도 3(a)에 도시한 바와 같이, 적어도 한층이상의 세라믹시트가 적층되고, 상부면에 상부단자인 접속패드(11a)와 하부면에 하부단자인 솔더링 패드(11a)를 각각 형성한 세라믹기판(11)과, 상기 세라믹기판(11)상에 다이어태칭되는 발광칩(12)과, 상기 발광칩(20)의 본딩패드에 일단이 와이어본딩되고 상기 접속패드(11a)에 와이어본딩되는 도전성 와이어(13) 및 상기 발광칩(12)을 덮으면서 보호하도록 세라믹기판상에 투명수지로 성형되는 수지부(14)를 포함하는 세라믹형 엘이디 패키지로 구성된다.
또한, 종래의 엘이디 패키지(20)는 도 3(b)에 도시한 바와 같이, 상부로 개방된 캐비티를 구비하는 패키지 본체(21)를 상부면에 성형하는 메탈기판(22)과, 상기 패키지본체(21)에 구비된 히트싱크(23)상에 탑재되는 발광칩(24)과, 상기 패키지 본체(21)에 일체로 성형된 리드 프레임(21a)에 일단이 와이어본딩되고 상기 발광칩(24)에 타단이 와이어본딩되는 도전성 와이어(25) 및 상기 패키지본체의 캐비티내에 투명수지로 채워지는 수지부(26)를 포함하는 리드프레임형 엘이디 패키지로 구성된다.
그러나, 이러한 종래의 엘이디 패키지(10)(20)는 발광칩의 발광시 발생하는 열을 발생하는 경로가 세라믹 기판(11)에 형성된 방열용 비아홀(11c)을 통하여 외부로 방출시키거나 패키지본체(21)에 구비된 히트싱크(23)를 통하여 외부로 방출시키는 구조를 갖기 때문에 열방출 경로가 길고 복잡하여 방열효율을 높이는데 한계가 있고, 제조원가를 상승시키는 요인으로 작용하였다.
또한, 엘이디 패키지(10,20)의 전체구조가 복잡하고, 구성부품수가 많으며, 수지부(26)를 채우기 위한 패키지 본체(21)를 반드시 필요로 하기 때문에 제조원가를 줄여 가격경쟁력을 높이는데 한계가 있었다.
이에 따라, 방열효율을 높이고, 전체구조를 단순화하여 제조원가를 낮추기 위하여 도 3(c)에 도시한 바와 같이, 메탈기판(31)상에 절연층(32)을 형성하고, 상기 절연층(33)상에 메탈패드를 형성하기 위한 패턴회로층(33)을 형성한 다음, 도전성 페이스트(34)를 매개로 발광칩(35)을 탑재하는 엘이디 패키지(30)를 개발하게 되었다.
그러나, 이러한 종래의 엘이디 패키지(30)는 메탈기판(31)과 패턴회로층(33)사이에 일정두께를 갖는 절연층(32)를 구비하는 절연구조를 갖기 때문에 상기 발광칩(35)의 발광시 발생한 열을 메탈기판(31)을 통하여 열방출하는 과정에서 상기 절연층(32)에 의해서 열전도율을 저하시키게 되고 이로 인하여 엘이디 패키지의 방열효율을 저하시키고, 패키지의 사용수면을 단축시키는 요인으로 작용하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 그 목적은 전체구조 및 제조공정을 단순화하면서 메탈기판의 상부면의 단순한 설계변형에 의하여 발광칩과 메탈기판을 직접 접촉시켜 발광칩에서 발생한 열을 외부로 방출하는 방열효율을 높일 수 있는 엘이디 패키지 제조방법을 제공한다.
상기 목적을 달성하기 위한 구체적인 수단으로서 본 발명은, 메탈기판을 제공하는 단계 ; 상기 메탈기판의 상부면에 일정두께의 절연층을 형성하고, 상기 절연층상에 패턴회로층을 형성하는 단계 ;상기 절연층과 패턴회로층을 식각하여 메탈기판의 상부면을 외부로 노출시키는 칩배치홈을 형성하는 단계 ; 상기 칩배치홈에 배치되는 발광칩을 메탈기판상에 다이 어태칭하는 단계 ; 및 상기 발광칩을 패턴회로층의 접속패드와 도전성 와이어를 매개로 와이어본딩하는 단계를 포함하는 엘이디 패키지 제조방법을 제공한다.
바람직하게, 상기 칩배치홈을 형성하는 단계는 상기 패턴회로층에 마스크를 형성하는 단계 ; 상기 메탈기판의 상부면을 노출시키도록 상기 마스크를 통해 노출되는 패턴회로층과 더불어 절연층을 순차적으로 건식 또는 습식으로 식각하는 단계 ; 및 상기 마스크를 제거하는 단계를 포함한다.
더욱 바람직하게, 상기 칩배치홈을 형성하는 단계는 상기 칩배치홈의 바닥면을 메탈기판의 상부면 보다 상대적으로 낮게 형성한다.
바람직하게, 상기 와이어본딩하는 단계이후에 상기 발광칩의 발광색에 따라 백색광으로 변환시킬 수 있도록 발광칩의 발광색을 파장변화시키는 형광물질을 포함하는 투명성 수지로 성형되는 몰딩부를 메탈기판 상부면에 성형하는 단계를 더 포함한다.
본 발명에 의하면, 메탈기판의 상부면에 형성된 절연층과 패턴회로층을 식각하여 메탈기판을 외부로 노출시키는 칩배치홈을 형성한 다음 칩배치홈에 발광칩을 다이어태칭함으로써 발광칩의 발광시 발생하는 열을 메탈기판을 통하여 외부로 방출시킬 수 있기 때문에, 발광칩의 열방출경로를 단순화하면서 방열효율을 높여 발광칩의 사용수명을 연장하고, 패키지의 자체구조 및 제조공정을 단순화하여 제조원가를 절감할 수 있는 효과가 얻어진다.
도 1(a) 내지 도 1(f)는 본 발명의 실시예에 따른 엘이디 패키지 제조방법에 의해서 제조하는 공정을 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 엘이디 패키지 제조방법을 도시한 순서도이다.
도 3은 종래기술에 따른 엘이디 패키지를 도시한 것으로서,
a)는 세라믹 엘이디 패키지이고,
b)는 리드프레임 엘이디 패키지이며,
c)는 엘이디 패키지이다.
본 발명의 바람직한 실시예에 대해서 첨부된 도면을 따라 더욱 상세히 설명한다.
본 발명의 실시예에 따른 엘이디 패키지(100)는 도 1(a) 내지 도 1(f) 및 도 2에 도시한 바와 같이, 메탈기판을 제공하는 단계(S1), 절연층과 패턴회로층을 형성하는 단계(S2), 칩배치홈을 형성하는 단계(S3), 다이 어태칭 하는 단계(S4) 및 와이어본딩하는 단계(S5)를 포함한다.
상기 메탈기판(110)을 제공하는 단계(S)는 도 1(a)에 도시한 바와 같이, 발광칩(120)이 탑재되도록 일정두께를 갖는 금속소재의 베이스기판을 제공하는 것이다.
이러한 메탈기판(110)은 열전도성이 높은 구리, 알루미늄 또는 이를 포함하는 합금소재로 이루어진 일정두께의 판재로 이루어질 수 있으며, 방열특성을 향상시키기 위해서 하부면에 방열돌출부를 형성하도록 압출성형 히트싱크로 이루어질 수 있다.
여기서, 메탈기판(110)의 표면 전체 또는 일부에는 절연층(111)의 부착율을 높여 절연층의 박리현상을 방지할 수 있도록 미도시된 샌딩노즐을 통하여 분사되는 투사재에 의해서 일정크기의 표면 거칠기를 부여할 수도 있다.
상기 절연층(111)과 패턴회로층(112)을 형성하는 단계(S2)는 도 1(b)에 도시한 바와 같이, 상기 메탈기판(110)의 상부면에 일정두께의 절연층(111)을 적어도 한층 형성한 다음, 상기 절연층(111)상에 패턴회로층(12)을 적어도 한층 형성하는 것이다.
상기 절연층(111)은 상기 메탈기판(110)의 상부면에 일정두께로 도포되는 에폭시층을 형성되거나 양극산화공정에 의해서 일정두께로 형성되는 산화막인 알루미나층으로 구비될 수도 있다.
상기 칩배치홈(114)을 형성하는 단계(S3)는 도 1(c)와 도 1(d)에 도시한 바와 같이, 상기 메탈기판(110)상에 적층된 절연층(111)과 패턴회로층(112)을 식각하여 메탈기판(110)의 상부면을 외부로 국부적으로 노출시킴으로써 발광칩(120)이 배치되는 칩배치홈(114)을 형성하는 것이다.
상기 칩배치홈(113)을 형성하는 단계는 상기 패턴회로층(111)에 개구부(113a)를 갖는 필름형태의 마스크(113)를 라미네이션에 의해서 형성하고, 상기 메탈기판(110)의 상부면을 외부노출시키도록 상기 마스크(113)의 개구부(113a)를 통해 외부 노출되는 특정영역의 패턴회로층(112)과 더불어 절연층(111)을 순차적으로 식각하여 제거한 다음, 상기 마스크(113)를 패턴회로층(112)으로부터 제거함으로써 칩배치홈(113)을 형성할 수 있는 것이다.
여기서, 상기 패턴회로층(112)과 절연층(111)은 스퍼터 에칭, 이온 반응성 에칭과 같은 건식식각 또는 노광과 현상, 에칭액에 의한 습식식각공정에 의해서 식각되어 제거될 수 있다.
또한, 상기 발광칩이 탑재되는 칩배치홈(113)의 바닥면은 상기 메탈기판(110)의 상부면과 바닥면이 동일하도록 식각되는 패턴회로층과 절연층에 의해서 형성될 수도 있지만 이에 한정되는 것은 아니며 발광칩(120)을 탑재하는 공정을 안정적으로 수행하면서 패키지 전체높이를 낮추어 소형화할 수 있도록 메탈기판(110)의 상부면보다 상대적으로 낮은 바닥면을 갖도록 형성할 수도 있다.
상기 다이 어태칭하는 단계(S4)는 도 1(e)에 상기 절연층(111) 및 패턴회로층(112)의 식각공정에 의해서 형성된 칩배치홈(113)의 바닥면에 페이스트(115)를 매개로 발광칩(120)을 정위치시키도록 탑재하는 것이다.
상기 와이어본딩하는 단계(S5)는 도 1(f)에 도시한 바와 같이 상기 칩배치홈(113)에 다이어태칭된 발광칩(120)과 상기 패턴회로층(113)에 형성된 접속패드사이를 도전성 와이어(130)를 매개로 와이어본딩함으로써 메탈기판상에 발광칩이 탑재되고, 발광칩이 도전성와이어를 매개로 패넌회로층에 전기적으로 연결된 엘이디 패키지를 제조하게 되는 것이다.
한편, 상기 메탈기판(110)은 도 1(g)에 도시한 바와 같이 상기 발광칩(120)의 발광색에 따라 백색광으로 변환시킬 수 있도록 발광칩(120)의 발광색을 파장변화시키는 광파장변환수단인 형광물질을 포함하는 수지재에 의해서 성형되는 몰딩부(140)를 메탈기판 상부면에 구비할 수도 있다.
이러한 몰딩부(140)에 의해서 상기 발광칩과 도전성 와이어는 외부환경으로부터 보호함과 동시에 수지재에 포함된 형광물질에 의해서 백색광을 구현할 수 있는 것이다.
이러한 형광물질은 상기 발광칩(120)으로부터 발광되는 1차 파장인 청색광을 2차 파장인 백색광으로 변환되도록 파장을 변환시키는 파장변환수단이며, 이는 YAG(이트륨-알루미늄-가네트계) 또는 TAG(터븀-알루미늄-가네트계) 또는 실리케이트(Silicate)계 등을 포함한 분말로 이루어져 주제인 투명성 수지에 포함되며, 엘로우(Yellow) 또는 레드(Red)를 혼합한 형태 모두를 포함한다.
본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있음을 밝혀두고자 한다.
110 : 메탈기판 111 : 절연층
112 : 패턴회로층 113 : 칩배치홈
114 : 마스크 115 : 페이스ㅌ
120 : 발광칩 130 : 도전성 와이어
150 : 성형부

Claims (4)

  1. 메탈기판을 제공하는 단계 ;
    상기 메탈기판의 상부면에 일정두께의 절연층을 형성하고, 상기 절연층상에 패턴회로층을 형성하는 단계 ;
    상기 절연층과 패턴회로층을 식각하여 메탈기판의 상부면을 외부로 노출시키는 칩배치홈을 형성하는 단계 ;
    상기 칩배치홈에 배치되는 발광칩을 메탈기판상에 다이 어태칭하는 단계 ; 및
    상기 발광칩을 패턴회로층의 접속패드와 도전성 와이어를 매개로 와이어본딩하는 단계를 포함하는 엘이디 패키지 제조방법.
  2. 제1항에 있어서,
    상기 칩배치홈을 형성하는 단계는
    상기 패턴회로층에 마스크를 형성하는 단계 ;
    상기 메탈기판의 상부면을 노출시키도록 상기 마스크를 통해 노출되는 패턴회로층과 더불어 절연층을 순차적으로 건식 또는 습식으로 식각하는 단계 ; 및
    상기 마스크를 제거하는 단계를 포함함을 특징으로 하는 엘이디 패키지 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 칩배치홈을 형성하는 단계는 상기 칩배치홈의 바닥면을 메탈기판의 상부면 보다 상대적으로 낮게 형성함을 특징으로 하는 함을 특징으로 하는 엘이디 패키지 제조방법.
  4. 제1항에 있어서,
    상기 와이어본딩하는 단계이후에 상기 발광칩의 발광색에 따라 백색광으로 변환시킬 수 있도록 발광칩의 발광색을 파장변화시키는 형광물질을 포함하는 투명성 수지로 성형되는 몰딩부를 메탈기판 상부면에 성형하는 단계를 더 포함함을 특징으로 하는 엘이디 패키지 제조방법.

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* Cited by examiner, † Cited by third party
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KR101321001B1 (ko) * 2011-12-26 2013-10-22 주식회사 루멘스 발광소자 패키지 및 발광소자 패키지 제조방법
KR101464635B1 (ko) * 2013-03-22 2014-11-24 코아셈(주) 회로 기판 및 이의 제조 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101321001B1 (ko) * 2011-12-26 2013-10-22 주식회사 루멘스 발광소자 패키지 및 발광소자 패키지 제조방법
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