KR20110114627A

KR20110114627A - Receptor apparatus

Info

Publication number: KR20110114627A
Application number: KR1020117018543A
Authority: KR
Inventors: 세이이치 오자와
Original assignee: 쟈인 에레쿠토로닉스 가부시키가이샤
Priority date: 2009-04-14
Filing date: 2010-04-12
Publication date: 2011-10-19
Also published as: JP2010251942A; TW201130280A; CN102396177A; WO2010119837A1; EP2421192A1; US20120020438A1

Abstract

수신 장치(1)는, 직렬 데이터를 수신하는 장치로서, 표본화부(10), 엣지 검출부(20), 논리합 연산부(31), 타이밍 결정부(40), 레지스터부(51), 선택부(60) 및 랫치부(70)를 구비한다. 엣지 검출부(20)는, 표본화부(10)로부터 출력되는 데이터 OSD[n]을 입력하고, 서로 인접하는 데이터 OSD[n]과 데이터 OSD[n+1]의 배타적 논리합을 연산하고, 이 배타적 논리합 연산의 결과인 데이터 EDG[n]을 출력한다. 논리합 연산부(31)는, 엣지 검출부(20)로부터 출력되는 데이터 EDG[n]을 입력하고, 기준치를 n₀로 하여 차(n-n₀)를 값 M으로 제산했을 때의 잉여가 m으로 되는 각 n에 대한 데이터 EDG[n]의 논리합을 소정 기간에 걸쳐 연산하여, 그 논리합 연산의 결과인 데이터 EDGFLG[m]을 출력한다.The reception device 1 is a device for receiving serial data, and includes a sampling unit 10, an edge detection unit 20, an OR operation unit 31, a timing determination unit 40, a register unit 51, and a selection unit 60. ) And the latch unit 70. The edge detector 20 inputs the data OSD [n] output from the sampling unit 10, calculates an exclusive OR of adjacent data OSD [n] and the data OSD [n + 1], and calculates this exclusive OR. Outputs the data EDG [n] that is the result of the operation. The OR operation unit 31 inputs the data EDG [n] output from the edge detection unit 20, and each n whose surplus is m when the difference (nn ₀ ) is divided by the value M with reference value n ₀ . The logical sum of the data EDG [n] is calculated over a predetermined period of time, and the data EDGFLG [m] that is the result of the logical sum operation is output.

Description

Receiver device {RECEPTOR APPARATUS}

본 발명은 입력되는 직렬(serial) 데이터를 수신하는 장치에 관한 것이다.The present invention relates to an apparatus for receiving input serial data.

입력되는 직렬 데이터를 수신하는 장치로서 과표본화(over sampling) 기술을 이용한 것이 알려져 있다. 이러한 수신 장치는 직렬 데이터의 비트율(bit rate)의 M배(M은 3이상의 정수)의 주파수로 직렬 데이터를 표본화하고, 각 표본화에서 얻어진 데이터에 기초하여, 직렬 데이터의 비트 천이(遷移) 타이밍을 결정함과 아울러, 각 비트값을 결정한다. 비특허 문헌 1에 기재된 수신 장치는 과표본화 기술을 이용한 것으로서, 빠른 지터(jitter)에 대응하기 위해서 추종의 지연을 억제하는 것을 의도하여 설계된 것이다.As an apparatus for receiving input serial data, it is known to use an oversampling technique. Such a receiving apparatus samples the serial data at a frequency of M times the bit rate of the serial data (M is an integer of 3 or more), and based on the data obtained in each sampling, the bit transition timing of the serial data is determined. In addition to the determination, each bit value is determined. The receiving device described in Non-Patent Document 1 uses an oversampling technique and is designed with the intention of suppressing the following delay in order to cope with fast jitter.

Bong-Joon Lee, Moon-Sang Hwang, Jaeha Kim, "A Quad 3.125Gbps Transceiver Cell with All-Digital Data Recovery Circuits," 2005 Symposiumon VLSI Circuits Digest of Technical Papers 24-3 Bong-Joon Lee, Moon-Sang Hwang, Jaeha Kim, "A Quad 3.125Gbps Transceiver Cell with All-Digital Data Recovery Circuits," 2005 Symposiumon VLSI Circuits Digest of Technical Papers 24-3

그렇지만, 비특허 문헌 1에 기재된 수신 장치는, 평균화 처리 등에 복수의 가산기를 사용할 필요가 있으므로, 회로 규모가 크고, 고속화가 곤란하다. 본 발명은 상기 문제점을 해소하기 위해 이루어진 것이고, 회로 규모를 작게 할 수가 있어 고속화가 용이한 수신 장치를 제공하는 것을 목적으로 한다.However, since the receiver described in Non-Patent Document 1 needs to use a plurality of adders for averaging processing or the like, the circuit scale is large and it is difficult to speed up. The present invention has been made to solve the above problems, and an object of the present invention is to provide a receiving device which can reduce the circuit scale and easily speeds up.

본 발명과 관련되는 수신 장치는, 입력되는 직렬 데이터를 수신하는 장치로서, (1) 직렬 데이터의 비트율의 M배의 주파수로 직렬 데이터를 표본화하고, 제n회의 표본화에서 얻어진 데이터 OSD[n]을 순차적으로 출력하는 표본화부와, (2) 표본화부로부터 순차적으로 출력되는 데이터 OSD[n]을 입력하고, 서로 인접하는 데이터 OSD[n]과 데이터 OSD[n+1]의 배타적 논리합을 연산하고, 이 배타적 논리합 연산의 결과인 데이터 EDG[n]을 출력하는 엣지 검출부(edge detection part)와, (3) 엣지 검출부로부터 출력되는 데이터 EDG[n]을 입력하고, 기준치를 n₀로 하여 차(n-n₀)를 값 M으로 제산했을 때의 잉여가 m으로 되는 각 n에 대한 데이터 EDG[n]의 논리합을 소정 기간에 걸쳐 연산하여, 그 논리합 연산의 결과인 데이터 EDGFLG[m]을 출력하는 논리합 연산부와, (4) 논리합 연산부로부터 출력되는 데이터 EDGFLG[m]을 입력하고, 이 데이터 EDGFLG[m]에 기초하여 직렬 데이터의 비트 천이 타이밍을 결정하고, 이 비트 천이 타이밍을 나타내는 데이터 PHSEL[m]을 출력하는 타이밍 결정부와, (5) 표본화부로부터 순차적으로 출력되는 데이터 OSD[n]을 입력하고, 이 데이터 OSD[n]에 소정의 시간의 지연을 준 후에 이 데이터 OSD[n]을 순차적으로 출력하는 레지스터부와, (6) 레지스터부로부터 순차적으로 출력되는 데이터 OSD[n]을 입력함과 아울러, 타이밍 결정부로부터 출력되는 데이터 PHSEL[m]을 입력하여, 데이터 PHSEL[m]에 기초하여 데이터 OSD[n] 중에서 선택한 데이터 OSD[n]을 출력하는 선택부(selection part)를 구비하는 것을 특징으로 한다. 다만, M은 3 이상의 정수이고, m은 0이상 M미만의 각 정수이고, n은 임의의 정수이다.A receiving apparatus according to the present invention is an apparatus for receiving input serial data, which includes (1) sampling serial data at a frequency of M times the bit rate of serial data, and outputting data OSD [n] obtained in the nth sampling. Inputs a sampler to sequentially output and (2) data OSD [n] sequentially output from the sampler, and calculates an exclusive OR of adjacent data OSD [n] and data OSD [n + 1], (3) An edge detection part for outputting the data EDG [n] that is the result of the exclusive OR operation, and (3) the data EDG [n] output from the edge detection part are input, and the difference is set to n ₀ (nn). _0), the logical sum operating section to the remainder when divided by the value M by computing over a time period given the logical sum of data EDG [n] for each n is in m, it outputs the resulting data EDGFLG [m] of the OR operation And (4) from the OR operation unit. A timing determining unit which inputs the output data EDGFLG [m], determines the bit transition timing of the serial data based on the data EDGFLG [m], and outputs the data PHSEL [m] indicating the bit transition timing; 5) a register section for inputting data OSD [n] sequentially output from the sampling section, giving a predetermined time delay to the data OSD [n], and then sequentially outputting this data OSD [n], (6 ) Input data OSD [n] sequentially output from the register section, data PHSEL [m] output from the timing determining section, and data selected from the data OSD [n] based on data PHSEL [m]. And a selection part for outputting OSD [n]. However, M is an integer of 3 or more, m is each integer of 0 or more and less than M, and n is an arbitrary integer.

본 발명과 관련되는 수신 장치에서는, 표본화부에 있어서, 입력 직렬 데이터의 비트율의 M배의 주파수로 입력 직렬 데이터가 표본화되고, 제n회의 표본화에서 얻어진 데이터 OSD[n]이 출력된다. 표본화부로부터 출력되는 데이터 OSD[n]은 엣지 검출부에 입력된다. 이 엣지 검출부에 있어서, 서로 인접하는 데이터 OSD[n]과 데이터 OSD[n+1]의 배타적 논리합이 연산되어, 이 배타적 논리합 연산의 결과인 데이터 EDG[n]이 출력된다.In the receiving apparatus according to the present invention, in the sampling unit, the input serial data is sampled at a frequency of M times the bit rate of the input serial data, and the data OSD [n] obtained by the nth sampling is output. The data OSD [n] output from the sampling unit is input to the edge detector. In this edge detector, an exclusive OR of adjacent data OSD [n] and data OSD [n + 1] is calculated, and data EDG [n] that is the result of this exclusive OR operation is output.

엣지 검출부로부터 출력되는 데이터 EDG[n]은 논리합 연산부에 입력된다. 이 논리합 연산부에 있어서, 기준치를 n₀로 하여 차(n-n₀)를 값 M으로 제산했을 때의 잉여가 m으로 되는 각 n에 대한 데이터 EDG[n]의 논리합이 소정 기간에 걸쳐 연산되어, 그 논리합 연산의 결과인 데이터 EDGFLG[m]이 출력된다. 논리합 연산부로부터 출력되는 데이터 EDGFLG[m]은 타이밍 결정부에 입력된다. 이 타이밍 결정부에 있어서, 이 데이터 EDGFLG[m]에 기초하여 직렬 데이터의 비트 천이 타이밍이 결정되고, 이 비트 천이 타이밍을 나타내는 데이터 PHSEL[m]이 출력된다.The data EDG [n] output from the edge detector is input to the logical sum calculator. In this logical sum calculating section, the logical sum of the data EDG [n] for each n whose surplus when the difference (nn ₀ ) is divided by the value M with the reference value n ₀ is m is calculated over a predetermined period. The data EDGFLG [m] that is the result of the OR operation is output. The data EDGFLG [m] output from the OR operation unit is input to the timing determination unit. In this timing determining unit, the bit transition timing of the serial data is determined based on this data EDGFLG [m], and data PHSEL [m] indicating the bit transition timing is output.

표본화부로부터 출력되는 데이터 OSD[n]은 레지스터부에 입력된다. 이 레지스터부에 있어서, 이 데이터 OSD[n]에 소정의 시간의 지연이 주어진 후에 이 데이터 OSD[n]이 출력된다. 레지스터부로부터 출력되는 데이터 OSD[n]은 선택부에 입력된다. 또, 타이밍 결정부로부터 출력되는 데이터 PHSEL[m]도 선택부에 입력된다. 그리고, 선택부에 있어서, 데이터 PHSEL[m]에 기초하여 데이터 OSD[n] 중에서 선택된 데이터 OSD[n]이 출력된다.The data OSD [n] output from the sampling unit is input to the register unit. In this register section, this data OSD [n] is output after a predetermined time delay is given to this data OSD [n]. The data OSD [n] output from the register section is input to the select section. The data PHSEL [m] output from the timing determining unit is also input to the selecting unit. In the selection unit, the data OSD [n] selected from the data OSD [n] is output based on the data PHSEL [m].

본 발명과 관련되는 수신 장치에서는, 논리합 연산부는, (a) 엣지 검출부로부터 출력되는 데이터 EDG[n]을 입력하고, 기준치를 n₀로 하여 차(n-n₀)를 값 M으로 제산했을 때의 잉여가 m으로 되는 각 n에 대한 데이터 EDG[n]의 논리합을 일정 기간에 걸쳐 연산하여, 그 논리합 연산의 결과인 데이터 EDGFLG0[m]을 출력하는 제1 연산부와, (b) 제1 연산부로부터 출력되는 데이터 EDGFLG0[m]을 입력하고, 이 데이터 EDGFLG0[m]에 일정 기간만큼 지연을 준 데이터 EDGFLG1[m]을 출력하는 지연부와, (c) 제1 연산부로부터 출력되는 데이터 EDGFLG0[m]을 입력하고, 지연부로부터 출력되는 데이터 EDGFLG1[m]을 입력하고, 이들 데이터 EDGFLG0[m]과 데이터 EDGFLG1[m]의 논리합을 연산하여, 그 논리합 연산의 결과인 데이터 EDGFLG[m]을 출력하는 제2 연산부를 포함하는 것이 매우 적합하다.In the reception apparatus according to the present invention, the logical sum calculating unit (a) inputs the data EDG [n] outputted from the edge detection unit and sets the reference value to n ₀ to divide the difference (nn ₀ ) by the value M. A first arithmetic unit that calculates a logical sum of data EDG [n] for each n whose m is m and outputs the data EDGFLG0 [m] that is the result of the OR operation, and (b) outputs from the first arithmetic unit A delay unit for inputting the data EDGFLG0 [m] to be output, and outputting the data EDGFLG1 [m] delayed by a predetermined period to the data EDGFLG0 [m], and (c) the data EDGFLG0 [m] output from the first operation unit. Inputs and outputs data EDGFLG1 [m] output from the delay unit, calculates the logical sum of these data EDGFLG0 [m] and the data EDGFLG1 [m], and outputs the data EDGFLG [m] that is the result of the logical sum operation. It is very appropriate to include two calculation units.

이 경우에는, 타이밍 결정부로부터 출력되어 선택부에 입력되는 데이터 PHSEL[m]은 이것에 대응하는 표본화부로부터 출력되는 데이터 OSD[n]에만이 아니라, 이것보다 전의 데이터 OSD[n]에도 기초하여 결정된다.In this case, the data PHSEL [m] output from the timing determiner and input to the selector is based not only on the data OSD [n] output from the sampler corresponding thereto, but also on the data OSD [n] before this. Is determined.

본 발명과 관련되는 수신 장치에서는, 논리합 연산부는, (a) 엣지 검출부로부터 출력되는 데이터 EDG[n]을 입력하고, 기준치를 n₀로 하여 차(n-n₀)를 값 M으로 제산했을 때의 잉여가 m으로 되는 각 n에 대한 데이터 EDG[n]의 논리합을 일정 기간에 걸쳐 연산하여, 그 논리합 연산의 결과인 데이터 EDGFLG0[m]을 출력하는 제1 연산부와, (b) 제1 연산부로부터 출력되는 데이터 EDGFLG0[m]을 입력하고, 이 데이터 EDGFLG0[m]에 일정 기간만큼 지연을 준 데이터 EDGFLG1[m]을 출력하는 제1 지연부와, (c) 제1 지연부로부터 출력되는 데이터 EDGFLG1[m]을 입력하고, 이 데이터 EDGFLG1[m]에 일정 기간만큼 지연을 준 데이터 EDGFLG2[m]을 출력하는 제2 지연부와, (d) 제1 연산부로부터 출력되는 데이터 EDGFLG0[m]을 입력하고, 제1 지연부로부터 출력되는 데이터 EDGFLG1[m]을 입력하고, 제2 지연부로부터 출력되는 데이터 EDGFLG2[m]을 입력하고, 이들 데이터 EDGFLG0[m]과 데이터 EDGFLG1[m]과 데이터 EDGFLG2[m]의 논리합을 연산하여, 그 논리합 연산의 결과인 데이터 EDGFLG[m]을 출력하는 제2 연산부를 포함하는 것이 매우 적합하다.In the reception apparatus according to the present invention, the logical sum calculating unit (a) inputs the data EDG [n] outputted from the edge detection unit and sets the reference value to n ₀ to divide the difference (nn ₀ ) by the value M. A first arithmetic unit that calculates a logical sum of data EDG [n] for each n whose m is m and outputs the data EDGFLG0 [m] that is the result of the OR operation, and (b) outputs from the first arithmetic unit A first delay unit for inputting the data EDGFLG0 [m] to be output, and outputting the data EDGFLG1 [m] given a delay to the data EDGFLG0 [m] for a predetermined period; and (c) the data EDGFLG1 [outputted from the first delay unit. m] and a second delay unit for outputting the data EDGFLG2 [m] delayed for a predetermined period to this data EDGFLG1 [m], and (d) the data EDGFLG0 [m] output from the first calculation unit. Inputs data EDGFLG1 [m] output from the first delay unit, and inputs the second delay unit from the second delay unit. Inputs the output data EDGFLG2 [m], calculates a logical sum of these data EDGFLG0 [m], data EDGFLG1 [m], and data EDGFLG2 [m], and outputs data EDGFLG [m] that is the result of the OR operation. It is very appropriate to include two calculation units.

이 경우에는, 타이밍 결정부로부터 출력되어 선택부에 입력되는 데이터 PHSEL[m]은 이것에 대응하는 표본화부로부터 출력되는 데이터 OSD[n]에만이 아니라, 이것보다 전 및 후의 데이터 OSD[n]에도 기초하여 결정된다.In this case, the data PHSEL [m] output from the timing determining section and input to the selecting section is not only used for the data OSD [n] outputted from the corresponding sampling section but also for the data OSD [n] before and after this. Determined on the basis of

본 발명과 관련되는 수신 장치에서는, 타이밍 결정부는, 논리합 연산부로부터 출력되는 데이터 EDGFLG[m]의 분포의 중앙값으로 직렬 데이터의 비트 천이 타이밍을 결정하고, 이 비트 천이 타이밍을 나타내는 데이터 PHSEL[m]을 출력하는 것이 매우 적합하다. 또, 타이밍 결정부는, 논리합 연산부로부터 출력되는 데이터 EDGFLG[m] 중에서 값 1로 되는 데이터가 2개 이상 있는 경우에, 그 중 종전의 데이터 PHSEL[m]이 나타내는 비트 천이 타이밍에 가까운 쪽으로 직렬 데이터의 비트 천이 타이밍을 결정하고, 이 비트 천이 타이밍을 나타내는 데이터 PHSEL[m]을 출력하는 것도 매우 적합하다.In the reception apparatus according to the present invention, the timing determining unit determines the bit transition timing of the serial data as the median value of the distribution of the data EDGFLG [m] output from the OR operation unit, and selects the data PHSEL [m] indicating the bit transition timing. It is very suitable to print. In addition, when there are two or more pieces of data ED1 in the data EDGFLG [m] output from the logical sum calculating unit, the timing determining unit selects serial data closer to the bit transition timing indicated by the previous data PHSEL [m]. It is also very suitable to determine the bit transition timing and output the data PHSEL [m] indicating the bit transition timing.

본 발명과 관련되는 수신 장치는, 가산기를 사용할 필요가 없기 때문에, 회로 규모를 작게 할 수가 있어 고속화가 용이하다.Since the receiver according to the present invention does not need to use an adder, the circuit scale can be made small and the speed is easy.

도 1은 제1 실시 형태와 관련되는 수신 장치(1)의 구성을 나타내는 도이다.
도 2는 제1 실시 형태와 관련되는 수신 장치(1)에 포함되는 표본화부(10), 엣지 검출부(20), 논리합 연산부(31) 및 타이밍 결정부(40) 각각의 동작을 설명하는 도이다.
도 3은 제1 실시 형태와 관련되는 수신 장치(1)에 포함되는 타이밍 결정부(40)의 동작을 설명하는 도이다.
도 4는 제1 실시 형태와 관련되는 수신 장치(1)에 포함되는 타이밍 결정부(40)의 동작을 설명하는 도이다.
도 5는 제1 실시 형태와 관련되는 수신 장치(1)에 포함되는 타이밍 결정부(40)의 동작을 설명하는 도이다.
도 6은 제1 실시 형태와 관련되는 수신 장치(1)에 포함되는 타이밍 결정부(40)의 동작을 설명하는 도이다.
도 7은 제1 실시 형태와 관련되는 수신 장치(1)에 포함되는 타이밍 결정부(40)의 동작을 설명하는 도이다.
도 8은 제1 실시 형태와 관련되는 수신 장치(1)에 포함되는 타이밍 결정부(40)의 동작을 설명하는 도이다.
도 9는 제1 실시 형태와 관련되는 수신 장치(1)에 포함되는 타이밍 결정부(40)의 동작을 설명하는 도이다.
도 10은 제1 실시 형태와 관련되는 수신 장치(1)의 동작 타이밍을 설명하는 도이다.
도 11은 제2 실시 형태와 관련되는 수신 장치(2)의 구성을 나타내는 도이다.
도 12는 제2 실시 형태와 관련되는 수신 장치(2)의 동작 타이밍을 설명하는 도이다.
도 13은 제3 실시 형태와 관련되는 수신 장치(3)의 구성을 나타내는 도이다.
도 14는 제3 실시 형태와 관련되는 수신 장치(3)의 동작 타이밍을 설명하는 도이다.1 is a diagram illustrating a configuration of a reception device 1 according to the first embodiment.
FIG. 2 is a diagram for describing operations of the sampling unit 10, the edge detector 20, the OR operation unit 31, and the timing determining unit 40 included in the reception device 1 according to the first embodiment. .
3 is a view for explaining the operation of the timing determining unit 40 included in the receiving device 1 according to the first embodiment.
4 is a diagram for explaining the operation of the timing determining unit 40 included in the receiving device 1 according to the first embodiment.
FIG. 5 is a diagram for explaining the operation of the timing determining unit 40 included in the receiving device 1 according to the first embodiment.
FIG. 6 is a diagram for explaining the operation of the timing determining unit 40 included in the receiving device 1 according to the first embodiment.
FIG. 7 is a diagram for explaining the operation of the timing determining unit 40 included in the receiving device 1 according to the first embodiment.
8 is a diagram for explaining the operation of the timing determining unit 40 included in the receiving device 1 according to the first embodiment.
FIG. 9 is a diagram for explaining the operation of the timing determining unit 40 included in the receiving device 1 according to the first embodiment.
FIG. 10 is a diagram for explaining the operation timing of the reception device 1 according to the first embodiment.
11 is a diagram illustrating a configuration of a reception device 2 according to the second embodiment.
FIG. 12 is a diagram illustrating an operation timing of the reception device 2 according to the second embodiment.
FIG. 13 is a diagram illustrating a configuration of the reception device 3 according to the third embodiment.
FIG. 14 is a diagram illustrating an operation timing of the reception device 3 according to the third embodiment.

이하, 첨부 도면을 참조하여 본 발명을 실시하기 위한 형태를 상세하게 설명한다. 또한, 도면의 설명에 있어서 동일한 요소에는 동일한 부호를 붙이고 중복된 설명을 생략한다.EMBODIMENT OF THE INVENTION Hereinafter, the form for implementing this invention is demonstrated in detail with reference to an accompanying drawing. In addition, in description of drawing, the same code | symbol is attached | subjected to the same element, and the overlapping description is abbreviate | omitted.

(제1 실시 형태) (1st embodiment)

도 1은 제1 실시 형태와 관련되는 수신 장치(1)의 구성을 나타내는 도이다. 이 도에 나타나는 수신 장치(1)는, 입력되는 직렬 데이터를 수신하는 장치로서, 표본화부(10), 엣지 검출부(20), 논리합 연산부(31), 타이밍 결정부(40), 레지스터부(51), 선택부(60) 및 랫치부(latch part)(70)를 구비한다.1 is a diagram illustrating a configuration of a reception device 1 according to the first embodiment. The receiving device 1 shown in this figure is a device for receiving input serial data, and includes a sampling unit 10, an edge detector 20, an OR operation unit 31, a timing determiner 40, and a register unit 51. ), A selector 60, and a latch part 70.

표본화부(10)는 수신해야할 직렬 데이터를 입력함과 아울러, 그 직렬 데이터의 비트율(bit rate)의 M배의 주파수를 가지는 표본화 클록 CLK1을 입력한다. 그리고, 표본화부(10)는 표본화 클록 CLK1이 지시하는 타이밍으로 직렬 데이터를 표본화하고, 제n회의 표본화에서 얻어진 데이터 OSD[n]을 순차적으로 출력한다. 여기서, M은 3이상의 정수이다. 또, n은 임의의 정수이다. 즉, 데이터 OSD[n+1]은, 데이터 OSD[n]의 표본화 시각보다 1표본화 주기의 후에 표본화에서 얻어진 값이다.The sampling unit 10 inputs serial data to be received, and inputs a sampling clock CLK1 having a frequency of M times the bit rate of the serial data. The sampling unit 10 samples the serial data at the timing indicated by the sampling clock CLK1, and sequentially outputs the data OSD [n] obtained in the nth sampling. Here, M is an integer of 3 or more. In addition, n is an arbitrary integer. In other words, the data OSD [n + 1] is a value obtained in sampling after one sampling period after the sampling time of the data OSD [n].

엣지 검출부(20)는 표본화부(10)로부터 순차적으로 출력되는 데이터 OSD[n]을 입력한다. 그리고, 엣지 검출부(20)는 서로 인접하는 데이터 OSD[n]과 데이터 OSD[n+1]의 배타적 논리합을 연산하고, 이 배타적 논리합 연산의 결과인 데이터 EDG[n]을 출력한다. 엣지 검출부(20)로부터 출력되는 데이터 EDG[n]이 값 1이면, 데이터 OSD[n] 및 데이터 OSD[n+1] 각각의 값이 서로 다르므로, 데이터 OSD[n] 및 데이터 OSD[n+1] 각각의 표본화 시각의 동안에 입력 직렬 데이터의 비트 천이 타이밍이 존재할 개연성이 있는 것을 의미한다.The edge detector 20 inputs data OSD [n] sequentially output from the sampler 10. The edge detector 20 then calculates the exclusive OR of the adjacent data OSD [n] and the data OSD [n + 1], and outputs the data EDG [n] that is the result of the exclusive OR operation. If the data EDG [n] output from the edge detector 20 has a value of 1, the values of the data OSD [n] and the data OSD [n + 1] are different from each other. Thus, the data OSD [n] and the data OSD [n + 1] It means that there is a probability that bit transition timing of input serial data will exist during each sampling time.

논리합 연산부(31)는 엣지 검출부(20)로부터 출력되는 데이터 EDG[n]을 입력한다. 그리고, 논리합 연산부(31)는 기준치를 n₀로 하여 차(n-n₀)를 값 M으로 제산했을 때의 잉여가 m으로 되는 각 n에 대한 데이터 EDG[n]의 논리합을 소정 기간에 걸쳐 연산하여, 그 논리합 연산의 결과인 데이터 EDGFLG[m]을 출력한다. 여기서, m은 0이상 M미만의 각 정수이다.The OR operation unit 31 inputs the data EDG [n] output from the edge detection unit 20. The logical sum calculating unit 31 calculates the logical sum of the data EDG [n] for each n whose surplus when the difference (nn ₀ ) is divided by the value M with the reference value n ₀ is m over a predetermined period. Outputs the data EDGFLG [m] that is the result of the OR operation. M is an integer of 0 or more and less than M.

논리합 연산부(31)는 이러한 논리합 연산을 소정 기간마다 행한다. 여기서, 소정 기간이라는 것은 입력 직렬 데이터가 연속하는 복수 비트(예를 들면 10비트)의 기간이다. 예를 들면, 값 M을 5로 하면, 입력 직렬 데이터의 10비트의 기간은 표본화부(10)에 있어서 연속 50회의 표본화를 행하는 기간에 상당한다.The OR operation unit 31 performs such an OR operation every predetermined period. Here, the predetermined period is a period of a plurality of bits (for example, 10 bits) in which the input serial data is continuous. For example, if the value M is 5, the 10-bit period of the input serial data corresponds to the period in which the sampling unit 10 performs 50 consecutive samplings.

타이밍 결정부(40)는 논리합 연산부(31)로부터 출력되는 데이터 EDGFLG[m]을 입력한다. 그리고, 타이밍 결정부(40)는 이 데이터 EDGFLG[m]에 기초하여, 입력 직렬 데이터의 비트 천이 타이밍을 결정하고, 이 비트 천이 타이밍을 나타내는 데이터 PHSEL[m]을 출력한다.The timing determining unit 40 inputs the data EDGFLG [m] output from the OR operation unit 31. The timing determination unit 40 then determines the bit transition timing of the input serial data based on this data EDGFLG [m], and outputs the data PHSEL [m] indicating the bit transition timing.

논리합 연산부(31)로부터 출력되어 타이밍 결정부(40)에 입력되는 데이터 EDGFLG[m]이 값 1이면, 그 값 M이 나타내는 타이밍에 입력 직렬 데이터의 비트 천이 타이밍이 존재할 개연성이 있는 것을 의미한다. 한편, 데이터 EDGFLG[m]이 값 0이면, 그 값 M이 나타내는 타이밍에 입력 직렬 데이터의 비트 천이 타이밍이 존재하지 않을 개연성이 높은 것을 의미한다.If the data EDGFLG [m] output from the OR operation unit 31 and input to the timing determining unit 40 has a value of 1, it means that there is a possibility that the bit transition timing of the input serial data exists at the timing indicated by the value M. On the other hand, if the data EDGFLG [m] has a value of 0, it means that there is a high probability that the bit transition timing of the input serial data does not exist at the timing indicated by the value M.

타이밍 결정부(40)는 이것을 이용하여 입력 직렬 데이터의 비트 천이 타이밍을 결정한다. 타이밍 결정부(40)는 M개의 데이터 PHSEL[0]~PHSEL[M-1] 중에서 입력 직렬 데이터의 비트 천이 타이밍을 나타내는 어느 하나의 데이터를 값 1로 하고, 다른 (M-1)개의 데이터를 값 0으로 한다.The timing determining unit 40 uses this to determine the bit transition timing of the input serial data. The timing determiner 40 sets any one of the M data PHSEL [0] to PHSEL [M-1] indicating the bit transition timing of the input serial data as the value 1, and selects other (M-1) data. The value is 0.

타이밍 결정부(40)는 데이터 EDGFLG[m]에 기초하여 데이터 PHSEL[m]을 일의적으로 결정해도 좋고, 데이터 EDGFLG[m] 및 현재의 데이터 PHSEL[m]에 기초하여 다음의 데이터 PHSEL[m]을 결정해도 좋다. 후자의 경우, 타이밍 결정부(40)는 이른바 유한 상태 기계(finite state machine)이다.The timing determining unit 40 may uniquely determine the data PHSEL [m] based on the data EDGFLG [m], and the next data PHSEL [m based on the data EDGFLG [m] and the current data PHSEL [m]. ] May be determined. In the latter case, the timing determiner 40 is a so-called finite state machine.

레지스터부(51)는 표본화부(10)로부터 순차적으로 출력되는 데이터 OSD[n]을 입력한다. 그리고, 레지스터부(51)는 이 데이터 OSD[n]에 소정의 시간의 지연을 주고, 그 지연 부여 후의 데이터 OSD1[n]을 순차적으로 출력한다. 레지스터부(51)가 데이터 OSD[n]에 주는 지연 시간은, 엣지 검출부(20), 논리합 연산부(31) 및 타이밍 결정부(40)에 있어서 데이터 OSD[n]으로부터 데이터 PHSEL[m]을 구하는데 필요로 하는 시간으로 된다.The register unit 51 inputs the data OSD [n] sequentially output from the sampling unit 10. Then, the register unit 51 gives a delay of a predetermined time to the data OSD [n], and sequentially outputs the data OSD1 [n] after the delay application. The delay time given by the register unit 51 to the data OSD [n] is obtained by the edge detector 20, the OR operation unit 31, and the timing determiner 40 from the data OSD [n]. It takes time to do it.

선택부(60)는 레지스터부(51)로부터 순차적으로 출력되는 데이터 OSD1[n]을 입력함과 아울러, 타이밍 결정부(40)로부터 출력되는 데이터 PHSEL[m]을 입력한다. 그리고, 선택부(60)는 데이터 PHSEL[m]에 기초하여 데이터 OSD1[n] 중에서 선택한 데이터 OSD1[n]을 출력한다. 선택부(60)는 데이터 PHSEL[m]이 입력 직렬 데이터의 비트 천이 타이밍을 나타내는 것을 이용하여, 연속하는 2개의 천이 타이밍의 중간에 있는 타이밍으로 표본화된 데이터 OSD1[n]을 선택하여 출력한다. 랫치부(70)는 선택부(60)로부터 출력되는 데이터 OSD1[n]을 입력하고, 이 데이터를 1비트분의 기간에 걸쳐 보유하여 데이터 DATA로서 출력한다.The selecting unit 60 inputs data OSD1 [n] sequentially output from the register unit 51 and inputs data PHSEL [m] output from the timing determining unit 40. The selector 60 outputs the data OSD1 [n] selected from the data OSD1 [n] based on the data PHSEL [m]. The selector 60 selects and outputs the sampled data OSD1 [n] at a timing in the middle of two successive transition timings, using the data PHSEL [m] indicating the bit transition timing of the input serial data. The latch unit 70 inputs the data OSD1 [n] output from the selecting unit 60, holds this data over a period of one bit, and outputs it as data DATA.

또한, 타이밍 결정부(40), 레지스터부(51) 및 랫치부(70) 각각은 입력 직렬 데이터가 연속하는 복수 비트(예를 들면 10비트)를 단위로 하여 처리를 하는 경우에는, 입력 직렬 데이터의 비트율의 10분의 1의 주파수를 가지는 논리 클록 CLK2에 동기하여 처리를 행한다.In addition, each of the timing determining unit 40, the register unit 51, and the latch unit 70 processes the input serial data when the input serial data is processed in units of a plurality of consecutive bits (for example, 10 bits). The processing is performed in synchronization with the logic clock CLK2 having a frequency of one tenth of the bit rate.

도 2는 제1 실시 형태와 관련되는 수신 장치(1)에 포함되는 표본화부(10), 엣지 검출부(20), 논리합 연산부(31) 및 타이밍 결정부(40) 각각의 동작을 설명하는 도이다. 이하에서는, 값 M을 5로 하여 입력 직렬 데이터의 비트율의 5배의 주파수를 가지는 표본화 클록 CLK1을 이용하여 입력 직렬 데이터의 연속 10비트의 기간에 표본화부(10)에 있어서 50회의 표본화를 행하여 데이터 OSD[0]~OSD[49]를 얻는 경우에 대해서 설명한다. 도 2에 있어서 가로 방향은 시간을 나타내고, 세로 방향은 처리의 흐름을 나타낸다.FIG. 2 is a diagram for describing operations of the sampling unit 10, the edge detector 20, the OR operation unit 31, and the timing determining unit 40 included in the reception device 1 according to the first embodiment. . In the following description, the sampling unit 10 performs 50 samplings in a continuous 10-bit period of the input serial data by using the sampling clock CLK1 having a frequency 5 times the bit rate of the input serial data with the value M as 5. The case where OSD [0]-OSD [49] is obtained is demonstrated. In FIG. 2, the horizontal direction represents time, and the vertical direction represents the flow of processing.

표본화부(10)에서는 입력 직렬 데이터의 1비트의 기간마다 5개의 데이터 OSD[n]이 얻어지고, 입력 직렬 데이터의 10비트의 기간에 50개의 데이터 OSD[0]~OSD[49]가 얻어진다. 이후에서는, OSD[0]~OSD[49]는 OSD[49:0]으로 나타내어지는 경우가 있다. 표본화부(10)로부터 출력되는 데이터 OSD[49:0]은 엣지 검출부(20)에 입력된다.In the sampling unit 10, five data OSDs [n] are obtained for each 1-bit period of input serial data, and 50 data OSDs [0] to OSD [49] are obtained for a period of 10 bits of the input serial data. . In the following, OSD [0] to OSD [49] may be represented as OSD [49: 0]. The data OSD [49: 0] output from the sampling unit 10 is input to the edge detector 20.

엣지 검출부(20)에서는 서로 인접하는 데이터 OSD[n]과 데이터 OSD[n+1]의 배타적 논리합이 연산되어, 이 배타적 논리합 연산의 결과인 데이터 EDG[n]이 출력된다. 즉, 데이터 EDG[n]은 「EDG[n] = OSD[n+1] xor OSD[n]」으로 되는 식으로 나타내어진다. 다만, n=49인 경우는, 데이터 EDG[49]는 1개전의 10비트의 기간에 얻어진 50개의 데이터 OSD[0]~OSD[49] 중의 데이터 OSD[0]을 이용하여, 「EDG[49] = OSD[0] xor OSD[49]」로 되는 식으로 나타내어진다. 엣지 검출부(20)에서는 50개의 데이터 EDG[0]~EDG[49]가 얻어진다. 이후에서는, EDG[0]~EDG[49]는 EDG[49:0]으로 나타내어지는 경우가 있다. 엣지 검출부(20)로부터 출력되는 데이터 EDG[49:0]은 논리합 연산부(31)에 입력된다.The edge detection unit 20 calculates an exclusive OR of the adjacent data OSD [n] and the data OSD [n + 1], and outputs the data EDG [n] that is the result of the exclusive OR operation. In other words, the data EDG [n] is represented by " EDG [n] = OSD [n + 1] xor OSD [n] ". However, in the case of n = 49, the data EDG [49] uses the data OSD [0] in the 50 data OSD [0] to OSD [49] obtained in one previous 10-bit period, and the " EDG [49] ] = OSD [0] xor OSD [49] ". In the edge detector 20, 50 data EDG [0] to EDG [49] are obtained. In the following, EDG [0] to EDG [49] may be represented by EDG [49: 0]. The data EDG [49: 0] output from the edge detection unit 20 is input to the OR operation unit 31.

논리합 연산부(31)에서는 50개의 데이터 EDG[49:0]에 기초하여 5개의 데이터 EDGFLG[0]~EDGFLG[4]가 구해진다. 데이터 EDGFLG[0]의 값은 데이터 EDG[2], EDG[7], EDG[12], ..... , EDG[5k+2], ..... , EDG[47]의 각 값의 논리합의 값이다. 데이터 EDGFLG[1]의 값은 데이터 EDG[3], EDG[8], EDG[13], ..... , EDG[5k+3], ..... , EDG[48]의 각 값의 논리합의 값이다. 데이터 EDGFLG[2]의 값은 데이터 EDG[4], EDG[9], EDG[14], ..... , EDG[5k+4], ..... , EDG[49]의 각 값의 논리합의 값이다. 데이터 EDGFLG[3]의 값은 데이터 EDG[0], EDG[5], EDG[10], ..... , EDG[5k], ..... , EDG[45]의 각 값의 논리합의 값이다. 또, 데이터 EDGFLG[4]의 값은 데이터 EDG[1], EDG[6], EDG[11], ..... , EDG[5k+1], ..... , EDG[46]의 각 값의 논리합의 값이다. 여기서, k는 정수이다. 이와 같이 하여 5개의 데이터 EDGFLG[0]~EDGFLG[4]가 얻어진다. 이후에서는, EDGFLG[0]~EDGFLG[4]는 EDGFLG[4:0]으로 나타내어지는 경우가 있다. 논리합 연산부(31)로부터 출력되는 데이터 EDGFLG[4:0]은 타이밍 결정부(40)에 입력된다.In the OR operation unit 31, five data EDGFLG [0] to EDGFLG [4] are obtained based on the 50 data EDG [49: 0]. The values of data EDGFLG [0] are the values of data EDG [2], EDG [7], EDG [12], ....., EDG [5k + 2], ....., EDG [47] Is the logical sum of. The values of data EDGFLG [1] are the values of data EDG [3], EDG [8], EDG [13], ....., EDG [5k + 3], ....., EDG [48] Is the logical sum of. The value of data EDGFLG [2] is the value of data EDG [4], EDG [9], EDG [14], ....., EDG [5k + 4], ....., EDG [49] Is the logical sum of. The value of data EDGFLG [3] is the logical sum of the values of data EDG [0], EDG [5], EDG [10], ....., EDG [5k], ....., EDG [45]. Is the value of. The value of the data EDGFLG [4] is the value of the data EDG [1], EDG [6], EDG [11], ....., EDG [5k + 1], ....., EDG [46]. The value of the logical sum of each value. Where k is an integer. In this manner, five data EDGFLG [0] to EDGFLG [4] are obtained. In the following, EDGFLG [0] to EDGFLG [4] may be represented as EDGFLG [4: 0]. The data EDGFLG [4: 0] output from the OR operation unit 31 is input to the timing determination unit 40.

타이밍 결정부(40)에서는 데이터 EDGFLG[4:0]에 기초하여 비트 천이 타이밍을 나타내는 데이터 PHSEL[m]이 결정된다. 이후에서는, PHSEL[0]~PHSEL[4]는 PHSEL[4:0]으로 나타내어지는 경우가 있다. 도 3~도 9를 이용하여, 유한 상태 기계인 타이밍 결정부(40)에 의해 데이터 EDGFLG[4:0] 및 현재의 데이터 PHSEL[4:0]에 기초하여 다음의 데이터 PHSEL[4:0]이 결정되는 경우에 대해서 설명한다.In the timing determining unit 40, the data PHSEL [m] indicating the bit transition timing is determined based on the data EDGFLG [4: 0]. In the following, PHSEL [0] to PHSEL [4] may be represented as PHSEL [4: 0]. 3 to 9, the next data PHSEL [4: 0] is based on the data EDGFLG [4: 0] and the current data PHSEL [4: 0] by the timing determining unit 40 which is a finite state machine. The case where this is determined will be described.

도 3~도 9는 제1 실시 형태와 관련되는 수신 장치(1)에 포함되는 타이밍 결정부(40)의 동작을 설명하는 도이다. 이들의 도에 있어서, 횡축은 값 M을 나타내고, □표는 현재의 데이터 PHSEL[4:0] 중에서 값 1인 값 M을 나타내고, ○표는 다음의 데이터 PHSEL[4:0] 중에서 값 1인 값 M을 나타낸다. 또, 이후에서는, 예를 들면, 데이터 PHSEL[4:0] 중에서 데이터 PHSEL[4]만이 값 1이면, 데이터 PHSEL[4:0]의 값을 [10000]으로 나타내기로 한다.3-9 is a figure explaining the operation | movement of the timing determination part 40 contained in the receiving apparatus 1 which concerns on 1st Embodiment. In these figures, the horizontal axis represents the value M, the table represents the value M which is the value 1 of the current data PHSEL [4: 0], and the table represents the value 1 of the following data PHSEL [4: 0]. The value M is shown. In the following, for example, if only data PHSEL [4] is the value 1 among the data PHSEL [4: 0], the value of the data PHSEL [4: 0] is represented by [10000].

도 3에 나타나듯이, 데이터 EDGFLG[4:0] 중에서 데이터 EDGFLG[2]만이 값 1인 경우에는, 현재의 데이터 PHSEL[4:0]이 값 [10000]이면 다음의 데이터 PHSEL[4:0]은 값 [01000]으로 되고, 현재의 데이터 PHSEL[4:0]이 값 [01000], [00100] 또는 [00010]이면 다음의 데이터 PHSEL[4:0]은 값 [00100]으로 되고, 현재의 데이터 PHSEL[4:0]이 값 [00001]이면 다음의 데이터 PHSEL[4:0]은 값 [00010]으로 된다.As shown in Fig. 3, when only data EDGFLG [2] is the value 1 among the data EDGFLG [4: 0], if the current data PHSEL [4: 0] is the value [10000], the next data PHSEL [4: 0] Is the value [01000], and if the current data PHSEL [4: 0] is the value [01000], [00100] or [00010] then the next data PHSEL [4: 0] is the value [00100] If the data PHSEL [4: 0] is the value [00001], the next data PHSEL [4: 0] is the value [00010].

도 4에 나타나듯이, 데이터 EDGFLG[4:0] 중에서 데이터 EDGFLG[3] 및 EDGFLG[2]의 2개의 데이터가 값 1인 경우에는, 현재의 데이터 PHSEL[4:0]이 값 [10000] 또는 [01000]이면 다음의 데이터 PHSEL[4:0]은 값 [01000]으로 되고, 현재의 데이터 PHSEL[4:0]이 값 [00100], [00010] 또는 값 [00001]이면 다음의 데이터 PHSEL[4:0]은 값 [00100]으로 된다.As shown in Fig. 4, when two data of data EDGFLG [3] and EDGFLG [2] are value 1 among data EDGFLG [4: 0], the current data PHSEL [4: 0] is set to the value [10000] or If [01000], the next data PHSEL [4: 0] is the value [01000]. If the current data PHSEL [4: 0] is the value [00100], [00010] or the value [00001], the next data PHSEL [ 4: 0] is the value [00100].

도 5에 나타나듯이, 데이터 EDGFLG[4:0] 중에서 데이터 EDGFLG[3]~EDGFLG[1]의 3개의 데이터가 값 1인 경우에는, 현재의 데이터 PHSEL[4:0]이 값 [10000]~[00001]의 어느 쪽이라도 다음의 데이터 PHSEL[4:0]은 값 [00100]으로 된다.As shown in FIG. 5, when three data of data EDGFLG [3] -EDGFLG [1] are the value 1 among data EDGFLG [4: 0], the current data PHSEL [4: 0] is a value [10000]- In any of [00001], the next data PHSEL [4: 0] becomes a value [00100].

도 6에 나타나듯이, 데이터 EDGFLG[4:0] 중에서 데이터 EDGFLG[3] 및 EDGFLG[1]의 2개의 데이터가 값 1인 경우에는, 현재의 데이터 PHSEL[4:0]이 값 [10000]~[00001]의 어느 쪽이라도 다음의 데이터 PHSEL[4:0]은 값 [00100]으로 된다.As shown in Fig. 6, when two data of the data EDGFLG [3] and EDGFLG [1] are the value 1 among the data EDGFLG [4: 0], the current data PHSEL [4: 0] is the value [10000]-. In any of [00001], the next data PHSEL [4: 0] becomes a value [00100].

도 7에 나타나듯이, 데이터 EDGFLG[4:0] 중에서 데이터 EDGFLG[4]~EDGFLG[1]의 4개의 데이터가 값 1인 경우에는, 현재의 데이터 PHSEL[4:0]이 값 [10000] 또는 [01000]이면 다음의 데이터 PHSEL[4:0]은 값 [01000]으로 되고, 현재의 데이터 PHSEL[4:0]이 값 [00100], [00010] 또는 값 [00001]이면 다음의 데이터 PHSEL[4:0]은 값 [00100]으로 된다.As shown in FIG. 7, when four data of data EDGFLG [4] -EDGFLG [1] are the value 1 among data EDGFLG [4: 0], the current data PHSEL [4: 0] is a value [10000] or If [01000], the next data PHSEL [4: 0] is the value [01000]. If the current data PHSEL [4: 0] is the value [00100], [00010] or the value [00001], the next data PHSEL [ 4: 0] is the value [00100].

도 8에 나타나듯이, 데이터 EDGFLG[4:0]의 모든 데이터가 값 1인 경우에는, 현재의 데이터 PHSEL[4:0]이 그대로 다음의 데이터 PHSEL[4:0]으로서 유지된다.As shown in Fig. 8, when all data of the data EDGFLG [4: 0] is the value 1, the current data PHSEL [4: 0] is held as the next data PHSEL [4: 0] as it is.

도 9에 나타나듯이, 데이터 EDGFLG[4:0] 중에서 데이터 EDGFLG[4], EDGFLG[2] 및 EDGFLG[0]의 3개의 데이터가 값 1인 경우에는, 현재의 데이터 PHSEL[4:0]이 그대로 다음의 데이터 PHSEL[4:0]으로서 유지된다.As shown in Fig. 9, when three data of data EDGFLG [4], EDGFLG [2], and EDGFLG [0] are value 1 among data EDGFLG [4: 0], the current data PHSEL [4: 0] is It is held as the next data PHSEL [4: 0] as it is.

기본적으로는, 다음의 데이터 PHSEL[4:0]은, 데이터 EDGFLG[4:0]의 분포의 중앙으로 이동하도록 선택되고, 데이터 EDGFLG[4:0] 중에서 값 1로 되는 데이터가 2개 이상 있는 경우에는 종전의 데이터 PHSEL[4:0]에 가까운 쪽으로 선택된다. 또, 데이터 EDGFLG[4:0]의 분포의 중앙값을 판정할 수 없은 경우(도 8, 도 9)에는, 현재의 데이터 PHSEL[4:0]이 그대로 다음의 데이터 PHSEL[4:0]으로서 유지된다.Basically, the following data PHSEL [4: 0] is selected to move to the center of the distribution of the data EDGFLG [4: 0], and there are two or more pieces of data EDGFLG [4: 0] that have a value of 1; In this case, it is selected toward the previous data PHSEL [4: 0]. If the median value of the distribution of the data EDGFLG [4: 0] cannot be determined (Figs. 8 and 9), the current data PHSEL [4: 0] is retained as the next data PHSEL [4: 0] as it is. do.

이와 같이 하여 타이밍 결정부(40)에 있어서 입력 직렬 데이터의 비트 천이 타이밍이 결정되고, 이 비트 천이 타이밍을 나타내는 데이터 PHSEL[4:0]이 타이밍 결정부(40)로부터 출력되어 선택부(60)에 입력된다. 또, 표본화부(10)로부터 출력된 데이터 OSD[49:0]은 레지스터부(51)에 의해 지연이 주어지고, 그 지연 부여 후의 데이터 OSD1[49:0]이 선택부(60)에 입력된다.In this way, the bit transition timing of the input serial data is determined by the timing determining unit 40, and the data PHSEL [4: 0] indicating the bit transition timing is output from the timing determining unit 40 to select the selection unit 60. Is entered. In addition, the data OSD [49: 0] output from the sampling unit 10 is given a delay by the register unit 51, and the data OSD1 [49: 0] after applying the delay is input to the selection unit 60. .

선택부(60)에서는 데이터 PHSEL[4:0]이 입력 직렬 데이터의 비트 천이 타이밍을 나타내는 것에 기초하여, 연속하는 2개의 천이 타이밍의 중간에 있는 타이밍으로 표본화된 데이터 OSD1[n]이 데이터 OSD1[49:0] 중에서 선택되어 출력된다. 그리고, 랫치부(70)에서는 선택부(60)로부터 출력되는 데이터 OSD1[n]이 보유되어 데이터 DATA[9:0]으로서 출력된다.In the selection unit 60, the data OSD1 [n] sampled at the timing intermediate the two successive transition timings is based on the data PHSEL [4: 0] indicating the bit transition timing of the input serial data. 49: 0] is selected and output. In the latch section 70, the data OSD1 [n] output from the selection section 60 is retained and output as data DATA [9: 0].

도 10은 제1 실시 형태와 관련되는 수신 장치(1)의 동작 타이밍을 설명하는 도이다. 이 도에는 논리 클록 CLK2, 표본화부(10)로부터 출력되는 데이터 OSD[49:0], 레지스터부(51)로부터 출력되는 데이터 OSD1[49:0], 논리합 연산부(31)로부터 출력되는 데이터 EDGFLG[4:0], 타이밍 결정부(40)로부터 출력되는 데이터 PHSEL[4:0] 및 랫치부(70)로부터 출력되는 데이터 DATA[9:0] 각각의 타이밍이 나타나 있다. 또, 이 도 중에서 햇칭으로 나타난 데이터는 공통의 데이터 OSD[49:0]에 기초하여 생성된 것이다.FIG. 10 is a diagram for explaining the operation timing of the reception device 1 according to the first embodiment. In this figure, the logic clock CLK2, the data OSD [49: 0] output from the sampling unit 10, the data OSD1 [49: 0] output from the register unit 51, and the data EDGFLG [output from the logical sum operation unit 31 are shown. 4: 0], the timing of each of the data PHSEL [4: 0] output from the timing determining unit 40 and the data DATA [9: 0] output from the latching unit 70 are shown. In this figure, the data indicated by hatching are generated based on the common data OSD [49: 0].

이 도에 나타나듯이, 표본화부(10)로부터 출력되는 데이터 OSD[49:0]에 대해서, 레지스터부(51)로부터 출력되어 선택부(60)에 입력되는 데이터 OSD1[49:0], 및 타이밍 결정부(40)로부터 출력되어 선택부(60)에 입력되는 데이터 PHSEL[4:0]은 논리 클록 CLK2의 1주기분만큼 지연된다.As shown in this figure, with respect to the data OSD [49: 0] output from the sampling unit 10, the data OSD1 [49: 0] output from the register unit 51 and input to the selection unit 60, and timing. The data PHSEL [4: 0] output from the decision unit 40 and input to the selection unit 60 is delayed by one cycle of the logic clock CLK2.

제1 실시 형태와 관련되는 수신 장치(1)는 엣지 검출부(20)에 의한 배타적 논리합 연산의 결과에 대해서 논리합 연산부(31)에 있어서 논리합 연산을 행하여, 그 논리합 연산의 결과에 기초하여 타이밍 결정부(40)에 있어서 비트 천이 타이밍을 결정하므로, 회로 규모를 작게 할 수가 있어 고속화가 용이하다.The reception apparatus 1 according to the first embodiment performs an OR operation on the OR operation unit 31 with respect to the result of the exclusive OR operation by the edge detector 20, and determines a timing determining unit based on the result of the OR operation. Since the bit transition timing is determined at (40), the circuit scale can be reduced and the speed is easy.

(제2 실시 형태) (2nd embodiment)

도 11은 제2 실시 형태와 관련되는 수신 장치(2)의 구성을 나타내는 도이다. 이 도에 나타나는 수신 장치(2)는, 입력되는 직렬 데이터를 수신하는 장치로서, 표본화부(10), 엣지 검출부(20), 논리합 연산부(32), 타이밍 결정부(40), 레지스터부(51), 선택부(60) 및 랫치부(70)를 구비한다.11 is a diagram illustrating a configuration of a reception device 2 according to the second embodiment. The receiving device 2 shown in this figure is a device for receiving the input serial data. The sampling device 10, the edge detector 20, the OR operation 32, the timing determiner 40, and the register 51 ), A selection unit 60 and a latch unit 70.

도 1에 나타난 제1 실시 형태와 관련되는 수신 장치(1)의 구성과 비교하면, 이 도 11에 나타나는 제2 실시 형태와 관련되는 수신 장치(2)는 논리합 연산부(31)에 대신하여 논리합 연산부(32)를 구비하는 점에서 상위하다.Compared with the configuration of the reception device 1 according to the first embodiment shown in FIG. 1, the reception device 2 according to the second embodiment shown in this FIG. 11 replaces the OR operation unit 31 instead of the OR operation unit 31. It differs in the point provided with (32).

논리합 연산부(32)는 제1 연산부(321), 지연부(322) 및 제2 연산부(323)를 포함한다. 제1 연산부(321)는 제1 실시 형태에 있어서의 논리합 연산부(31)와 마찬가지로, 엣지 검출부(20)로부터 출력되는 데이터 EDG[n]을 입력하고, 기준치를 n₀로 하여 차(n-n₀)를 값 M으로 제산했을 때의 잉여가 m으로 되는 각 n에 대한 데이터 EDG[n]의 논리합을 일정 기간에 걸쳐 연산하여, 그 논리합 연산의 결과인 데이터 EDGFLG0[m]을 출력한다.The OR operation unit 32 includes a first operation unit 321, a delay unit 322, and a second operation unit 323. The first calculation unit 321 inputs the data EDG [n] output from the edge detection unit 20, similarly to the OR operation unit 31 in the first embodiment, and sets the reference value n ₀ as the difference (nn ₀ ). The logical sum of the data EDG [n] for each n whose surplus when m is divided by the value M is calculated over a period of time, and the data EDGFLG0 [m] that is the result of the logical sum operation is output.

지연부(322)는 제1 연산부(321)로부터 출력되는 데이터 EDGFLG0[m]을 입력하고, 이 데이터 EDGFLG0[m]에 일정 기간만큼 지연을 준 데이터 EDGFLG1[m]을 출력한다. 제2 연산부(323)는 제1 연산부(321)로부터 출력되는 데이터 EDGFLG0[m]을 입력함과 아울러, 지연부(322)로부터 출력되는 데이터 EDGFLG1[m]을 입력한다. 그리고, 제2 연산부(323)는 이들 데이터 EDGFLG0[m]과 데이터 EDGFLG1[m]의 논리합을 연산하여, 그 논리합 연산의 결과인 데이터 EDGFLG[m]을 타이밍 결정부(40)로 출력한다.The delay unit 322 inputs the data EDGFLG0 [m] output from the first calculating unit 321, and outputs the data EDGFLG1 [m] which has been delayed for a predetermined period to the data EDGFLG0 [m]. The second calculator 323 inputs data EDGFLG0 [m] output from the first calculator 321 and inputs data EDGFLG1 [m] output from the delay unit 322. The second calculating unit 323 calculates the logical sum of these data EDGFLG0 [m] and the data EDGFLG1 [m], and outputs the data EDGFLG [m] that is the result of the logical sum operation to the timing determining unit 40.

도 12는 제2 실시 형태와 관련되는 수신 장치(2)의 동작 타이밍을 설명하는 도이다. 이 도에는, 논리 클록 CLK2, 표본화부(10)로부터 출력되는 데이터 OSD[49:0], 레지스터부(51)로부터 출력되는 데이터 OSD1[49:0], 제1 연산부(321)로부터 출력되는 데이터 EDGFLG0[4:0], 지연부(322)로부터 출력되는 데이터 EDGFLG1[4:0], 제2 연산부(323)로부터 출력되는 데이터 EDGFLG[4:0], 타이밍 결정부(40)로부터 출력되는 데이터 PHSEL[4:0] 및 랫치부(70)로부터 출력되는 데이터 DATA[9:0] 각각의 타이밍이 나타나 있다. 또, 이 도 중에서 햇칭으로 나타난 데이터는 공통의 데이터 OSD[49:0]에 기초하여 생성된 것이다.FIG. 12 is a diagram illustrating an operation timing of the reception device 2 according to the second embodiment. In this figure, the logic clock CLK2, the data OSD [49: 0] output from the sampling section 10, the data OSD1 [49: 0] output from the register section 51, and the data output from the first calculation section 321 are shown. EDGFLG0 [4: 0], data output from delay unit 322 EDGFLG1 [4: 0], data output from second operation unit 323 EDGFLG [4: 0], data output from timing determiner 40 The timing of each of PHSEL [4: 0] and data DATA [9: 0] output from the latch unit 70 is shown. In this figure, the data indicated by hatching are generated based on the common data OSD [49: 0].

이 도에 나타나듯이, 타이밍 결정부(40)로부터 출력되어 선택부(60)에 입력되는 데이터 PHSEL[4:0]은 이것에 대응하는 표본화부(10)로부터 출력되는 10비트분의 데이터 OSD[49:0]에만이 아니라, 이것보다 전의 10비트분의 데이터 OSD[49:0]에도 기초하여 결정된다.As shown in this figure, the data PHSEL [4: 0] output from the timing determiner 40 and input to the selector 60 is the 10-bit data OSD [outputted from the sampler 10 corresponding thereto. 49: 0], but also based on the data OSD [49: 0] for 10 bits before this.

따라서, 제2 실시 형태와 관련되는 수신 장치(2)는 제1 실시 형태와 관련되는 수신 장치(1)가 나타내는 효과와 마찬가지의 효과를 나타내는 것에 더하여 보다 안정되게 비트 천이 타이밍을 결정할 수가 있다.Therefore, the reception device 2 according to the second embodiment can exhibit the same effects as those of the reception device 1 according to the first embodiment, and can determine the bit transition timing more stably.

(제3 실시 형태) (Third embodiment)

도 13은 제3 실시 형태와 관련되는 수신 장치(3)의 구성을 나타내는 도이다. 이 도에 나타나는 수신 장치(3)는, 입력되는 직렬 데이터를 수신하는 장치로서, 표본화부(10), 엣지 검출부(20), 논리합 연산부(33), 타이밍 결정부(40), 레지스터부(51), 레지스터부(52), 선택부(60) 및 랫치부(70)를 구비한다.FIG. 13 is a diagram illustrating a configuration of the reception device 3 according to the third embodiment. The receiving device 3 shown in this figure is a device for receiving input serial data, and includes a sampling unit 10, an edge detector 20, an OR operation unit 33, a timing determiner 40, and a register unit 51. ), A register unit 52, a selector 60, and a latch unit 70.

도 1에 나타난 제1 실시 형태와 관련되는 수신 장치(1)의 구성과 비교하면, 이 도 13에 나타나는 제3 실시 형태와 관련되는 수신 장치(3)는 논리합 연산부(31)에 대신하여 논리합 연산부(33)를 구비하는 점에서 상위하고, 또 레지스터부(51)에 더하여 레지스터부(52)도 구비하고 있는 점에서 상위하다.Compared with the configuration of the reception device 1 according to the first embodiment shown in FIG. 1, the reception device 3 according to the third embodiment shown in this FIG. 13 replaces the OR operation unit 31 instead of the OR operation unit 31. It differs in the point provided with 33, and differs in the point provided with the register part 52 in addition to the register part 51. FIG.

논리합 연산부(33)는 제1 연산부(331), 제1 지연부(332), 제2 지연부(333) 및 제2 연산부(334)를 포함한다. 제1 연산부(331)는, 제1 실시 형태에 있어서의 논리합 연산부(31)와 마찬가지로, 엣지 검출부(20)로부터 출력되는 데이터 EDG[n]을 입력하고, 기준치를 n₀로 하여 차(n-n₀)를 값 M으로 제산했을 때의 잉여가 m으로 되는 각 n에 대한 데이터 EDG[n]의 논리합을 일정 기간에 걸쳐 연산하여, 그 논리합 연산의 결과인 데이터 EDGFLG0[m]을 출력한다.The OR operation unit 33 includes a first operation unit 331, a first delay unit 332, a second delay unit 333, and a second operation unit 334. The first calculation unit 331 inputs the data EDG [n] output from the edge detection unit 20 similarly to the OR operation unit 31 in the first embodiment, sets the reference value to n ₀ , and makes a difference (nn _0). ) Is calculated over a period of time, and the data EDGFLG0 [m] that is the result of the OR operation is output.

제1 지연부(332)는 제1 연산부(331)로부터 출력되는 데이터 EDGFLG0[m]을 입력하고, 이 데이터 EDGFLG0[m]에 일정 기간만큼 지연을 준 데이터 EDGFLG1[m]을 출력한다. 제2 지연부(333)는 제1 지연부(332)로부터 출력되는 데이터 EDGFLG1[m]을 입력하고, 이 데이터 EDGFLG1[m]에 일정 기간만큼 지연을 준 데이터 EDGFLG2[m]을 출력한다.The first delay unit 332 inputs the data EDGFLG0 [m] output from the first calculation unit 331, and outputs the data EDGFLG1 [m] which has been delayed for a predetermined period to the data EDGFLG0 [m]. The second delay unit 333 inputs the data EDGFLG1 [m] output from the first delay unit 332 and outputs the data EDGFLG2 [m] which has been delayed for a predetermined period to the data EDGFLG1 [m].

제2 연산부(334)는 제1 연산부(331)로부터 출력되는 데이터 EDGFLG0[m]을 입력하고, 제1 지연부(332)로부터 출력되는 데이터 EDGFLG1[m]을 입력하고, 또 제2 지연부(333)로부터 출력되는 데이터 EDGFLG2[m]을 입력한다. 그리고, 제2 연산부(334)는 이들 데이터 EDGFLG0[m]과 데이터 EDGFLG1[m]과 데이터 EDGFLG2[m]의 논리합을 연산하여, 그 논리합 연산의 결과인 데이터 EDGFLG[m]을 타이밍 결정부(40)로 출력한다.The second calculation unit 334 inputs the data EDGFLG0 [m] output from the first calculation unit 331, inputs the data EDGFLG1 [m] output from the first delay unit 332, and further includes a second delay unit ( Input data EDGFLG2 [m] output from 333). The second calculating unit 334 calculates the logical sum of these data EDGFLG0 [m], the data EDGFLG1 [m], and the data EDGFLG2 [m], and determines the data EDGFLG [m] that is the result of the logical sum operation. )

레지스터부(52)는 레지스터부(51)가 주는 지연과 같은 지연을 레지스터부(51)로부터 출력되는 데이터 OSD1[n]에 주고, 그 지연 부여 후의 데이터 OSD2[n]을 선택부(70)로 출력한다.The register unit 52 gives a delay equal to the delay given by the register unit 51 to the data OSD1 [n] output from the register unit 51, and sends the data OSD2 [n] after the delay is given to the selector 70. Output

도 14는 제3 실시 형태와 관련되는 수신 장치(3)의 동작 타이밍을 설명하는 도이다. 이 도에는, 논리 클록 CLK2, 표본화부(10)로부터 출력되는 데이터 OSD[49:0], 레지스터부(51)로부터 출력되는 데이터 OSD1[49:0], 레지스터부(52)로부터 출력되는 데이터 OSD2[49:0], 제1 연산부(331)로부터 출력되는 데이터 EDGFLG0[4:0], 제1 지연부(332)로부터 출력되는 데이터 EDGFLG1[4:0], 제2 지연부(333)로부터 출력되는 데이터 EDGFLG2[4:0], 제2 연산부(334)로부터 출력되는 데이터 EDGFLG[4:0], 타이밍 결정부(40)로부터 출력되는 데이터 PHSEL[4:0] 및 랫치부(70)로부터 출력되는 데이터 DATA[9:0] 각각의 타이밍이 나타나 있다. 또, 이 도 중에서 햇칭으로 나타난 데이터는 공통의 데이터 OSD[49:0]에 기초하여 생성된 것이다.FIG. 14 is a diagram illustrating an operation timing of the reception device 3 according to the third embodiment. In this figure, the logic clock CLK2, the data OSD [49: 0] output from the sampling section 10, the data OSD1 [49: 0] output from the register section 51, and the data OSD2 output from the register section 52 are shown. [49: 0], data EDGFLG0 [4: 0] output from the first calculating unit 331, data EDGFLG1 [4: 0] output from the first delaying unit 332, and output from the second delaying unit 333 Data EDGFLG2 [4: 0] to be output, data EDGFLG [4: 0] to be output from the second calculating unit 334, data PHSEL [4: 0] to be output from the timing determining unit 40 and the latch unit 70 to be output. The timing of each data DATA [9: 0] shown is shown. In this figure, the data indicated by hatching are generated based on the common data OSD [49: 0].

이 도에 나타나듯이, 타이밍 결정부(40)로부터 출력되어 선택부(60)에 입력되는 데이터 PHSEL[4:0]은 이것에 대응하는 표본화부(10)로부터 출력되는 10비트분의 데이터 OSD[49:0]에만이 아니라, 이것보다 전 및 후의 각 10비트분의 데이터 OSD[49:0]에도 기초하여 결정된다.As shown in this figure, the data PHSEL [4: 0] output from the timing determiner 40 and input to the selector 60 is the 10-bit data OSD [outputted from the sampler 10 corresponding thereto. Not only 49: 0], but also based on the data OSD [49: 0] for each 10 bits before and after this.

따라서, 제3 실시 형태와 관련되는 수신 장치(3)는 제1 실시 형태와 관련되는 수신 장치(1)가 나타내는 효과와 마찬가지의 효과를 나타내는 것에 더하여 보다 안정되게 비트 천이 타이밍을 결정할 수가 있다.Therefore, the reception device 3 according to the third embodiment can more stably determine the bit transition timing in addition to exhibiting the same effects as those of the reception device 1 according to the first embodiment.

<산업상의 이용 가능성> Industrial availability

수신 장치의 회로 규모의 소형화 및 고속화를 행하는 용도에 적용할 수가 있다.It can be applied to applications in which the circuit scale of the receiving device can be reduced in size and speeded up.

1~3　수신 장치 10　표본화부
20　엣지 검출부(edge detection part)
31~33　논리합 연산부
40　타이밍 결정부
51, 52　레지스터부(register part)
60　선택부(selection part) 70　랫치부(latch part)1 ~ 3 receiver 10 sampler
20 edge detection part
31 ~ 33 logical sum operation unit
40 timing determiner
51, 52 register part
60 Selection part 70 Latch part

Claims

A device for receiving input serial data,
A sampling unit for sampling the serial data at a frequency of M times the bit rate of the serial data, and sequentially outputting data OSD [n] obtained in the nth sampling;
Input data OSD [n] sequentially output from the sampling unit, and calculate an exclusive OR of adjacent data OSD [n] and data OSD [n + 1], and calculate the data EDG [that is the result of this exclusive OR operation. an edge detector for outputting n],
The logical sum of the data EDG [n] for each n whose surplus becomes m when the data EDG [n] outputted from the edge detector is input and the reference value is n ₀ and the difference (nn ₀ ) is divided by the value M. Is calculated over a predetermined period of time, and the logical sum calculating unit outputs the data EDGFLG [m] that is the result of the logical sum operation;
A timing for inputting the data EDGFLG [m] output from the OR operation unit, determining the bit transition timing of the serial data based on this data EDGFLG [m], and outputting the data PHSEL [m] indicating the bit transition timing. Decision unit,
A register section for inputting data OSD [n] sequentially output from the sampling section, giving a predetermined time delay to the data OSD [n], and sequentially outputting the data OSD [n];
Input data OSD [n] sequentially output from the register section, input data PHSEL [m] output from the timing determining section, and select among data OSD [n] based on data PHSEL [m]. And a selection unit for outputting data OSD [n] (wherein M is an integer greater than or equal to 3, m is an integer greater than 0 or less than M and n is an arbitrary integer).

The method of claim 1,
The logical sum operation unit,
The logical sum of the data EDG [n] for each n whose surplus becomes m when the data EDG [n] outputted from the edge detector is input and the reference value is n ₀ and the difference (nn ₀ ) is divided by the value M. Is calculated over a period of time and outputs the data EDGFLG0 [m] that is the result of the OR operation, and
A delay unit for inputting data EDGFLG0 [m] output from the first calculating unit and outputting data EDGFLG1 [m] delayed by the predetermined period to the data EDGFLG0 [m];
Input data EDGFLG0 [m] output from the first calculating section, input data EDGFLG1 [m] output from the delay section, calculate a logical sum of these data EDGFLG0 [m] and data EDGFLG1 [m], and And a second operation unit for outputting data EDGFLG [m] which is a result of the OR operation.

The method of claim 1,
The logical sum operation unit,
The logical sum of the data EDG [n] for each n whose surplus becomes m when the data EDG [n] outputted from the edge detector is input and the reference value is n ₀ and the difference (nn ₀ ) is divided by the value M. Is calculated over a period of time and outputs the data EDGFLG0 [m] that is the result of the OR operation, and
A first delay unit for inputting data EDGFLG0 [m] output from the first calculator and outputting data EDGFLG1 [m] delayed by the predetermined period to the data EDGFLG0 [m];
A second delay unit for inputting data EDGFLG1 [m] output from the first delay unit and outputting data EDGFLG2 [m] delayed by the predetermined period to the data EDGFLG1 [m];
Input data EDGFLG0 [m] output from the first calculator, input data EDGFLG1 [m] output from the first delay unit, input data EDGFLG2 [m] output from the second delay unit, And a second calculating section for calculating the logical sum of these data EDGFLG0 [m], the data EDGFLG1 [m], and the data EDGFLG2 [m], and outputting the data EDGFLG [m] as a result of the logical sum operation. .

The method of claim 1,
The timing determining unit determines a bit transition timing of the serial data as a median value of the distribution of the data EDGFLG [m] output from the OR operation unit, and outputs data PHSEL [m] indicating the bit transition timing. Receiving device.

The method of claim 1,
When there is at least two pieces of data of the value ED out of the data EDGFLG [m] outputted from the OR operation unit, the timing determining unit is closer to the bit transition timing indicated by the previous data PHSEL [m]. And determine the bit transition timing of the data, and output the data PHSEL [m] indicating the bit transition timing.