KR20110108765A - 다마신 비트라인 공정을 이용한 반도체장치 제조 방법 - Google Patents

다마신 비트라인 공정을 이용한 반도체장치 제조 방법 Download PDF

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Abstract

본 발명은 다마신 비트라인 공정시 스토리지노드콘택과 비트라인간의 절연막에 의한 캐패시턴스를 감소시킬 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 비트라인콘택노드와 스토리지노드콘택노드가 정의된 기판을 준비하는 단계; 상기 기판 상에 머지된 스토리지노드콘택을 형성하는 단계; 상기 머지된 스토리지노드콘택을 개별 스토리지노드콘택으로 분리시키면서 상기 비트라인콘택노드를 노출시키는 다마신패턴을 형성하는 단계; 적어도 상기 다마신패턴의 측벽을 덮는 절연막을 형성하는 단계; 상기 절연막 상에 보호막을 형성하는 단계; 및 상기 다마신패턴 내부에 비트라인을 형성하는 단계를 포함하며, 상술한 본 발명은 30nm급 이하 DRAM에서 다마신 비트라인 구조를 적용할 경우 스토리지노드콘택과 비트라인 사이를 효과적으로 절연시키고 낮은 기생저항값을 확보할 수 있는 효과가 있다.

Description

다마신 비트라인 공정을 이용한 반도체장치 제조 방법{METHOD FOR MANUFACTURING DAMASCENE BITLINE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 다마신 비트라인(Damascene bitline; DBL) 제조 방법에 관한 것이다.
최근 메모리장치의 집적도가 증가함에 따라 비트라인콘택(BitLine Contact; BLC) 및 비트라인(bit line)을 형성한 후 스토리지노드콘택(storage node contact; SNC)을 위한 자기정렬콘택(Self Aligned Contact; SAC) 공정에 대한 난이도가 급격히 증가하고 있다. 30nm 급 이하 메모리장치 에서는 이러한 공정마진 감소로 인하여 스토리지노드콘택의 오픈면적 확보 문제, 자기정렬콘택페일(SAC fail) 문제가 심화되고 있다.
이러한 문제점들의 해결을 위해 스토리지노드콘택(SNC)을 먼저 형성하고 후속으로 비트라인을 형성하는 다마신 비트라인(Damascene bitline; D-BL) 공정이 제안되었다.
다마신 비트라인 공정은, 먼저 인접한 두개의 스토리지노드콘택을 한꺼번에 형성하고 후속으로 다마신 공정을 통해 스토리지노드콘택을 각각 분리한다. 이후, 다마신 패턴 내부를 매립하는 비트라인을 형성한다. 이와 같이 진행하므로써 개별적으로 스토리지노드콘택을 형성할 때 대비 용이하게 패터닝할 수 있다. 또한, 스토리지노드콘택을 나중에 형성하는 공정에 대비하여 자기정렬콘택페일 측면에서 유리하다는 장점이 있다.
상술한 바와 같은 다마신 비트라인 공정에서는 스토리지노드콘택(SNC)과 비트라인간의 절연을 위해 다마신 패턴 형성후 절연막을 형성하고 있다. 절연막은 다마신 패턴 형성후 비트라인콘택을 형성할 수 있어야 하고 배리어메탈(barrier metal) 증착을 위한 전세정(precleaning) 등의 후속 공정에서 손실이 없어야 하며, 금속막이 매립될 공간을 최대화하기 위하여 얇은 두께에서도 절연특성이 우수해야 한다.
그러나, 절연막의 두께가 얇게 되면 스토리지노드콘택과 비트라인간의 캐패시턴스(capacitanc)가 커져서 RC 딜레이(Resistance-Capacitance delay) 문제를 유발할 수 있기 때문에 유전율이 낮은 물질이 필요하다. 일반적으로 사용하는 실리콘질화막(Si-nitride)의 경우 실리콘산화막(Si-oxide) 대비 유전율이 높다는 문제점이 있으며, 실리콘산화막은 전세정시 많은 양이 손실되는 문제점 존재한다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 다마신 비트라인 공정시 스토리지노드콘택과 비트라인간의 절연막에 의한 캐패시턴스를 감소시킬 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 다마신 비트라인 공정시 스토리지노드콘택과 비트라인간의 절연막이 후속 공정에서 손실되는 것을 방지할 수 있는 반도체장치 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 비트라인콘택노드와 스토리지노드콘택노드가 정의된 기판을 준비하는 단계; 상기 기판 상에 머지된 스토리지노드콘택을 형성하는 단계; 상기 머지된 스토리지노드콘택을 개별 스토리지노드콘택으로 분리시키면서 상기 비트라인콘택노드를 노출시키는 다마신패턴을 형성하는 단계; 적어도 상기 다마신패턴의 측벽을 덮는 절연막을 형성하는 단계; 상기 절연막 상에 보호막을 형성하는 단계; 및 상기 다마신패턴 내부에 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 절연막은 상기 보호막보다 유전율이 낮은 물질을 포함하는 것을 특징으로 한다. 상기 절연막은 산화막을 포함하고, 상기 보호막은 질화막을 포함하는 것을 특징으로 한다.
상술한 본 발명은 30nm급 이하 DRAM에서 다마신 비트라인 구조를 적용할 경우 스토리지노드콘택과 비트라인 사이를 효과적으로 절연시키고 낮은 기생저항값을 확보할 수 있는 효과가 있다.
또한, 본 발명은 스토리지노드콘택의 콘택영역 감소로 인한 저항 증가 및 자기정렬콘택페일(SAC fail)을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체장치의 레이아웃도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 도면.
도 3a 내지 도 3g는 본 발명의 실시예의 변형예에 따른 반도체장치 제조 방법을 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체장치의 레이아웃도이다.
도 1을 참조하면, 활성영역(23)에 매립게이트(BG)가 형성된다. 매립게이트(BG)는 활성영역(23)에 트렌치를 형성한후 트렌치를 일부 매립하여 형성한다. 매립게이트(BG)은 공지된 방법을 참조하기로 한다. 매립게이트(BG)를 제외한 활성영역(23) 상에 제1랜딩플러그(24A)와 스토리지노드콘택(26A, 26B)이 형성된다. 스토리지노드콘택(26A, 26B)은 다마신비트라인(D-BL)에 의해 분리된다. 스토리지노드콘택(26A, 26B)은 머지된 스토리지노드콘택을 다마신비트라인(D-BL)이 분리시키므로써 형성된다. 후술하겠지만, 스토리지노드콘택(26A, 26B) 아래에는 제2랜딩플러그가 형성되어 있다. 제1랜딩플러그(24A)은 다마신비트라인(D-BL)의 비트라인콘택을 위한 구조이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 도면으로서, 도 1의 A-A'선에 따른 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)에 소자분리막(22)을 형성한다. 소자분리막(22)은 잘 알려진 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다. 소자분리막(22)에 의해 활성영역(23)이 정의된다. 도시하지 않았지만, 소자분리막(22)을 형성한 후에는 매립게이트(BG) 공정이 진행될 수 있다. 매립게이트(BG)는 A-A' 선에서는 도시되지 않으므로, 매립게이트를 형성하는 방법은 공지된 방법을 참조하기로 한다. 활성영역(23)이 형성된 반도체기판(21)은 스토리지노드콘택노드와 비트라인콘택노드가 정의되어 있다.
활성영역(23)의 일부 표면 상에 비트라인콘택을 위한 제1랜딩플러그(24A)와 스토리지노드콘택을 위한 제2랜딩플러그(24B)를 형성한다. 제1,2랜딩플러그(24A, 24B)는 소자분리막(22)에 자기정렬되어 형성될 수 있다. 제1,2랜딩플러그(24A, 24B)는 폴리실리콘막을 포함한다. 제1랜딩플러그(24A)는 활성영역(23)의 비트라인콘택노드에 연결되고, 제2랜딩플러그(24B)는 활성영역(23)의 스토리지노드콘택노드에 연결된다.
제1,2랜딩플러그(24A, 24B)을 포함한 전면에 층간절연막(25)을 형성한다. 층간절연막(25)을 관통하여 이웃하는 활성영역(23)에 동시에 연결되는 머지된 스토리지노드콘택(26, Merged SNC)을 형성한다. 머지된 스토리지노드콘택(26)을 형성하기 위해 이웃하는 제2랜딩플러그(24B)을 동시에 오픈시키는 스토리지노드콘택홀(도시 생략)이 선행될 수 있다.
도 2b에 도시된 바와 같이, 다마신마스크(27)를 형성한다. 다마신마스크(27)는 감광막패턴을 포함한다.
다마신마스크(27)를 식각장벽으로 하여 머지된 스토리지노드콘택(26) 및 층간절연막(25)을 식각한다. 이에 따라 다마신패턴(28)이 형성된다. 다마신패턴(28)에 의해 머지된 스토리지노드콘택이 개별 스토리지노드콘택(26A, 26B)으로 분리된다. 그리고, 층간절연막(25)이 식각됨에 따라 비트라인콘택노드에 연결된 제1랜딩플러그(24A)의 표면이 노출된다.
도 2c에 도시된 바와 같이, 다마신패턴(28)을 포함한 전면에 절연막을 형성한다. 절연막은 다마신비트라인과 스토리지노드콘택(26A, 26B)간의 절연을 위한 막이다. 바람직하게, 절연막은 절연막(29)과 보호막(30)을 적층하여 형성한다. 절연막(29)은 보호막(30)보다 유전율이 낮은 물질을 포함한다. 보호막(30)은 절연막(29)이 후속 공정에서 손실되는 것을 방지하는 보호막 역할을 수행한다. 절연막(29)은 산화막을 포함한다. 예를 들어, 절연막(29)은 실리콘산화막(Silicon oxide)을 포함한다. 보호막(30)은 질화막을 포함한다. 예를 들어, 보호막(30)은 실리콘질화막(Silicon nitride)을 포함한다. 위와 같이, 절연막(29)이 산화막을 포함하고, 보호막(30)이 질화막을 포함하므로, 절연막은 산화막과 질화막의 이중 구조가 될 수 있다. 절연막(29)에 의해 스토리지노드콘택과 비트라인간의 캐패시턴스를 낮추어 RC 딜레이를 완화하고, 보호막(30)에 의해 절연막(29)이 후속 공정에서 손실되지 않는다.
도 2d에 도시된 바와 같이, 제1랜딩플러그(24A)의 표면(32)을 노출시키도록 절연막(29) 및 보호막(30)을 선택적으로 식각한다. 분리된 스토리지노드콘택(26A, 26B) 사이에서는 절연막(29) 및 보호막(30)이 식각되지 않도록 하기 위해 감광막패턴(31)을 이용할 수 있다.
노출된 제1랜딩플러그(24A)의 표면은 비트라인콘택영역(32)이다. 즉, 후속의 다마신 비트라인과 제1랜딩플러그(24A)간의 콘택을 위한 영역이다.
이어서, 비트라인콘택저항을 확보하기 위해 이온주입(Implant) 공정을 실시한다.
도 2e에 도시된 바와 같이, 감광막패턴(31)을 스트립한다.
비트라인콘택영역(32)을 포함한 전면에 배리어메탈(33)을 형성한다. 배리어메탈(33)은 티타늄막(Ti)과 티타늄질화막(TiN)을 순차적으로 형성한다. 배리어메탈(33) 형성후에 어닐을 실시하여 비트라인콘택영역(32) 표면에 금속실리사이드(도시 생략)를 형성할 수 있다. 다른 실시예에서는, 금속실리사이드 형성후에는 미반응 티타늄막과 티타늄질화막을 제거할 수도 있다.
이어서, 배리어메탈(33) 상에 다마신패턴(28)을 매립하는 금속막(34)을 증착한다. 금속막(34)은 텅스텐막을 포함한다. 텅스텐막은 화학기상증착법(CVD)을 이용하여 증착한다. 텅스텐막은 SiH4 환원법, B2H6 환원법 또는 H2 환원법을 이용하여 증착한다. 이때, 텅스텐소스는 육불화텅스텐(WF6) 또는 텅스텐헥사카보닐{Tungsten hexacabonyl; W(CO)6}을 이용할 수 있다.
도 2f에 도시된 바와 같이, 화학적기계적연마(CMP) 등의 평탄화공정과 에치백(Etchback) 공정을 순차적으로 진행하여 금속막(34)을 리세스시킨다. 평탄화 공정 및 에치백 공정시 절연막(29) 및 보호막(30)도 동시에 평탄화 및 에치백된다.
이에 따라, 다마신패턴(28)의 일부를 매립하는 형태의 다마신비트라인(D-BL)이 형성된다. 다마신비트라인(D-BL)은 배리어메탈패턴(33A)과 금속막패턴(34A)을 포함한다. 스토리지노드콘택(26A, 26B) 사이의 다마신비트라인(D-BL)의 양쪽 측벽 및 바닥에 걸쳐 절연막(29A) 및 보호막(30A)이 잔류한다. 제1랜딩플러그(24A)에 연결되는 다마신비트라인의 양쪽 측벽에는 절연막(29B)과 보호막(29B, 30B)이 스페이서(Spacer) 형태로 잔류한다.
도 2g에 도시된 바와 같이, 다마신비트라인(D-BL) 상부를 갭필하는 캡핑막(35)을 형성한다. 캡핑막(35)은 갭필특성이 우수한 절연막을 포함한다. 예컨대, 캡핑막(35)은 산화막 또는 질화막을 포함한다. 후속하여, 화학적기계적연마(CMP)를 이용하여 평탄화시킨다.
도 3a 내지 도 3g는 본 발명의 실시예의 변형예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 반도체기판(41)에 소자분리막(42)을 형성한다. 소자분리막(42)은 잘 알려진 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다. 소자분리막(42)에 의해 활성영역(43)이 정의된다. 도시하지 않았지만, 소자분리막(42)을 형성한 후에는 매립게이트(BG) 공정이 진행될 수 있다. 활성영역(43)이 형성된 반도체기판(21)은 스토리지노드콘택노드와 비트라인콘택노드가 정의되어 있다.
활성영역(43)의 일부 표면 상에 비트라인콘택을 위한 제1랜딩플러그(44A)와 스토리지노드콘택을 위한 제2랜딩플러그(44B)를 형성한다. 제1,2랜딩플러그(44A, 44B)는 소자분리막(42)에 자기정렬되어 형성될 수 있다. 제1,2랜딩플러그(44A, 44B)는 폴리실리콘막을 포함한다. 제1랜딩플러그(44A)는 활성영역(43)의 비트라인콘택노드에 연결되고, 제2랜딩플러그(44B)는 활성영역(43)의 스토리지노드콘택노드에 연결된다.
제1,2랜딩플러그(44A, 44B)을 포함한 전면에 층간절연막(45)을 형성한다. 층간절연막(45)을 관통하여 이웃하는 활성영역(43)에 동시에 연결되는 머지된 스토리지노드콘택(46, Merged SNC)을 형성한다. 머지된 스토리지노드콘택(46)을 형성하기 위해 이웃하는 제2랜딩플러그(44B)을 동시에 오픈시키는 스토리지노드콘택홀(도시 생략)이 선행될 수 있다.
도 3b에 도시된 바와 같이, 다마신마스크(47)를 형성한다. 다마신마스크(47)는 감광막패턴을 포함한다.
다마신마스크(47)를 식각장벽으로 하여 머지된 스토리지노드콘택(46) 및 층간절연막(45)을 식각한다. 이에 따라 다마신패턴(48)이 형성된다. 다마신패턴(48)에 의해 머지된 스토리지노드콘택이 개별 스토리지노드콘택(46A, 46B)으로 분리된다. 그리고, 층간절연막(45)이 식각됨에 따라 비트라인콘택노드에 연결된 제1랜딩플러그(44A)의 표면이 노출된다.
도 3c에 도시된 바와 같이, 다마신패턴(48)을 포함한 전면에 절연막을 형성한다. 절연막은 다마신비트라인과 스토리지노드콘택(46A, 46B)간의 절연을 위한 막이다. 바람직하게, 절연막은 절연막(49)과 보호막(50)을 포함한다. 절연막(49)은 보호막(50)보다 유전율이 낮은 물질을 포함한다. 보호막(50)은 절연막(49)이 후속 공정에서 손실되는 것을 방지하는 보호막 역할을 수행한다. 절연막(49)은 산화막을 포함한다. 예를 들어, 절연막(49)은 실리콘산화막(Silicon oxide)을 포함한다. 보호막(50)은 질화막을 포함한다. 예를 들어, 보호막(50)은 실리콘질화막(Silicon nitride)을 포함한다. 위와 같이, 절연막(49)이 산화막을 포함하고, 보호막(50)이 질화막을 포함하므로, 절연막은 산화막과 질화막의 이중 구조가 될 수 있다. 절연막(49)에 의해 스토리지노드콘택과 비트라인간의 캐패시턴스를 낮추어 RC 딜레이를 완화하고, 보호막(50)에 의해 절연막(29)이 후속 공정에서 손실되지 않는다.
절연막(49)은 열산화 공정을 통해 형성한다. 즉, 스토리지노드콘택(46A, 46B)의 측벽을 열산화시켜 형성한다. 이에 따라, 제1랜딩플러그(44A)의 표면도 산화되어 절연막(49)이 형성된다.
도 3d에 도시된 바와 같이, 제1랜딩플러그(44A)의 표면(52)을 노출시키도록 절연막(49)과 보호막(50)을 선택적으로 식각한다. 분리된 스토리지노드콘택(46A, 46B) 사이에서는 절연막(49)과 보호막(50)이 식각되지 않도록 하기 위해 감광막패턴(51)을 이용할 수 있다.
노출된 제1랜딩플러그(44A)의 표면은 비트라인콘택영역(52)이다. 즉, 후속의 다마신 비트라인과 제1랜딩플러그(44A)간의 콘택을 위한 영역이다.
이어서, 비트라인콘택저항을 확보하기 위해 이온주입(Implant) 공정을 실시한다.
도 3e에 도시된 바와 같이, 감광막패턴(51)을 스트립한다.
비트라인콘택영역(52)을 포함한 전면에 배리어메탈(53)을 형성한다. 배리어메탈(53)은 티타늄막(Ti)과 티타늄질화막(TiN)을 순차적으로 형성한다. 배리어메탈(53) 형성후에 어닐을 실시하여 비트라인콘택영역(52) 표면에 금속실리사이드(도시 생략)를 형성할 수 있다. 다른 실시예에서는, 금속실리사이드 형성후에는 미반응 티타늄막과 티타늄질화막을 제거할 수도 있다.
이어서, 배리어메탈(53) 상에 다마신패턴(48)을 매립하는 금속막(54)을 증착한다. 금속막(54)은 텅스텐막을 포함한다. 텅스텐막은 화학기상증착법(CVD)을 이용하여 증착한다. 텅스텐막은 SiH4 환원법, B2H6 환원법 또는 H2 환원법을 이용하여 증착한다. 이때, 텅스텐소스는 육불화텅스텐(WF6) 또는 텅스텐헥사카보닐{Tungsten hexacabonyl; W(CO)6}을 이용할 수 있다.
도 3f에 도시된 바와 같이, 화학적기계적연마(CMP) 등의 평탄화공정과 에치백(Etchback) 공정을 순차적으로 진행하여 금속막(54)을 리세스시킨다. 평탄화 공정 및 에치백 공정시 절연막(49)과 보호막(50)도 동시에 평탄화 및 에치백된다.
이에 따라, 다마신패턴(48)의 일부를 매립하는 형태의 다마신비트라인(D-BL)이 형성된다. 다마신비트라인(D-BL)은 배리어메탈패턴(53A)과 금속막패턴(54A)을 포함한다. 스토리지노드콘택(46A, 46B) 사이의 다마신비트라인(D-BL)의 양쪽 측벽 및 바닥에 걸쳐 절연막(49A) 및 보호막(50A)이 잔류한다. 제1랜딩플러그(44A)에 연결되는 다마신비트라인의 양쪽 측벽에는 절연막(49B)과 보호막(49B, 50B)이 스페이서(Spacer) 형태로 잔류한다.
도 3g에 도시된 바와 같이, 다마신비트라인(D-BL) 상부를 갭필하는 캡핑막(55)을 형성한다. 캡핑막(55)은 갭필특성이 우수한 절연막을 포함한다. 예컨대, 캡핑막(55)은 산화막 또는 질화막을 포함한다. 후속하여, 화학적기계적연마(CMP)를 이용하여 평탄화시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21 : 반도체기판 22 : 소자분리막
23 : 활성영역 24A : 제1랜딩플러그
24B : 제2랜딩플러그 25 : 층간절연막
29A, 29B : 절연막 30A, 30B : 보호막
33A : 배리어메탈패턴 34A : 금속막패턴

Claims (9)

  1. 비트라인콘택노드와 스토리지노드콘택노드가 정의된 기판을 준비하는 단계;
    상기 기판 상에 머지된 스토리지노드콘택을 형성하는 단계;
    상기 머지된 스토리지노드콘택을 개별 스토리지노드콘택으로 분리시키면서 상기 비트라인콘택노드를 노출시키는 다마신패턴을 형성하는 단계;
    적어도 상기 다마신패턴의 측벽을 덮는 절연막을 형성하는 단계;
    상기 절연막 상에 보호막을 형성하는 단계; 및
    상기 다마신패턴 내부에 비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 절연막은 상기 보호막보다 유전율이 낮은 물질을 포함하는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 절연막은 산화막을 포함하는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 보호막은 질화막을 포함하는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 절연막은 실리콘산화막을 포함하고, 상기 보호막은 실리콘질화막을 포함하는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 절연막을 형성하는 단계는,
    화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 증착하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 절연막을 형성하는 단계는,
    열산화 공정을 이용하는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 머지된 스토리지노드콘택을 형성하는 단계 이전에,
    매립게이트를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 비트라인을 형성하는 단계 이전에,
    상기 보호막과 절연막을 선택적으로 제거하여 상기 비트라인 콘택노드를 오픈시키는 단계를 더 포함하는 반도체장치 제조 방법.
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