KR20110108549A - Method for manufacturing semiconductor device with buried gate - Google Patents

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KR20110108549A KR1020100027798A KR20100027798A KR20110108549A KR 20110108549 A KR20110108549 A KR 20110108549A KR 1020100027798 A KR1020100027798 A KR 1020100027798A KR 20100027798 A KR20100027798 A KR 20100027798A KR 20110108549 A KR20110108549 A KR 20110108549A
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Abstract

본 발명은 패드막과 하드마스크막 제거시에 소자분리막의 손실을 방지할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판 상에 패드막과 하드마스크막이 적층된 패턴을 형성하는 단계; 상기 기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계; 상기 소자분리막의 상부를 리세스시키는 단계; 상기 리세스된 소자분리막의 상부를 캡핑막을 갭필하는 단계; 상기 기판과 소자분리막을 식각하여 제2트렌치를 형성하는 단계; 상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하는 실링막을 형성하는 단계; 및 상기 하드마스크막과 패드막을 제거하는 단계를 포함한다. 상술한 본 발명은 소자분리막의 상부에 캡핑막을 형성하므로써 패드막 및 하드마스크막을 제거할 때 소자분리막이 손실되는 것을 방지할 수 있다. 이에 따라, 랜딩플러그의 높이를 높일 수 있고, 또한 랜딩플러그의 높이를 균일하게 유지할 수 있는 효과가 있다.The present invention is to provide a method for manufacturing a semiconductor device that can prevent the loss of the device isolation film when removing the pad film and the hard mask film, the semiconductor device manufacturing method of the present invention is a pad film and a hard mask film laminated on a substrate Forming a pattern; Etching the substrate to form a first trench; Forming an isolation layer gap-filling the first trenches; Recessing an upper portion of the device isolation layer; Gap-filling a capping layer over the recessed device isolation layer; Etching the substrate and the isolation layer to form a second trench; Forming a buried gate partially filling the second trench; Forming a sealing film gap-filling an upper portion of the buried gate; And removing the hard mask layer and the pad layer. The present invention described above can prevent the device isolation film from being lost when the pad film and the hard mask film are removed by forming a capping film on the device isolation film. As a result, the height of the landing plug can be increased, and the height of the landing plug can be maintained uniformly.

Description

매립게이트를 구비한 반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BURIED GATE}Method for manufacturing semiconductor device with buried gate {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BURIED GATE}

본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 매립게이트를 구비한 반도체장치 제조 방법에 관한 것이다.
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a buried gate.

60nm 이하의 DRAM 공정에서 셀에서의 트랜지스터의 집적도를 증가시키고 공정 단순화 및 누설 특성과 같은 소자 특성을 향상시키기 위해 매립게이트(Buried Gate)를 형성하는 것이 필수적이다. In DRAM processes below 60nm, it is necessary to form buried gates to increase the integration of transistors in the cell and to improve device characteristics such as process simplification and leakage characteristics.

매립게이트 제조 방법은 트렌치(Trench)를 형성하고 트렌치 내부에 게이트를 매립하는 방식으로 진행하므로써 비트라인과 게이트간의 간섭을 최소화하고 적층되는 막(Film Stack)의 수를 감소시킬 수 있으며, 또한 전체 셀의 캐패시턴스(Capacitance)를 감소시켜 리프레시(Refresh) 특성을 향상시킬 수 있는 장점이 있다. The buried gate manufacturing method proceeds by forming a trench and filling a gate in the trench, thereby minimizing interference between the bit line and the gate, and reducing the number of film stacks. There is an advantage to improve the refresh characteristics by reducing the capacitance (Capacitance) of.

잘 알려진 바와 같이, 셀영역에 트렌치를 일부 매립하는 매립게이트를 형성한 이후에 실링막을 이용하여 매립게이트의 산화를 방지하기 위한 실링(Sealing) 공정을 진행한다. 그 다음 주변영역 만을 오픈하여 주변영역의 트랜지스터를 형성하기 위한 게이트산화(Gate Oxidation) 및 게이트도전막 증착 공정이 진행된다. 그 다음 다시 셀영역을 오픈하여 비트라인콘택 및 스토리지노드콘택을 형성하기 위한 공정을 진행한다.As is well known, after forming a buried gate partially filling the trench in the cell region, a sealing process is performed to prevent oxidation of the buried gate using a sealing film. Then, gate oxide and gate conductive film deposition processes are performed to open only the peripheral region to form transistors in the peripheral region. Then, the cell area is opened again to form a bit line contact and a storage node contact.

위와 같은 매립게이트 제조 방법은 매립게이트가 매립되는 트렌치를 형성하기 위해 패드막 및 하드마스크막을 사용하고, 실링 공정 후 랜딩플러그 공정 전에 하드마스크막과 패드막을 제거한다. The buried gate manufacturing method as described above uses a pad film and a hard mask film to form a trench in which the buried gate is embedded, and removes the hard mask film and the pad film before the landing plug process after the sealing process.

그러나, 하드마스크막과 패드막을 제거할 때, 소자분리막이 손실되는 문제가 있다. 소자분리막의 손실이 과다하게 발생하면 랜딩플러그의 높이를 일정하게 유지하는 것이 어렵다. 또한, 후속 스토리지노드콘택 및 비트라인 형성 공정에서 셀영역과 주변회로영역간에 단차가 발생하여 셀영역의 랜딩플러그의 높이를 일정하게 유지하기 어렵다. 또한 셀영역과 주변회로영역간에 발생하는 단차로 인하여 주변회로영역의 높이를 일정하게 유지하기가 불가능하다.
However, when the hard mask film and the pad film are removed, the device isolation film is lost. If the loss of the device isolation film is excessive, it is difficult to keep the landing plug constant. In addition, in the subsequent storage node contact and bit line forming process, a step is generated between the cell region and the peripheral circuit region, so that the landing plug height of the cell region may not be kept constant. In addition, it is impossible to keep the height of the peripheral circuit region constant due to a step generated between the cell region and the peripheral circuit region.

본 발명은 패드막과 하드마스크막 제거시에 소자분리막의 손실을 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing the loss of an isolation layer when removing a pad film and a hard mask film.

상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 기판 상에 패드막과 하드마스크막이 적층된 패턴을 형성하는 단계; 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 갭필하는 소자분리막을 형성하는 단계; 상기 소자분리막의 상부를 상기 기판 표면보다 높은 높이로 리세스시키는 단계; 상기 리세스된 소자분리막의 상부에 캡핑막을 갭필하는 단계; 및 상기 하드마스크막과 패드막을 제거하는 단계를 포함하는 것을 특징으로 한다.A semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming a pattern in which a pad film and a hard mask film is laminated on a substrate; Etching the substrate to form a trench; Forming an isolation layer gap-filling the trench; Recessing an upper portion of the device isolation layer to a height higher than that of the substrate surface; Gap-filling a capping layer on the recessed device isolation layer; And removing the hard mask layer and the pad layer.

또한, 본 발명의 반도체장치 제조 방법은 기판 상에 패드막과 하드마스크막이 적층된 패턴을 형성하는 단계; 상기 기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계; 상기 소자분리막의 상부를 리세스시키는 단계; 상기 리세스된 소자분리막의 상부를 캡핑막을 갭필하는 단계; 상기 기판과 소자분리막을 식각하여 제2트렌치를 형성하는 단계; 상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하는 실링막을 형성하는 단계; 및 상기 하드마스크막과 패드막을 제거하는 단계를 포함하는 것을 특징으로 한다.In addition, the semiconductor device manufacturing method of the present invention comprises the steps of forming a pattern in which a pad film and a hard mask film laminated on a substrate; Etching the substrate to form a first trench; Forming an isolation layer gap-filling the first trenches; Recessing an upper portion of the device isolation layer; Gap-filling a capping layer over the recessed device isolation layer; Etching the substrate and the isolation layer to form a second trench; Forming a buried gate partially filling the second trench; Forming a sealing film gap-filling an upper portion of the buried gate; And removing the hard mask layer and the pad layer.

또한, 본 발명의 반도체장치 제조 방법은기판 상에 패드막과 하드마스크막이 적층된 패턴을 형성하는 단계; 상기 기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계; 상기 소자분리막의 상부를 리세스시키는 단계; 상기 리세스된 소자분리막의 상부를 캡핑막을 갭필하는 단계; 상기 하드마스크막과 패드막을 제거하는 단계; 상기 기판 상에 예비랜딩플러그를 형성하는 단계; 상기 예비랜딩플러그, 기판 및 소자분리막을 식각하여 제2트렌치를 형성하는 단계; 상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하는 실링막을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the semiconductor device manufacturing method of the present invention comprises the steps of forming a pattern in which a pad film and a hard mask film laminated on a substrate; Etching the substrate to form a first trench; Forming an isolation layer gap-filling the first trenches; Recessing an upper portion of the device isolation layer; Gap-filling a capping layer over the recessed device isolation layer; Removing the hard mask layer and the pad layer; Forming a preliminary landing plug on the substrate; Etching the preliminary landing plug, the substrate and the isolation layer to form a second trench; Forming a buried gate partially filling the second trench; And forming a sealing film gap-filling an upper portion of the buried gate.

상기 캡핑막과 실링막은 질화막을 포함하는 것을 특징으로 한다.
The capping film and the sealing film are characterized in that it comprises a nitride film.

상술한 본 발명은 소자분리막의 상부에 캡핑막을 형성하므로써 패드막 및 하드마스크막을 제거할 때 소자분리막이 손실되는 것을 방지할 수 있다. 이에 따라,랜딩플러그의 높이를 높일 수 있고, 또한 랜딩플러그의 높이를 균일하게 유지할 수 있는 효과가 있다. 결국, 후속 스토리지노드콘택 및 비트라인 공정을 안정성을 증대시킬 수 있다.
The present invention described above can prevent the device isolation film from being lost when the pad film and the hard mask film are removed by forming a capping film on the device isolation film. As a result, the height of the landing plug can be increased, and the height of the landing plug can be maintained uniformly. As a result, subsequent storage node contact and bitline processes can increase stability.

도 1a 내지 도 1l은 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 2a 내지 도 2l은 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 비트라인 및 스토리지노드콘택 형성 방법의 일예를 도시한 공정 단면도이다.
도 4a 내지 도 4e는 본 발명의 제2실시예에 따른 비트라인 및 스토리지노드콘택 형성 방법의 다른 예를 도시한 공정 단면도이다.1A to 1L are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
2A to 2L are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.
3A to 3D are cross-sectional views illustrating an example of a method of forming a bit line and a storage node contact according to a second embodiment of the present invention.
4A through 4E are cross-sectional views illustrating another example of a method of forming a bit line and a storage node contact according to a second embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

도 1a 내지 도 1l은 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.1A to 1L are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

도 1a에 도시된 바와 같이, 기판(11) 상에 패드막(12), 제1하드마스크막(13) 및 연마정지막(14)을 순차적으로 형성한다. 기판(11)은 실리콘기판을 포함한다. 패드막(12)은 패드산화막을 포함한다. 제1하드마스크막(13)은 폴리실리콘막을 포함한다. 연마정지막(14)은 질화막을 포함한다. 제1하드마스크막(13)은 600∼1500Å의 두께로 형성한다.As shown in FIG. 1A, the pad film 12, the first hard mask film 13, and the polishing stop film 14 are sequentially formed on the substrate 11. The substrate 11 includes a silicon substrate. The pad film 12 includes a pad oxide film. The first hard mask film 13 includes a polysilicon film. The polishing stop film 14 includes a nitride film. The first hard mask film 13 is formed to a thickness of 600 to 1500 kPa.

도 1b에 도시된 바와 같이, 소자분리공정을 진행한다. 예를 들어, STI 공정을 진행하여 소자분리막이 갭필될 제1트렌치(16)를 형성한다. 제1트렌치(16)를 형성하기 위해 감광막을 이용한 소자분리마스크(15)를 이용하여 연마정지막(14), 제1하드마스크막(13), 패드막(12) 및 기판(11)을 순차적으로 식각한다.As shown in FIG. 1B, the device isolation process is performed. For example, an STI process may be performed to form the first trenches 16 in which the device isolation layer is to be gap-filled. In order to form the first trenches 16, the polishing stop layer 14, the first hard mask layer 13, the pad layer 12, and the substrate 11 are sequentially formed using the device isolation mask 15 using the photosensitive layer. Etch to

도 1c에 도시된 바와 같이, 소자분리마스크(15)를 스트립한다.As shown in FIG. 1C, the device isolation mask 15 is stripped.

제1트렌치(16)를 갭필하는 갭필막(17)을 형성한다. 갭필막(17)은 산화막을 포함한다. 갭필막(17)은 스핀온절연막(Spin On Dielectric; SOD)을 포함한다. 도시하지 않았지만, 갭필막(17)을 형성하기 전에, 제1트렌치(16)의 표면에 측벽막을 형성할 수 있다. 측벽막은 산화막을 포함한다. 예컨대, 측벽막은 제1트렌치(16)의 표면을 산화시키는 측벽산화(Wall oxidation) 공정을 이용하여 형성한다. 그리고, 측벽막 상에 라이너막(Liner layer)을 더 형성할 수 있다. 라이너막은 질화막을 포함한다.A gap fill film 17 is formed to gap fill the first trench 16. The gap fill film 17 includes an oxide film. The gap fill layer 17 includes a spin on dielectric (SOD). Although not shown, a sidewall film may be formed on the surface of the first trench 16 before the gap fill film 17 is formed. The sidewall film includes an oxide film. For example, the sidewall film is formed using a wall oxidation process that oxidizes the surface of the first trench 16. In addition, a liner layer may be further formed on the sidewall layer. The liner film includes a nitride film.

도 1d에 도시된 바와 같이, 연마정지막(14)에서 연마가 정지할때까지 갭필막(17)을 평탄화한다. 평탄화는 CMP(Chemical Mechanical Polishing)를 포함한다. 이에 따라, 제1트렌치(16)를 갭필하는 소자분리막(17A)이 형성된다.As shown in FIG. 1D, the gap fill film 17 is planarized until polishing stops at the polishing stop film 14. Planarization includes Chemical Mechanical Polishing (CMP). As a result, an isolation layer 17A gap-filling the first trenches 16 is formed.

도 1e에 도시된 바와 같이, 소자분리막(17A)의 표면을 일정 깊이 리세스시킨다. 이에 따라, 일정 깊이가 리세스(18)된 소자분리막(17B)이 형성된다. 이때, 리세스(18)의 깊이(R)는 적어도 기판(11)의 표면보다 높은 높이가 되도록 적절히 조절한다. 예를 들어, 리세스(18)의 깊이(R)를 200 ∼400Å으로 한다.As shown in FIG. 1E, the surface of the device isolation film 17A is recessed to a predetermined depth. As a result, the device isolation layer 17B having the recess 18 having a predetermined depth is formed. At this time, the depth R of the recess 18 is appropriately adjusted to be at least higher than the surface of the substrate 11. For example, the depth R of the recess 18 is set to 200 to 400 Pa.

도 1f에 도시된 바와 같이, 리세스(18)를 갭필하도록 전면에 캡핑막(19)을 형성한 후, CMP 등을 이용한 평탄화한다. 캡핑막(19)은 질화막을 포함한다.As shown in FIG. 1F, a capping film 19 is formed on the entire surface to gap fill the recess 18, and then planarized using CMP or the like. The capping film 19 includes a nitride film.

도 1g에 도시된 바와 같이, 전면에 제2하드마스크막(20)을 형성한 후 매립게이트 공정을 위한 매립게이트마스크(21) 및 식각 공정을 진행한다. 예컨대, 매립게이트마스크(21)를 이용하여 제2하드마스크막(20)을 식각하고, 제2하드마스크막(20)을 식각장벽으로 하여 연마정지막(14), 제1하드마스크막(13), 패드막(12)과 기판(11)을 식각한다. 이에 따라, 일정 깊이의 제2트렌치(22)가 형성되며, 제2트렌치(22)는 기판(21)과 소자분리막(17B)을 동시에 식각하여 형성될 수 있다. 이에 따라, 캡핑막(19)도 식각된다. 제2하드마스크막(20)은 질화막을 포함할 수 있다. 제2트렌치(22)는 매립게이트가 매립될 트렌치이며, 소자분리막(17B)이 매립되어 있는 제1트렌치(16)보다 깊이가 더 얕다.As shown in FIG. 1G, after forming the second hard mask layer 20 on the entire surface, the buried gate mask 21 and the etching process for the buried gate process are performed. For example, the second hard mask film 20 is etched using the buried gate mask 21, and the polishing stop film 14 and the first hard mask film 13 are used as the etch barriers as the second hard mask film 20. ), The pad film 12 and the substrate 11 are etched. Accordingly, the second trench 22 having a predetermined depth is formed, and the second trench 22 may be formed by simultaneously etching the substrate 21 and the device isolation layer 17B. Accordingly, the capping film 19 is also etched. The second hard mask film 20 may include a nitride film. The second trench 22 is a trench in which the buried gate is to be buried, and the second trench 22 is shallower than the first trench 16 in which the device isolation layer 17B is buried.

제2트렌치(22) 형성후에 소자분리막은 도면부호 '17C'와 같이 잔류한다. 소자분리막(17C)의 상부에는 캡핑막이 도면부호 '19A'와 같이 잔류한다.After the formation of the second trench 22, the device isolation layer remains as indicated by reference numeral 17C. A capping film remains on the device isolation layer 17C as shown by reference numeral 19A.

도 1h에 도시된 바와 같이, 제2트렌치(22)의 표면 상에 게이트절연막(23)을 형성한 후, 게이트절연막(23) 상에 제2트렌치(22)를 갭필하도록 전면에 게이트도전막(24)을 증착한다. 게이트도전막(24)은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐막(W) 등을 포함한다. 예컨대, 티타늄질화막(또는 탄탈륨질화막)을 컨포멀(Conformal)하게 얇게 증착한 후 텅스텐막을 갭필하여 형성할 수 있다.As shown in FIG. 1H, after the gate insulating layer 23 is formed on the surface of the second trench 22, the gate conductive layer may be formed on the entire surface of the gate insulating layer 23 so as to gap-fill the second trench 22. 24) is deposited. The gate conductive film 24 includes a titanium nitride film TiN, a tantalum nitride film TaN, a tungsten film W, or the like. For example, a titanium nitride film (or tantalum nitride film) may be formed by conformally thinly depositing a tungsten film.

이어서, 제2하드마스크(20)의 표면이 드러나도록 CMP(Chemical Mechanical Polishing) 등의 방법을 이용하여 게이트도전막(24)을 평탄화한다.Subsequently, the gate conductive film 24 is planarized using a method such as chemical mechanical polishing (CMP) to expose the surface of the second hard mask 20.

연속하여 도 1i에 도시된 바와 같이, 에치백을 진행하여 매립게이트(24A)를 형성한다. 매립게이트(24A)의 표면은 기판(21)의 표면보다 낮은 높이를 가질 수 있다.Subsequently, as shown in FIG. 1I, the etch back is performed to form the buried gate 24A. The surface of the buried gate 24A may have a height lower than that of the substrate 21.

도 1j에 도시된 바와 같이, 매립게이트(24A) 상부를 실링하는 실링막(25)을 형성한다. 이어서, 연마정지막(14)의 표면이 드러나도록 CMP를 이용하여 실링막(25)을 평탄화한다. 실링막(25)을 평탄화할 때, 제2하드마스크막(20)도 동시에 연마되어 제거된다. 실링막(25)은 질화막을 이용한다. 또한, 실링막(25)은 SOD, BPSG, TEOS, HDP 등의 산화막을 일부 갭필한 후에 질화막을 이용하여 나머지를 갭필할 수 있다.As shown in FIG. 1J, a sealing film 25 for sealing the upper portion of the buried gate 24A is formed. Next, the sealing film 25 is planarized using CMP so that the surface of the polishing stop film 14 is exposed. When the sealing film 25 is planarized, the second hard mask film 20 is also polished and removed at the same time. The sealing film 25 uses a nitride film. In addition, the sealing film 25 may gap fill the remainder using a nitride film after partially filling the oxide films such as SOD, BPSG, TEOS, and HDP.

상술한 바와 같이, 실링막(25)을 형성하면, 매립게이트(24A)의 상부는 실링막(25)이 보호한다. 소자분리막(17C)의 상부는 캡핑막(19A)이 보호한다. 캡핑막(19A)과 실링막(25)이 모두 질화막을 포함하므로, 매립게이트(24A) 및 소자분리막(17C)의 상부는 모두 질화막으로 캡핑된다.As described above, when the sealing film 25 is formed, the sealing film 25 protects the upper portion of the buried gate 24A. The capping film 19A is protected on the upper portion of the device isolation film 17C. Since both the capping film 19A and the sealing film 25 include a nitride film, the buried gate 24A and the upper portion of the device isolation film 17C are both capped with a nitride film.

도 1k에 도시된 바와 같이, 연마정지막(14)을 제거한다. 연마정지막(14)이 질화막을 포함하는 경우, 연마정지막(14)을 제거할 때, 실링막(25)과 캡핑막(19A)도 일부 제거될 수 있다. 연마정지막(14)은 실링막(25)의 평탄화시에 제거될 수도 있다. As shown in Fig. 1K, the polishing stop film 14 is removed. When the polishing stop film 14 includes a nitride film, when the polishing stop film 14 is removed, the sealing film 25 and the capping film 19A may also be partially removed. The polishing stop film 14 may be removed upon planarization of the sealing film 25.

제1하드마스크막(13)과 패드막(12)을 제거한다. 제1하드마스크막(13)과 패드막(12)은 건식식각 또는 습식식각으로 제거한다. 바람직하게, 폴리실리콘막이 적용된 제1하드마스크막(13)은 건식식각으로 제거하고, 패드막(12)은 습식식각으로 제거한다. 이에 따라, 실링막(25) 및 캡핑막(19A)의 손실을 최소화한다. The first hard mask film 13 and the pad film 12 are removed. The first hard mask layer 13 and the pad layer 12 are removed by dry etching or wet etching. Preferably, the first hard mask layer 13 to which the polysilicon layer is applied is removed by dry etching, and the pad layer 12 is removed by wet etching. Accordingly, the loss of the sealing film 25 and the capping film 19A is minimized.

패드막(12)까지 제거한 후의 결과를 보면, 실링막(25) 사이의 기판(11) 표면을 노출시키는 제2리세스(26)가 형성된다.As a result of removing the pad film 12, the second recess 26 exposing the surface of the substrate 11 between the sealing films 25 is formed.

매립게이트(24A)의 상부는 실링막(25)이 보호하고, 소자분리막(17C)의 상부는 캡핑막(19A)이 보호하고 있기 때문에, 제1하드마스크막(13)과 패드막(12)을 제거할 때, 소자분리막(17C)의 손실이 최소화된다. 특히, 패드막(12)이 산화막을 포함하고, 캡핑막(19A)과 실링막(25)이 질화막을 포함하므로, 패드막(12)을 제거할 때 소자분리막(17C)이 손실되지 않는다. Since the sealing film 25 protects the upper portion of the buried gate 24A and the capping layer 19A protects the upper portion of the device isolation film 17C, the first hard mask film 13 and the pad film 12 are protected. When removing, the loss of the device isolation film 17C is minimized. In particular, since the pad film 12 includes an oxide film and the capping film 19A and the sealing film 25 include a nitride film, the device isolation film 17C is not lost when the pad film 12 is removed.

도 1l에 도시된 바와 같이, 제2리세스(26)를 갭필하도록 전면에 도전막을 형성한 후, 플러그 분리 공정을 실시한다. 이에 따라, 제2리세스를 매립하는 랜딩플러그(27)가 형성된다. 랜딩플러그(27)는 비트라인이 콘택될 랜딩플러그와 스토리지노드콘택이 콘택될 랜딩플러그를 포함한다. 랜딩플러그(27)가 되는 도전막은 폴리실리콘막을 포함하며, 저항을 낮추기 위해 금속막을 사용할 수도 있다. 폴리실리콘막을 사용하는 경우, 도우프드 폴리실리콘막 또는 언도우프드 폴리실리콘막을 사용한다. 언도우프드 폴리실리콘막을 사용하는 경우, 후속 공정에서 도핑농도를 맞추기 위하여 추가로 이온주입을 진행할 수 있다. 랜딩플러그(27)를 형성하기 위한 플러그 분리 공정은 CMP를 포함한다. CMP 진행시, 질화막과 랜딩플러그간 연마선택비가 높은 고선택비의 연마슬러리를 이용할 수 있다.As shown in FIG. 1L, a conductive film is formed on the entire surface to gap fill the second recess 26, and then a plug separation process is performed. As a result, a landing plug 27 filling the second recess is formed. The landing plug 27 includes a landing plug to which a bit line is to be contacted and a landing plug to which a storage node contact is to be contacted. The conductive film to be the landing plug 27 includes a polysilicon film, and a metal film may be used to lower the resistance. When a polysilicon film is used, a doped polysilicon film or an undoped polysilicon film is used. In the case of using the undoped polysilicon film, ion implantation may be further performed to adjust the doping concentration in a subsequent process. The plug detachment process for forming the landing plug 27 includes CMP. During CMP, a high selectivity polishing slurry having a high polishing selectivity between the nitride film and the landing plug can be used.

도 2a 내지 도 2l은 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.2A to 2L are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

도 2a에 도시된 바와 같이, 기판(31) 상에 패드막(32), 제1하드마스크막(33) 및 연마정지막(34)을 순차적으로 형성한다. 기판(31)은 실리콘기판을 포함한다. 패드막(32)은 패드산화막을 포함한다. 제1하드마스크막(33)은 폴리실리콘막을 포함한다. 연마정지막(34)은 질화막을 포함한다. 제1하드마스크막(13)은 600∼1500Å의 두께로 형성한다.As shown in FIG. 2A, the pad film 32, the first hard mask film 33, and the polishing stop film 34 are sequentially formed on the substrate 31. The substrate 31 includes a silicon substrate. The pad film 32 includes a pad oxide film. The first hard mask film 33 includes a polysilicon film. The polishing stop film 34 includes a nitride film. The first hard mask film 13 is formed to a thickness of 600 to 1500 kPa.

도 2b에 도시된 바와 같이, 소자분리공정을 진행한다. 예를 들어, STI 공정을 진행하여 소자분리막이 갭필될 제1트렌치(36)를 형성한다. 제1트렌치(36)를 형성하기 위해 감광막을 이용한 소자분리마스크(35)를 이용하여 연마정지막(34), 제1하드마스크막(33), 패드막(32) 및 기판(31)을 순차적으로 식각한다.As shown in FIG. 2B, the device isolation process is performed. For example, an STI process may be performed to form the first trench 36 in which the device isolation layer is to be gap-filled. In order to form the first trenches 36, the polishing stop layer 34, the first hard mask layer 33, the pad layer 32, and the substrate 31 are sequentially formed using the device isolation mask 35 using the photosensitive layer. Etch to

도 2c에 도시된 바와 같이, 소자분리마스크(35)를 스트립한다.As shown in FIG. 2C, the device isolation mask 35 is stripped.

제1트렌치(36)를 갭필하는 갭필막(37)을 형성한다. 갭필막(37)은 산화막을 포함한다. 갭필막(37)은 스핀온절연막(SOD)을 포함한다. 도시하지 않았지만, 갭필막(37)을 형성하기 전에, 제1트렌치(36)의 표면에 측벽막을 형성할 수 있다. 측벽막은 산화막을 포함한다. 예컨대, 측벽막은 제1트렌치의 표면을 산화시키는 측벽산화(Wall oxidation) 공정을 이용하여 형성한다. 그리고, 측벽막 상에 라이너막(Liner layer)을 더 형성할 수 있다. 라이너막은 질화막을 포함한다.A gap fill film 37 for gap filling the first trench 36 is formed. The gap fill film 37 includes an oxide film. The gap fill film 37 includes a spin-on insulating film SOD. Although not shown, a sidewall film may be formed on the surface of the first trench 36 before the gap fill film 37 is formed. The sidewall film includes an oxide film. For example, the sidewall film is formed using a wall oxidation process that oxidizes the surface of the first trench. In addition, a liner layer may be further formed on the sidewall layer. The liner film includes a nitride film.

도 2d에 도시된 바와 같이, 연마정지막(34)에서 연마가 정지할때까지 갭필막(37)을 평탄화한다. 평탄화는 CMP(Chemical Mechanical Polishing)를 포함한다. 이에 따라, 제1트렌치(36)를 갭필하는 소자분리막(37A)이 형성된다.As shown in FIG. 2D, the gap fill film 37 is planarized until polishing stops at the polishing stop film 34. Planarization includes Chemical Mechanical Polishing (CMP). As a result, an isolation layer 37A gap-filling the first trench 36 is formed.

도 2e에 도시된 바와 같이, 소자분리막(37A)의 표면을 일정 깊이 리세스시킨다. 이에 따라, 일정 깊이가 리세스(38)된 소자분리막(37B)이 형성된다. 이때, 리세스(38)의 깊이(R)는 적어도 기판(31)의 표면보다 높은 높이가 되도록 적절히 조절한다. 예를 들어, 리세스(38)의 깊이(R)를 200 ∼400Å으로 한다.As shown in FIG. 2E, the surface of the device isolation film 37A is recessed to a predetermined depth. As a result, the device isolation film 37B having the recess 38 having a predetermined depth is formed. At this time, the depth R of the recess 38 is appropriately adjusted to be at least higher than the surface of the substrate 31. For example, the depth R of the recess 38 is set to 200 to 400 Pa.

도 2f에 도시된 바와 같이, 리세스를 갭필하도록 전면에 캡핑막(39)을 형성한 후, CMP 등을 이용한 평탄화한다. 캡핑막(39)은 질화막을 포함한다.As shown in FIG. 2F, a capping film 39 is formed on the entire surface to gap fill the recess, and then planarized using CMP or the like. The capping film 39 includes a nitride film.

도 2g에 도시된 바와 같이, 연마정지막(34), 제1하드마스크막(33)과 패드막(32)을 제거한다. 연마정지막(34)이 질화막을 포함하는 경우, 연마정지막(34)을 제거할 때, 캡핑막(39)도 일부 제거될 수 있다.As shown in FIG. 2G, the polishing stop film 34, the first hard mask film 33, and the pad film 32 are removed. When the polishing stop film 34 includes a nitride film, when the polishing stop film 34 is removed, a part of the capping film 39 may also be removed.

제1하드마스크막(33)과 패드막(32)은 건식식각 또는 습식식각으로 제거한다. 바람직하게, 폴리실리콘막이 적용된 제1하드마스크막(33)은 건식식각으로 제거하고, 패드막(32)은 습식식각으로 제거한다. 이에 따라, 캡핑막(39)의 손실을 최소화한다. The first hard mask layer 33 and the pad layer 32 are removed by dry etching or wet etching. Preferably, the first hard mask layer 33 to which the polysilicon layer is applied is removed by dry etching, and the pad layer 32 is removed by wet etching. Accordingly, the loss of the capping film 39 is minimized.

소자분리막(37B)의 상부는 캡핑막(39)이 보호하고 있기 때문에, 제1하드마스크막(33)과 패드막(32)을 제거할 때, 소자분리막(37B)의 손실이 최소화된다. 특히, 패드막(32)이 산화막을 포함하고, 캡핑막(39)이 질화막을 포함하므로, 패드막(32)을 제거할 때 소자분리막(37B)이 손실되지 않는다. Since the capping layer 39 protects the upper portion of the isolation layer 37B, the loss of the isolation layer 37B is minimized when the first hard mask layer 33 and the pad layer 32 are removed. In particular, since the pad film 32 includes an oxide film and the capping film 39 includes a nitride film, the device isolation film 37B is not lost when the pad film 32 is removed.

도 2h에 도시된 바와 같이, 전면에 도전막을 형성한 후, 평탄화 공정을 실시한다. 이에 따라, 예비랜딩플러그(40)가 형성된다. 예비랜딩플러그(40)가 되는 도전막은 폴리실리콘막을 포함하며, 저항을 낮추기 위해 금속막을 사용할 수도 있다. 폴리실리콘막을 사용하는 경우, 도우프드 폴리실리콘막 또는 언도우프드 폴리실리콘막을 사용한다. 언도우프드 폴리실리콘막을 사용하는 경우, 후속 공정에서 도핑농도를 맞추기 위하여 추가로 이온주입을 진행할 수 있다. 예비랜딩플러그(40)를 형성하기 위한 플러그 분리 공정은 CMP를 포함한다. CMP 진행시, 질화막과 예비랜딩플러그(40)간 연마선택비가 높은 고선택비의 연마슬러리를 이용할 수 있다.As shown in FIG. 2H, after the conductive film is formed on the entire surface, a planarization process is performed. Thus, the preliminary landing plug 40 is formed. The conductive film to be the preliminary landing plug 40 includes a polysilicon film, and a metal film may be used to lower the resistance. When a polysilicon film is used, a doped polysilicon film or an undoped polysilicon film is used. In the case of using the undoped polysilicon film, ion implantation may be further performed to adjust the doping concentration in a subsequent process. The plug separation process for forming the preliminary landing plug 40 includes CMP. During CMP, a high selectivity polishing slurry having a high polishing selectivity between the nitride film and the preliminary landing plug 40 may be used.

도 2i에 도시된 바와 같이, 전면에 제2하드마스크막(41)을 형성한 후 매립게이트 공정을 위한 매립게이트마스크(42) 및 식각 공정을 진행한다. 예컨대, 매립게이트마스크(42)를 이용하여 제2하드마스크막(41)을 식각하고, 제2하드마스크막(41)을 식각장벽으로 하여 예비랜딩플러그(40)와 기판(31)을 식각한다. 이에 따라, 일정 깊이의 제2트렌치(43)가 형성된다. 제2트렌치(43)는 기판(31)과 소자분리막(37B)을 동시에 식각하여 형성될 수 있다. 소자분리막(37B)에 제2트렌치(43)를 형성하기 위해 캡핑막(39)도 식각한다. 제2하드마스크막(41)은 질화막을 포함할 수 있다.As shown in FIG. 2I, after forming the second hard mask layer 41 on the entire surface, the buried gate mask 42 and the etching process for the buried gate process are performed. For example, the second hard mask layer 41 is etched using the buried gate mask 42, and the preliminary landing plug 40 and the substrate 31 are etched using the second hard mask layer 41 as an etch barrier. . As a result, the second trench 43 having a predetermined depth is formed. The second trench 43 may be formed by simultaneously etching the substrate 31 and the device isolation layer 37B. The capping film 39 is also etched to form the second trench 43 in the device isolation film 37B. The second hard mask layer 41 may include a nitride layer.

제2트렌치(43) 형성후에 소자분리막은 도면부호 '37C'와 같이 잔류하고, 캡핑막은 도면부호 '39A'와 같이 잔류한다.After the formation of the second trench 43, the device isolation layer remains as indicated by reference numeral 37C and the capping layer remains as indicated by reference numeral 39A.

제2트렌치(43)를 형성하므로써 예비랜딩플러그(40)가 분리된다. 이에 따라 랜딩플러그(40A)가 형성된다. 랜딩플러그(40A)는 비트라인이 콘택될 랜딩플러그와 스토리지노드콘택이 콘택될 랜딩플러그를 포함한다.The preliminary landing plug 40 is separated by forming the second trench 43. As a result, the landing plug 40A is formed. The landing plug 40A includes a landing plug to which a bit line is to be contacted and a landing plug to which a storage node contact is to be contacted.

도 2j에 도시된 바와 같이, 제2트렌치(43)의 표면 상에 게이트절연막(44)을 형성한 후, 게이트절연막(44) 상에 제2트렌치(43)를 갭필하도록 전면에 게이트도전막(45)을 증착한다. 게이트도전막(45)은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐막(W) 등을 포함한다. 예컨대, 티타늄질화막(또는 탄탈륨질화막)을 컨포멀(Conformal)하게 얇게 증착한 후 텅스텐막을 갭필하여 형성할 수 있다.As shown in FIG. 2J, after the gate insulating layer 44 is formed on the surface of the second trench 43, the gate conductive layer may be formed on the entire surface of the gate insulating layer 44 so as to gap-fill the second trench 43. 45). The gate conductive film 45 includes a titanium nitride film TiN, a tantalum nitride film TaN, a tungsten film W, or the like. For example, a titanium nitride film (or tantalum nitride film) may be formed by conformally thinly depositing a tungsten film.

이어서, 캡핑막(39A) 및 랜딩플러그(40A)의 표면이 드러나도록 CMP(Chemical Mechanical Polishing) 등의 방법을 이용하여 게이트도전막(45)을 평탄화한다.Subsequently, the gate conductive film 45 is planarized using a method such as chemical mechanical polishing (CMP) to expose the surfaces of the capping film 39A and the landing plug 40A.

연속하여 도 2k에 도시된 바와 같이, 에치백을 진행하여 매립게이트(45A)를 형성한다. 매립게이트(45A)의 표면은 기판(31)의 표면보다 낮은 높이를 가질 수 있다.Subsequently, as shown in FIG. 2K, the etch back is performed to form the buried gate 45A. The buried gate 45A may have a lower height than the surface of the substrate 31.

도 2l에 도시된 바와 같이, 매립게이트(45A) 상부를 실링하는 실링막(46)을 형성한다. 여기서, 실링막(46)은 질화막을 포함한다. 이어서, 랜딩플러그(40A)의 표면이 드러나도록 CMP를 이용하여 실링막(46)을 평탄화한다. 실링막(46)은 질화막을 이용한다. 또한, 실링막(46)은 SOD, BPSG, TEOS, HDP 등의 산화막을 일부 갭필한 후에 질화막을 이용하여 나머지를 갭필할 수 있다.As shown in FIG. 2L, a sealing film 46 for sealing the upper portion of the buried gate 45A is formed. Here, the sealing film 46 includes a nitride film. Next, the sealing film 46 is planarized using CMP so that the surface of the landing plug 40A is exposed. The sealing film 46 uses a nitride film. In addition, the sealing film 46 may gap fill the remaining portions by using a nitride film after partially filling the oxide films such as SOD, BPSG, TEOS, and HDP.

위와 같이, 실링막(46)을 형성한 이후에는 비트라인 및 스토리지노드콘택을 형성한다.As described above, the bit line and the storage node contact are formed after the sealing film 46 is formed.

도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 비트라인 및 스토리지노드콘택 형성 방법의 일예를 도시한 공정 단면도이다.3A to 3D are cross-sectional views illustrating an example of a method of forming a bit line and a storage node contact according to a second embodiment of the present invention.

도 3a에 도시된 바와 같이, 실링막(46)이 형성된 기판(31)의 전면에 비트라인콘택캡핑막(51)을 형성한다. 비트라인콘택캡핑막(51)은 질화막을 포함한다.As shown in FIG. 3A, the bit line contact capping layer 51 is formed on the entire surface of the substrate 31 on which the sealing layer 46 is formed. The bit line contact capping film 51 includes a nitride film.

비트라인콘택마스크(도시 생략)를 이용하여 비트라인콘택캡핑막(51)을 식각한다. 이에 따라, 어느 하나의 랜딩플러그(40A)를 노출시키는 비트라인콘택(52)이 오픈된다.The bit line contact capping layer 51 is etched using a bit line contact mask (not shown). Accordingly, the bit line contact 52 exposing any one landing plug 40A is opened.

도 3b에 도시된 바와 같이, 비트라인콘택(52)에 의해 노출된 랜딩플러그(40A) 표면에 배리어메탈(53)을 형성한다. 배리어메탈(53)은 티타늄막, 티타늄질화막을 포함한다.As shown in FIG. 3B, the barrier metal 53 is formed on the surface of the landing plug 40A exposed by the bit line contact 52. The barrier metal 53 includes a titanium film and a titanium nitride film.

배리어메탈(53) 상에 비트라인배선막(54), 비트라인하드마스크막(55)을 적층한다. 이어서, 비트라인하드마스크막(55), 비트라인배선막(54) 및 배리어메탈(53)을 순차적으로 식각하는 비트라인패터닝을 진행하여 비트라인을 형성한다. 여기서, 비트라인배선막(54)은 텅스텐막을 포함한다. 비트라인하드마스크막(55)은 질화막을 포함한다.The bit line wiring film 54 and the bit line hard mask film 55 are laminated on the barrier metal 53. Subsequently, bit line patterning is performed to sequentially etch the bit line hard mask film 55, the bit line wiring film 54, and the barrier metal 53 to form a bit line. Here, the bit line wiring film 54 includes a tungsten film. The bit line hard mask film 55 includes a nitride film.

비트라인의 양측벽에 비트라인스페이서(56)를 형성한다. 비트라인스페이서(56)는 질화막을 증착한 후 에치백하여 형성한다.The bit liner 56 is formed on both side walls of the bit line. The bit liner 56 is formed by depositing a nitride film and then etching it back.

도 3c에 도시된 바와 같이, 전면에 층간절연막(57)을 형성한다. 층간절연막(57)은 비트라인하드마스크막(55)의 표면이 노출될때까지 평탄화될 수 있다.As shown in FIG. 3C, an interlayer insulating film 57 is formed on the entire surface. The interlayer insulating layer 57 may be planarized until the surface of the bit line hard mask layer 55 is exposed.

스토리지노드콘택마스크(도시 생략)를 이용하여 층간절연막(57)을 식각한다. 이에 따라, 비트라인콘택(52)이 오픈되지 않은 나머지 랜딩플러그(40A)를 노출시키는 스토리지노드콘택(58)을 형성한다. 스토리지노드콘택(58)의 확장(Widening) 공정을 추가로 진행할 수도 있다.The interlayer insulating layer 57 is etched using a storage node contact mask (not shown). Accordingly, the bit line contact 52 forms a storage node contact 58 exposing the remaining landing plug 40A that is not open. The extending process of the storage node contact 58 may be further performed.

도 3d에 도시된 바와 같이, 스토리지노드콘택(58)을 매립하는 스토리지노드콘택플러그(59)를 형성한다. 스토리지노드콘택플러그(59)는 폴리실리콘막을 포함한다.As shown in FIG. 3D, the storage node contact plug 59 filling the storage node contact 58 is formed. The storage node contact plug 59 includes a polysilicon film.

도 4a 내지 도 4e는 본 발명의 제2실시예에 따른 비트라인 및 스토리지노드콘택 형성 방법의 다른 예를 도시한 공정 단면도이다.4A through 4E are cross-sectional views illustrating another example of a method of forming a bit line and a storage node contact according to a second embodiment of the present invention.

도 4a에 도시된 바와 같이, 실링막(46)이 형성된 기판(31)의 전면에 스토리지노드콘택정지막(61)을 형성한다. 스토리지노드콘택정지막(61)은 질화막을 포함한다. 스토리지노드콘택정지막(61)은 후속 스토리지노드콘택 식각 공정시 식각 정지막 역할을 한다.As shown in FIG. 4A, the storage node contact stop layer 61 is formed on the entire surface of the substrate 31 on which the sealing layer 46 is formed. The storage node contact stop film 61 includes a nitride film. The storage node contact stop layer 61 serves as an etch stop layer in a subsequent storage node contact etching process.

스토리지노드콘택정지막(61) 상에 캡핑막을 형성한다. 캡핑막은 캡핑산화막(62)과 캡핑질화막(63)을 적층할 수 있다.A capping layer is formed on the storage node contact stop layer 61. The capping film may stack the capping oxide film 62 and the capping nitride film 63.

캡핑막 상에 층간절연막(64)을 형성한다.An interlayer insulating film 64 is formed on the capping film.

도 4b에 도시된 바와 같이, 스토리지노드콘택마스크(도시 생략)를 이용하여 스토리지노드콘택정지막(61)에서 식각이 정지할때까지 층간절연막(64), 캡핑질화막(63) 및 캡핑산화막(62)을 식각한다. 연속해서, 스토리지노드콘택정지막(61)을 식각한다. 이에 따라, 어느 하나의 랜딩플러그(40A)를 노출시키는 스토리지노드콘택(65)이 오픈된다.As shown in FIG. 4B, the interlayer insulating layer 64, the capping nitride layer 63, and the capping oxide layer 62 until the etching stops at the storage node contact stop layer 61 using the storage node contact mask (not shown). Etch). Subsequently, the storage node contact stop film 61 is etched. Accordingly, the storage node contact 65 exposing any one landing plug 40A is opened.

도 4c에 도시된 바와 같이, 스토리지노드콘택(65)을 매립하는 스토리지노드콘택플러그(66)를 형성한다. 스토리지노드콘택플러그(59)는 폴리실리콘막을 포함한다.As shown in FIG. 4C, the storage node contact plug 66 filling the storage node contact 65 is formed. The storage node contact plug 59 includes a polysilicon film.

제1비트라인하드마스크막(67)을 형성한 후, 비트라인콘택마스크(도시 생략)를 이용하여 제1비트라인하드마스크막(67)을 식각한다.After the first bit line hard mask layer 67 is formed, the first bit line hard mask layer 67 is etched using a bit line contact mask (not shown).

계속해서, 스토리지노드콘택정지막(61)에서 식각이 정지할때까지 층간절연막(64), 캡핑질화막(63) 및 캡핑산화막(62)을 식각한다. 연속해서, 스토리지노드콘택정지막(61)을 식각한다. 이에 따라, 나머지 랜딩플러그(40A)를 노출시키는 비트라인콘택(68)이 오픈된다.Subsequently, the interlayer insulating film 64, the capping nitride film 63, and the capping oxide film 62 are etched until the etching stops at the storage node contact stop film 61. Subsequently, the storage node contact stop film 61 is etched. Accordingly, the bit line contact 68 exposing the remaining landing plug 40A is opened.

도 4d에 도시된 바와 같이, 비트라인콘택(68)의 양측벽에 비트라인스페이서(69)를 형성한다. 비트라인스페이서(69)는 질화막 또는 산화막을 증착한 후 에치백하여 형성한다.As shown in FIG. 4D, the bit line spacer 69 is formed on both sidewalls of the bit line contact 68. The bit liner 69 is formed by etching back a nitride film or an oxide film.

도 4e에 도시된 바와 같이, 비트라인콘택(68)을 일부 매립하는 비트라인배선막(70)을 형성한다. 비트라인배선막(70)은 텅스텐막을 증착한 후 에치백하여 형성할 수 있다.As shown in FIG. 4E, a bit line interconnection film 70 partially filling the bit line contact 68 is formed. The bit line interconnection film 70 may be formed by depositing a tungsten film and then etching it back.

비트라인배선막(70) 상에 비트라인콘택(68)의 나머지를 매립하는 제2비트라인하드마스크막(71)을 형성한다. 제2비트라인하드마스크막(71)을 형성하기 위해 전면에 질화막을 증착한 후 층간절연막(64)의 표면이 노출되도록 CMP를 진행할 수 있다. 이에 따라, 제1비트라인하드마스크막이 제거되며, 비트라인스페이서는 높이가 낮아져 도면부호 '69A'와 같이 잔류한다.A second bit line hard mask layer 71 is formed on the bit line interconnection layer 70 to fill the rest of the bit line contact 68. After the nitride film is deposited on the entire surface to form the second bit line hard mask layer 71, CMP may be performed to expose the surface of the interlayer dielectric layer 64. As a result, the first bit line hard mask layer is removed, and the bit line spacer is lowered in height and remains as indicated by reference numeral '69A'.

제1실시예에 따른 비트라인 및 스토리지노드콘택 형성 방법은 도 3a 내지 도 3d에 도시된 방법을 적용하거나, 또는 도 4a 내지 도 4e에 도시된 방법을 적용할 수 있다.The bit line and storage node contact forming method according to the first embodiment may apply the method illustrated in FIGS. 3A to 3D or the method illustrated in FIGS. 4A to 4E.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

11 : 기판 12 : 패드막
13 : 제1하드마스크막 16 : 제1트렌치
17A, 17B, 17C : 소자분리막 19, 19A : 캡핑막
22 : 제2트렌치 24A : 매립게이트
25 : 실링막11 substrate 12 pad film
13: first hard mask film 16: first trench
17A, 17B, 17C: device isolation film 19, 19A: capping film
22: second trench 24A: buried gate
25: sealing film

Claims (21)

기판 상에 패드막과 하드마스크막이 적층된 패턴을 형성하는 단계;
상기 기판을 식각하여 트렌치를 형성하는 단계;
상기 트렌치를 갭필하는 소자분리막을 형성하는 단계;
상기 소자분리막의 상부를 상기 기판 표면보다 높은 높이로 리세스시키는 단계;
상기 리세스된 소자분리막의 상부에 캡핑막을 갭필하는 단계; 및
상기 하드마스크막과 패드막을 제거하는 단계
를 포함하는 반도체장치 제조 방법.
Forming a pattern in which a pad film and a hard mask film are stacked on a substrate;
Etching the substrate to form a trench;
Forming an isolation layer gap-filling the trench;
Recessing an upper portion of the device isolation layer to a height higher than that of the substrate surface;
Gap-filling a capping layer on the recessed device isolation layer; And
Removing the hard mask layer and the pad layer
≪ / RTI >
제1항에 있어서,
상기 캡핑막은 질화막을 포함하는 반도체장치 제조 방법.
The method of claim 1,
And the capping film comprises a nitride film.
제1항에 있어서,
상기 캡핑막과 실링막은 질화막을 포함하는 반도체장치 제조 방법.
The method of claim 1,
The capping film and the sealing film comprises a nitride film.
제1항에 있어서,
상기 패드막은 산화막을 포함하고, 상기 하드마스크막은 폴리실리콘막을 포함하는 반도체장치 제조 방법.
The method of claim 1,
The pad film includes an oxide film, and the hard mask film comprises a polysilicon film.
제1항에 있어서,
상기 하드마스크막과 패드막을 제거하는 단계에서,
상기 하드마스크막은 건식식각으로 제거하고, 상기 패드막은 습식식각으로 제거하는 반도체장치 제조 방법.
The method of claim 1,
In the removing of the hard mask layer and the pad layer,
And removing the hard mask layer by dry etching and removing the pad layer by wet etching.
기판 상에 패드막과 하드마스크막이 적층된 패턴을 형성하는 단계;
상기 기판을 식각하여 제1트렌치를 형성하는 단계;
상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계;
상기 소자분리막의 상부를 리세스시키는 단계;
상기 리세스된 소자분리막의 상부를 캡핑막을 갭필하는 단계;
상기 기판과 소자분리막을 식각하여 제2트렌치를 형성하는 단계;
상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계;
상기 매립게이트 상부를 갭필하는 실링막을 형성하는 단계; 및
상기 하드마스크막과 패드막을 제거하는 단계
를 포함하는 반도체장치 제조 방법.
Forming a pattern in which a pad film and a hard mask film are stacked on a substrate;
Etching the substrate to form a first trench;
Forming an isolation layer gap-filling the first trenches;
Recessing an upper portion of the device isolation layer;
Gap-filling a capping layer over the recessed device isolation layer;
Etching the substrate and the isolation layer to form a second trench;
Forming a buried gate partially filling the second trench;
Forming a sealing film gap-filling an upper portion of the buried gate; And
Removing the hard mask layer and the pad layer
≪ / RTI >
제6항에 있어서,
상기 소자분리막의 상부를 리세스시키는 단계는,
상기 기판 표면보다 높은 높이가 되도록 리세스시키는 반도체장치 제조 방법.
The method of claim 6,
Recessing the upper portion of the device isolation film,
And recessing the substrate so that the height is higher than the surface of the substrate.
제6항에 있어서,
상기 하드마스크막과 패드막을 제거하는 단계 이후에,
복수의 랜딩플러그를 형성하는 단계;
비트라인을 형성하는 단계; 및
스토리지노드콘택을 형성하는 단계
를 더 포함하는 반도체장치 제조 방법.
The method of claim 6,
After removing the hard mask layer and the pad layer,
Forming a plurality of landing plugs;
Forming a bit line; And
Forming Storage Node Contacts
A semiconductor device manufacturing method further comprising.
제8항에 있어서,
상기 스토리지노드콘택을 형성하는 단계 이후에, 상기 비트라인을 다마신 공정으로 형성하는 반도체장치 제조 방법.The method of claim 8,
And forming the bit line by a damascene process after the forming of the storage node contact. 제6항에 있어서,
상기 캡핑막은 질화막을 포함하는 반도체장치 제조 방법.
The method of claim 6,
And the capping film comprises a nitride film.
제6항에 있어서,
상기 캡핑막과 실링막은 질화막을 포함하는 반도체장치 제조 방법.
The method of claim 6,
The capping film and the sealing film comprises a nitride film.
제6항에 있어서,
상기 패드막은 산화막을 포함하고, 상기 하드마스크막은 폴리실리콘막을 포함하는 반도체장치 제조 방법.
The method of claim 6,
The pad film includes an oxide film, and the hard mask film comprises a polysilicon film.
제6항에 있어서,
상기 하드마스크막과 패드막을 제거하는 단계에서,
상기 하드마스크막은 건식식각으로 제거하고, 상기 패드막은 습식식각으로 제거하는 반도체장치 제조 방법.
The method of claim 6,
In the removing of the hard mask layer and the pad layer,
And removing the hard mask layer by dry etching and removing the pad layer by wet etching.
기판 상에 패드막과 하드마스크막이 적층된 패턴을 형성하는 단계;
상기 기판을 식각하여 제1트렌치를 형성하는 단계;
상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계;
상기 소자분리막의 상부를 리세스시키는 단계;
상기 리세스된 소자분리막의 상부를 캡핑막을 갭필하는 단계;
상기 하드마스크막과 패드막을 제거하는 단계;
상기 기판 상에 예비랜딩플러그를 형성하는 단계;
상기 예비랜딩플러그, 기판 및 소자분리막을 식각하여 제2트렌치를 형성하는 단계;
상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계;
상기 매립게이트 상부를 갭필하는 실링막을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
Forming a pattern in which a pad film and a hard mask film are stacked on a substrate;
Etching the substrate to form a first trench;
Forming an isolation layer gap-filling the first trenches;
Recessing an upper portion of the device isolation layer;
Gap-filling a capping layer over the recessed device isolation layer;
Removing the hard mask layer and the pad layer;
Forming a preliminary landing plug on the substrate;
Etching the preliminary landing plug, the substrate and the isolation layer to form a second trench;
Forming a buried gate partially filling the second trench;
Forming a sealing film gap-filling an upper portion of the buried gate
≪ / RTI >
제14항에 있어서,
상기 소자분리막의 상부를 리세스시키는 단계는,
상기 기판 표면보다 높은 높이가 되도록 리세스시키는 반도체장치 제조 방법.
The method of claim 14,
Recessing the upper portion of the device isolation film,
And recessing the substrate so that the height is higher than the surface of the substrate.
제14항에 있어서,
상기 실링막을 형성하는 단계 이후에,
비트라인을 형성하는 단계; 및
스토리지노드콘택을 형성하는 단계
를 더 포함하는 반도체장치 제조 방법.
The method of claim 14,
After forming the sealing film,
Forming a bit line; And
Forming Storage Node Contacts
A semiconductor device manufacturing method further comprising.
제16항에 있어서,
상기 스토리지노드콘택을 형성하는 단계 이후에, 상기 비트라인을 다마신 공정으로 형성하는 반도체장치 제조 방법.
The method of claim 16,
And forming the bit line by a damascene process after the forming of the storage node contact.
제14항에 있어서,
상기 캡핑막은 질화막을 포함하는 반도체장치 제조 방법.
The method of claim 14,
And the capping film comprises a nitride film.
제14항에 있어서,
상기 캡핑막과 실링막은 질화막을 포함하는 반도체장치 제조 방법.
The method of claim 14,
The capping film and the sealing film comprises a nitride film.
제14항에 있어서,
상기 패드막은 산화막을 포함하고, 상기 하드마스크막은 폴리실리콘막을 포함하는 반도체장치 제조 방법.
The method of claim 14,
The pad film includes an oxide film, and the hard mask film comprises a polysilicon film.
제14항에 있어서,
상기 하드마스크막과 패드막을 제거하는 단계에서,
상기 하드마스크막은 건식식각으로 제거하고, 상기 패드막은 습식식각으로 제거하는 반도체장치 제조 방법.The method of claim 14,
In the removing of the hard mask layer and the pad layer,
And removing the hard mask layer by dry etching and removing the pad layer by wet etching.
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