KR20110090519A - 가변이득 증폭기의 이득제어방법 및 상기 방법을 이용할 수 있는 장치들 - Google Patents

가변이득 증폭기의 이득제어방법 및 상기 방법을 이용할 수 있는 장치들 Download PDF

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Abstract

리드/라이트 채널 회로의 가변이득 증폭기 이득 제어 방법이 개시된다. 상기 이득 제어 방법은 리드 채널 옵티마이즈된 제1VGA 이득 값을 제1레지스터에 로딩하는 단계, 어뎁테이션된 제2VGA 이득 값을 제2레지스터에 로딩하는 단계, 상기 제1VGA 이득 값과 상기 제2VGA 이득 값의 연산결과에 따라 제3VGA 이득 값을 산출하는 단계, 및 상기 제3VGA 이득 값을 상기 제1레지스터에 로딩하는 단계를 포함한다.

Description

가변이득 증폭기의 이득제어방법 및 상기 방법을 이용할 수 있는 장치들 {Method for adjusting gain of variable gain amplifier and apparatuses using the same}
본 발명의 개념에 따른 실시 예는 가변 이득 증폭기의 이득 제어 기술에 관한 것으로, 보다 상세하게는 하드디스크 드라이브의 리드/라이트 채널회로에 구현된 상기 가변 이득 증폭기의 이득 제어 방법과 상기 방법을 이용할 수 있는 장치들에 대한 것이다.
가변 이득 증폭기는 제어 전압에 따라 그 이득을 가변할 수 있는 증폭기이다. 상기 가변 이득 증폭기의 이득을 적절하게 조절하기 위해서는 상기 제어 전압을 적절하게 조절하는 것이 필요하다.
본 발명이 이루고자 하는 기술적인 과제는 가변 이득 증폭기의 이득 값이 발산되지 않도록 상기 이득 값을 제어할 수 있는 방법, 상기 방법을 수행할 수 있는 전자 회로, 및 상기 전자 회로를 포함하는 데이터 저장 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 가변 이득 증폭기 이득 제어 방법은 RCO(Read Channel Optimize)된 제1VGA 이득 값을 제1레지스터에 로딩하는 단계; 어뎁테이션(Adaptation)된 제2VGA 이득 값을 제2레지스터에 로딩하는 단계; 상기 제1VGA 이득 값과 상기 제2VGA 이득 값의 연산 결과에 따라 제3VGA 이득 값을 산출하는 단계; 및 상기 제3VGA 이득 값을 상기 제1레지스터에 오버라이팅하는 단계를 포함한다.
상기 제1VGA 이득 값을 제1레지스터에 로딩하는 단계는 현재 리드 게이트가 인에이블 되는 경우, 상기 제1VGA 이득 값을 상기 제1레지스터에 로딩한다. 상기 제2VGA 이득값을 제2레지스터에 로딩하는 단계는 상기 현재 리드 게이트 다음의 리드 게이트가 인에이블 되기 전에 상기 제2VGA 이득 값을 상기 제2레지스터에 로딩한다.
상기 리드/라이트 채널회로의 VGA 이득 제어 방법은 상기 제2VGA 이득 값 또는 상기 제3VGA 이득 값을 상기 VGA의 이득 값으로 설정하는 단계를 더 포함한다.
실시 예에 따라 상기 제3VGA 이득값을 산출하는 단계는, 상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 0.8배보다 크고 상기 제1VGA 이득 값의 0.9배보다 작다면, 상기 제1VGA 이득 값과 상기 제2VGA 이득 값의 합의 2분의 1을 상기 제3VGA 이득 값으로 산출한다.
다른 실시 예에 따라 상기 제3VGA 이득 값을 산출하는 단계는, 상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 0.9배보다 크고 상기 제1VGA 이득 값의 1.1배보다 작다면, 상기 제2VGA 이득 값을 상기 제3VGA 이득 값으로 산출한다.
또 다른 실시 예에 따라 상기 제3VGA 이득 값을 산출하는 단계는, 상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 1.1배보다 크고 상기 제1VGA 이득 값의 1.2배보다 작다면, 상기 제1VGA 이득 값과 상기 제2VGA 이득 값의 합의 2분의 1을 상기 제3VGA 이득 값으로 산출한다.
또 다른 실시 예에 따라 상기 제3VGA 이득 값을 산출하는 단계는, 상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 0.8배보다 작거나 상기 제1VGA 이득 값의 1.2배보다 크면, 상기 제1VGA 이득 값의 0.8배 또는 상기 제1VGA 이득 값의 1.2배를 상기 제3VGA 이득 값으로 산출한다.
VGA 이득제어방법을 수행할 수 있는 컴퓨터 프로그램은 기록 매체에 저장된다.
본 발명의 실시 예에 따른 리드/라이트 채널 회로는 RCO(Read Channel Optimization)된 제1VGA 이득 값을 저장하기 위한 제1레지스터; 어뎁테이션(Adaptation)된 제2VGA 이득 값을 저장하기 위한 제2레지스터; 및 상기 제1VGA 이득 값과 상기 제2VGA 이득 값을 리드하고, 상기 제1VGA 이득 값과 상기 제2VGA 이득 값의 연산 결과에 따라 제3VGA 이득 값을 산출하고, 상기 제3VGA 이득 값을 상기 제1레지스터에 오버라이팅하는 컨트롤러를 포함한다.
상기 컨트롤러는 상기 제2VGA 이득 값 또는 상기 제3VGA 이득 값을 상기 리드/라이트 채널회로의 VGA(Variable Gain Amplifier)의 이득 값으로 설정한다.
실시 예에 따라 상기 컨트롤러는, 상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 0.8배보다 크고 상기 제1VGA 이득 값의 0.9배보다 작다면, 상기 제1VGA 이득 값과 상기 제2VGA 이득 값의 합의 2분의 1을 상기 제3VGA 이득 값으로 산출한다.
다른 실시 예에 따라 상기 컨트롤러는, 상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 0.9배보다 크고 상기 제1VGA 이득 값의 1.1배보다 작다면, 상기 제2VGA 이득 값을 상기 제3VGA 이득 값으로 산출한다.
또 다른 실시 예에 따라 상기 컨트롤러는, 상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 1.1배보다 크고 상기 제1VGA 이득 값의 1.2배보다 작다면, 상기 제1VGA 이득 값 및 상기 제2VGA 이득 값의 합의 2분의 1을 상기 제3VGA 이득 값으로 산출한다.
또 다른 실시 예에 따라 상기 컨트롤러는, 상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 0.8배보다 작거나 상기 제1VGA 이득 값의 1.2배보다 크면, 상기 제1VGA 이득 값의 0.8배 또는 상기 제1VGA 이득 값의 1.2배를 상기 제3VGA 이득 값으로 산출한다.
본 발명의 실시 예에 따른 하드디스크 드라이브는 데이터를 저장하기 위한 자기 기록 매체; 상기 자기 기록 매체를 회전시키기 위한 스핀들 모터; 상기 데이터를 상기 자기 기록 매체에 라이트하거나 상기 자기 기록 매체로부터 상기 데이터를 리드하기 위한 헤드; 상기 데이터를 라이트하기 위한 라이트 신호를 증폭하거나 상기 헤드로부터 출력되는 리드 신호를 증폭하기 위한 전치 증폭기; 및 상기 전치 증폭기로부터 출력된 신호를 리드데이터로 변환하는 리드/라이트 채널회로를 포함한다.
상기 리드/라이트 채널회로는 상기 전치 증폭기로부터 출력된 신호를 증폭할 수 있는 VGA(Variable Gain Amplifier); RCO(Read Channel Optimization)된 제1VGA(Varible Gain Amplifier) 이득 값을 저장하기 위한 제1레지스터; 어뎁테이션(Adaptation)된 제2VGA 이득 값을 저장하기 위한 제2레지스터; 및 컨트롤러를 포함한다.
상기 컨트롤러는 상기 제1VGA 이득 값과 상기 제2VGA 이득 값을 리드하고, 상기 제1VGA 이득 값과 상기 제2VGA 이득 값의 연산 결과에 따라 제3VGA 이득 값을 산출하고 상기 산출된 제3VGA 이득 값을 상기 제1레지스터에 오버라이팅하고, 상기 제2VGA 이득 값 또는 상기 제3VGA 이득 값을 상기 VGA의 이득 값으로 설정한다.
본 발명의 실시 예에 따른 컴퓨터 시스템은 상기 하드디스크 드라이브와 상기 하드디스크 드라이브와 데이터를 주거나 받을 수 있는 호스트 프로세서를 포함한다.
본 발명의 실시 예에 따른 가변이득 증폭기의 이득 제어 방법과 상기 방법을 수행할 수 있는 장치들은 비정상적인 이득 값의 피드백을 막고, 적절한 이득 값을 산출하여 피드백할 수 있다. 따라서 상기 이득 값의 발산으로 인한 ECC(Error Correction Code), DAM(Data Address Mark), 또는 BTO(Busy Time Out) 등의 에러를 방지할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 리드/라이트 채널회로를 포함하는 하드디스크 드라이브의 개략적인 블럭도이다.
도 2는 본 발명의 실시 예에 따른 자동 이득 제어기와 VGA(Varible Gain Amplifier)를 포함하는 회로도이다.
도 3은 본 발명의 실시 예에 따른 VGA 이득 제어 방법을 설명하기 위한 플로우차트이다.
도 4는 본 발명의 실시 예에 따른 제3VGA 이득 값의 산출 기준을 나타낸다.
도 5는 도 1부터 도 4에 도시된 VGA 이득 제어 방법을 수행할 수 있는 하드디스크 드라이브의 동작 방법을 설명하기 위한 타이밍 다이어그램이다.
도 6은 도 1에 도시된 하드디스크 드라이브를 포함하는 컴퓨터 시스템의 블럭도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 리드/라이트 채널회로를 포함하는 하드디스크 드라이브의 간략한 블럭도이다.
도 1을 참조하면, 데이터 저장 장치 또는 데이터 처리 장치로서 사용되는 하드디스크 드라이브(hard disk drive(HDD); 100)는 복수의 디스크들(10), 복수의 헤드들(12), 헤드 어셈블리(14), 전치 증폭기(pre-amplifier; 16), 메인 컨트롤 유닛 (18), 모터 구동 유닛(또는, 서보 제어 유닛; 30), 스핀들 모터(36), 및 보이스 코일 모터(voice coil motor(VCM); 38)를 포함한다.
복수의 디스크들(10) 각각은 호스트로부터 출력된 데이터를 저장할 수 있고 스핀들 모터(36)에 의하여 회전한다. 복수의 디스크들(10) 각각은 자기 기록 매체로 구현될 수 있다.
복수의 헤드들(12) 각각은 복수의 디스크들(10) 중에서 대응하는 하나의 디스크 위(over)에 위치하여 리드(read) 작동 또는 라이트(write) 작동을 수행하고, VCM(38)와 결합된 헤드 어셈블리(14)로부터 복수의 디스크들(10) 쪽으로 신장된 서포트 암들(미도시) 각각에 설치된다.
디스크에 저장된 데이터를 리드할 때, 전치 증폭기(16)는 복수의 헤드들(12) 중에서 어느 하나의 헤드로부터 출력된 아날로그 신호를 증폭하고 증폭된 아날로그 신호를 리드/라이트 채널 회로(20)로 출력한다.
디스크에 데이터를 라이트할 때, 전치 증폭기(16)는 리드/라이트 채널 회로 (20)로부터 출력된 라이트 신호, 예컨대 라이트 전류를 복수의 헤드들(12) 중에서 어느 하나의 헤드로 전송한다. 상기 어느 하나의 헤드는 상기 라이트 신호를 복수의 디스크들(10) 중에서 어느 하나의 디스크에 라이트할 수 있다.
리드/라이트 채널 회로(20)는 전치 증폭기(16)에 의하여 증폭된 아날로그 신호를 디지털 신호로 변환하고, 변환된 디지털 신호를 하드디스크 컨트롤러(22)로 출력한다.
리드/라이트 채널회로(20)는 도 2에 도시된 가변 이득 증폭기(50)의 이득 값을 제어하여 메인 컨트롤 유닛(18)의 오동작 또는 동작 범위 초과로 인한 가변 이득 증폭기(50)의 이득 값의 발산을 방지할 수 있다.
리드/라이트 채널 회로(20)는 HDC(22)로부터 출력된 라이트 데이터를 라이트 신호로 변환하고 변환된 라이트 신호를 전치 증폭기(16)로 출력할 수 있다.
예컨대, 데이터를 디스크(10)에 라이트할 때, HDC(22)는 CPU(24)의 제어 하에 호스트로부터 출력된 라이트 데이터를 리드/라이트 채널 회로(20)로 출력한다. 따라서 상기 호스트로부터 출력된 상기 라이트 데이터는 리드/라이트 채널 회로 (20), 전치 증폭기(16), 및 복수의 헤드들(12) 중에서 어느 하나의 헤드를 통해 복수의 디스크들(10) 중에서 어느 하나의 디스크에 라이트될 수 있다.
또한, 복수의 디스크들(10) 중에서 어느 하나의 디스크로부터 데이터를 리드할 때, HDC(22)는 CPU(24)의 제어 하에 리드/라이트 채널 회로(20)에 의하여 디코드된 리드 데이터를 수신하고, 수신된 리드 데이터에 대하여 에러 정정을 수행하고 에러 정정된 데이터를 호스트로 전송할 수 있다.
CPU(24)는 호스트로부터 출력된 리드 명령 또는 라이트 명령을 수신하고, 수신된 명령에 따라 트랙 탐색(track seek) 또는 트랙 추종(track following)을 제어하기 위하여, 스핀들 모터 구동부(32)와 VCM 구동부(34)를 제어할 수 있다.
스핀들 모터 구동부(32)는 HDC(22)로부터 출력된 적어도 하나의 제어 신호에 응답하여 복수의 디스크들(10)의 회전을 제어하는 스핀들 모터(36)의 동작을 제어한다.
VCM구동부(34)는 HDC(22)로부터 출력된 적어도 하나의 제어 신호, 예컨대 복수의 헤드들(12) 각각의 위치를 제어하기 위한 제어 신호에 응답하여 VCM(38)를 구동하기 위한 구동 전류를 발생하고 발생한 구동 전류를 VCM(38)의 보이스 코일로 출력한다.
VCM(38)는 VCM구동부(34)로부터 출력되는 상기 구동 전류의 방향과 레벨에 따라 복수의 헤드들(12) 중에서 사용되는 헤드를 복수의 디스크들(10) 중에서 어느 하나의 디스크에 구현된 트랙 위로 이동시킨다.
실시 예에 따라 메인 컨트롤 유닛(18)의 내부 또는 외부에 구현될 수 있는 버퍼 메모리(30)는 HDD(100)와 호스트 사이에서 주거나 받는 데이터를 일시적으로 저장할 수 있다. 버퍼 메모리(30)는 DRAM과 같은 휘발성 메모리로 구현될 수 있다.
실시 예에 따라, 리드/라이트 채널 회로(20), HDC(22), CPU(24), ROM(26), RAM(28), 및 메모리(30)를 포함하는 메인 컨트롤 유닛(18)은 하나의 칩, 예컨대 SoC(system on chip)으로 구현될 수 있다. 또한, 스핀들 모터 구동부(32)와 VCM구동부(34)를 포함하는 모터 구동 유닛(30)은 하나의 칩, 예컨대 SoC로 구현될 수 있다.
도 2는 도 1에 도시된 리드/라이트 채널회로 내부의 자동 이득 제어기와 가변이득 증폭기를 포함하는 회로도이다.
도 1 및 도 2를 참조하면, 상기 회로는 가변이득 증폭기(50) 및 자동 이득 제어기(60)를 포함한다. 가변이득 증폭기(50)는 자동 이득 제어기(60)의 이득 제어신호에 기초하여 전치 증폭기(16)로부터 출력된 신호를 증폭한다.
자동 이득 제어기(60)는 가변 이득 증폭기(50)로 이득 제어 신호를 전송한다. 자동 이득 제어기(60)는 제1레지스터(70), 제2레지스터(80), 및 컨트롤러(90)를 포함한다.
헤드(12)가 복수의 디스크들(10) 중에서 어느 하나의 존(zone)을 변경하여 제1섹터를 리드 하는 경우, 제1레지스터(70)는 컨트롤러(90)의 제어 하에 리드 채널 옵티마이즈(read channel optimization)된 제1VGA 이득 값을 저장한다.
제1섹터 리드가 종료될 때, 제2레지스터(80)는 컨트롤러(90)의 제어 하에 어뎁테이션(adaptation)된 제2VGA 이득 값을 저장한다.
컨트롤러(90)는 상기 제1VGA 이득 값과 상기 제2VGA 이득 값을 리드하고, 상기 제1VGA 이득 값과 상기 제2VGA 이득 값을 연산한다. 상기 컨트롤러(90)는 상기 연산 결과에 따라 제3VGA 이득 값을 산출하고 상기 제3VGA 이득 값을 제1레지스터 (70)에 오버라이팅한다.
실시 예에 따라 컨트롤러(90)는 상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 0.8배보다 크고 상기 제1VGA 이득 값의 0.9배보다 작다면, 상기 제1VGA 이득 값 및 상기 제2VGA 이득 값의 합의 2분의 1을 상기 제3VGA 이득 값으로 산출한다.
다른 실시 예에 따라 컨트롤러(90)는 상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 0.9배보다 크고 상기 제1VGA 이득 값의 1.1배보다 작다면, 상기 제2VGA 이득 값을 상기 제3VGA 이득 값으로 산출한다.
또 다른 실시 예에 따라 컨트롤러(90)는 상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 1.1배보다 크고 상기 제1VGA 이득 값의 1.2배보다 작다면, 상기 제1VGA 이득 값 및 상기 제2VGA 이득 값의 합의 2분의 1을 상기 제3VGA 이득 값으로 산출한다.
또 다른 실시 예에 따라 컨트롤러(90)는 상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 0.8배보다 작거나 상기 제1VGA 이득 값의 1.2배보다 크면, 상기 제1VGA 이득 값의 0.8배 또는 상기 제1VGA 이득 값의 1.2배를 상기 제3VGA 이득 값으로 산출한다.
실시 예에 따라, 컨트롤러(90)는 상기 제2VGA 이득 값 또는 상기 제3VGA 이득 값을 VGA(50)의 이득 값으로 설정할 수 있다.
상기 제2VGA 이득 값 또는 상기 제3VGA 이득 값을 VGA(50)의 이득 값으로 설정하기 위하여, 자동 이득 제어기(60)은 상기 설정을 위한 제3레지스터(미도시)를 더 포함할 수 있다.
컨트롤러(90)는 상기 제3VGA 이득 값을 VGA(50)의 이득 값으로 설정할 것인지, 상기 제2VGA 이득 값을 VGA(50) 이득 값으로 설정할 것인지를 제3레지스터 세팅을 통해 설정할 수 있다.
컨트롤러(90)가 상기 제3레지스터를 1로 세팅하면, 제1레지스터(70)에 오버라이팅된 상기 제3VGA 이득 값이 VGA(50)의 이득 값이 된다.
컨트롤러(90)가 상기 제3레지스터를 0으로 세팅하면, 제2레지스터(80)에 로딩된 상기 제2VGA 이득 값이 VGA(50)의 이득 값이 된다.
도 3은 본 발명의 실시 예에 따른 VGA(Varible Gain Amplifier) 이득 제어 방법의 플로우차트이다.
도 1부터 도 3을 참조하면, 리드/라이트 채널회로(20)는 헤드(12)가 자기 디스크(10)의 존(zone)을 변경하여 제1섹터를 리드하는지 판단한다(S10).
헤드(12)가 자기 디스크(10)의 존을 변경하여 제1섹터를 리드하는 경우 컨트롤러(90)가 제1레지스터(70)에 리드 채널 옵티마이즈된 제1VGA 이득 값을 로딩한다(S20).
상기 제1섹터 리드 후, 컨트롤러(90)가 제2레지스터(80)에 어뎁테이션된 제2VGA 이득 값을 로딩한다(S30).
헤드(12)가 자기 디스크(10)의 존을 변경하지 않고 리드하는 경우, 컨트롤러(90)는 S20 단계를 거칠 필요없이 곧 바로 제2레지스터(80)에 어뎁테이션된 제2VGA 이득 값을 로딩한다(S30).
컨트롤러(90)가 상기 제1VGA 이득 값과 상기 제2VGA 이득 값의 연산결과에 따라 제3VGA이득 값을 산출한다(S40). 컨트롤러(90)가 상기 산출된 제3VGA이득 값을 상기 제1레지스터(70)에 오버라이팅한다(S50).
실시 예에 따라, 컨트롤러(90)는 상기 제2VGA 이득 값 또는 상기 제3VGA 이득 값을 VGA(50)의 이득 값으로 설정할 수 있도록 제3레지스터(미도시)를 세팅할 수 있다.
도 4는 본 발명의 실시 예에 따른 제3VGA 이득 값의 산출 기준을 나타내는 도이다. 도 4를 참조하면, V2가 제1구간에 포함될 때 예컨대, 상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 0.8배보다 크고 상기 제1VGA 이득 값의 0.9배보다 작다면, 컨트롤러(90)는 수학식 1에 따라 V3를 산출한다.
Figure pat00001
여기서, 상기 V3은 상기 제3VGA 이득 값이고, 상기 V1은 상기 제1VGA 이득 값이고, 상기 V2는 상기 제2VGA 이득 값이다.
실시 예에 따라, 상기 V2가 제2구간에 포함될 때 예컨대, 상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 0.9배보다 크고 상기 제1VGA 이득 값의 1.1배보다 작다면, 상기 컨트롤러(90)는 상기 제2VGA 이득 값을 상기 제3VGA 이득 값으로 산출한다.
다른 실시 예에 따라, 상기 V2가 제3구간에 포함될 때 예컨대, 상기 제2VGA 이득 값이 제1VGA 이득 값의 1.1배보다 크고 상기 제1VGA 이득 값의 1.2배보다 작다면, 컨트롤러(90)는 수학식 2에 따라 V3를 산출한다.
Figure pat00002
여기서 상기 V3 은 상기 제3VGA 이득 값이고, 상기 V1은 상기 제1VGA 이득 값이고, 상기 V2는 상기 제2VGA 이득 값이다.
또 다른 실시 예에 따라, 상기 V2가 제4구간에 포함되거나 예컨대, 상기 제1VGA 이득 값의 0.8배보다 작거나 또는 상기 V2가 제5구간에 포함되면 예컨대, 제1VGA 이득 값의 1.2배보다 크다면, 상기 컨트롤러(90)는 상기 제1VGA 이득 값의 0.8배 또는 상기 제1VGA 이득 값의 1.2배를 상기 제3VGA 이득 값으로 산출한다.
도 5는 도 1부터 도 4에 도시된 VGA 이득 제어 방법을 수행할 수 있는 하드디스크 드라이브의 동작 방법을 설명하기 위한 타이밍 다이어그램이다. 도 1부터 도 5를 참조하면, 컨트롤러(90)가 제3레지스터를 1로 설정한다(①).
제1섹터 리드를 위하여 제1리드 게이트가 인에이블되면, 컨트롤러(90)는 제1레지스터(70)에 제1VGA 이득 값을 로딩한다(②).
제1섹터 리드가 종료되는 시점에서, 컨트롤러(90)는 제2레지스터(80)에 제2VGA 이득 값을 로딩한다(③).
제2섹터 리드를 위한 제2리드 게이트가 인에이블 되기 전에 컨트롤러(90)는 상기 제2VGA 이득 값의 범위에 기초하여 제3VGA 이득 값을 산출한다(④).
상기 제2리드 게이트가 인에이블되면, 컨트롤러(90)는 산출된 제3VGA 이득 값을 제1레지스터(70)에 오버라이팅하고 상기 제3VGA 이득 값을 VGA(50)의 이득 값으로 적용한다(⑤). 이후의 섹터에는 상기의 과정이 반복적으로 수행될 수 있다.
도 6은 도 5에 도시된 하드디스크 드라이브를 포함하는 컴퓨터 시스템의 블럭도를 나타낸다. 도 6을 참조하면, 컴퓨터 시스템(200)은 PC, 노트북, 넷북, 포터블 컴퓨터(portable computer), 헨드헬드 통신 장치 (handheld communication device), 디지털 TV, 또는 홈 오토메이션 장치로 구현될 수 있다.
컴퓨터 시스템(200)은 시스템 버스(201)를 통하여 서로 접속된 HDD(100)와 CPU(210)를 포함한다. CPU(210)는 HDD(100)의 전반적인 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있다.
HDD(100)는 도 1부터 도 5를 참조하여 설명한 본 발명의 실시 예에 따른 VGA이득 발산 제어 방법을 수행할 수 있다.
컴퓨터 시스템(200)은 제1인터페이스(220)를 더 포함할 수 있다. 제1인터페이스(220)는 입출력 인터페이스일 수 있다. 상기 입출력 인터페이스는 모니터 또는 프리터와 같은 출력 장치이거나, 마우스, 터치 패널, 또는 키보드와 같은 입력 장치일 수 있다.
컴퓨터 시스템(200)은 제2인터페이스(230)를 더 포함할 수 있다. 제2인터페이스(230)는 외부 컴퓨터 시스템과 무선 통신을 위한 무선 통신 인터페이스일 수 있다. 따라서, 제2인터페이스(230)는 CPU(210)의 제어 하에 HDD(100)에 저장된 데이터를 무선으로 외부 컴퓨터 시스템으로 전송하거나 상기 외부 컴퓨터 시스템으로부터 전송된 데이터를 HDD(100)에 저장할 수 있다.
컴퓨터 시스템(200)이 하이브리드 HDD로 구현되는 경우, 컴퓨터 시스템(200)은 비휘발성 메모리 장치를 더 포함할 수 있다. 따라서 CPU(210)는 데이터 저장 정책에 따라 데이터를 HDD(100) 또는 상기 비휘발성 메모리 장치에 저장할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
16: 전치증폭기
20: 리드/라이트 채널회로
22: HDC
50: VGA(Variable Gain Amplifier)
70: 제1레지스터
80: 제2레지스터
90: 컨트롤러

Claims (10)

  1. RCO(Read Channel Optimize)된 제1VGA 이득 값을 제1레지스터에 로딩하는 단계;
    어뎁테이션(Adaptation)된 제2VGA 이득 값을 제2레지스터에 로딩하는 단계;
    상기 제1VGA 이득 값과 상기 제2VGA 이득 값의 연산 결과에 따라 제3VGA 이득 값을 산출하는 단계; 및
    상기 제3VGA 이득 값을 상기 제1레지스터에 오버라이팅하는 단계를 포함하는 리드/라이트 채널회로의 VGA(Variable Gain Amplifier) 이득 제어 방법.
  2. 제1항에 있어서, 상기 제1VGA 이득 값을 제1레지스터에 로딩하는 단계는,
    현재 리드 게이트가 인에이블 되는 경우, 상기 제1VGA 이득 값을 상기 제1레지스터에 로딩하고,
    상기 제2VGA 이득값을 제2레지스터에 로딩하는 단계는,
    상기 현재 리드 게이트 다음의 리드 게이트가 인에이블 되기 전에 상기 제2VGA 이득 값을 상기 제2레지스터에 로딩하는 리드/라이트 채널회로의 VGA 이득 제어 방법.
  3. RCO(Read Channel Optimization)된 제1VGA 이득 값을 저장하기 위한 제1레지스터;
    어뎁테이션(Adaptation)된 제2VGA 이득 값을 저장하기 위한 제2레지스터; 및
    상기 제1VGA 이득 값과 상기 제2VGA 이득 값을 리드하고, 상기 제1VGA 이득 값과 상기 제2VGA 이득 값의 연산 결과에 따라 제3VGA 이득 값을 산출하고, 상기 제3VGA 이득 값을 상기 제1레지스터에 오버라이팅하는 컨트롤러를 포함하는 리드/라이트 채널 회로.
  4. 제3항에 있어서, 상기 컨트롤러는,
    상기 제2VGA 이득 값 또는 상기 제3VGA 이득 값을 상기 리드/라이트 채널회로의 VGA(Variable Gain Amplifier)의 이득 값으로 설정하는 리드/라이트 채널 회로.
  5. 제3항에 있어서, 상기 컨트롤러는,
    상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 0.8배보다 크고 상기 제1VGA 이득 값의 0.9배보다 작다면,
    상기 제1VGA 이득 값과 상기 제2VGA 이득 값의 합의 2분의 1을 상기 제3VGA 이득 값으로 산출하는 리드/라이트 채널 회로.
  6. 제3항에 있어서, 상기 컨트롤러는,
    상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 0.9배보다 크고 상기 제1VGA 이득 값의 1.1배보다 작다면,
    상기 제2VGA 이득 값을 상기 제3VGA 이득 값으로 산출하는 리드/라이트 채널 회로.
  7. 제3항에 있어서, 상기 컨트롤러는,
    상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 1.1배보다 크고 상기 제1VGA 이득 값의 1.2배보다 작다면,
    상기 제1VGA 이득 값 및 상기 제2VGA 이득 값의 합의 2분의 1을 상기 제3VGA 이득 값으로 산출하는 리드/라이트 채널 회로.
  8. 제3항에 있어서, 상기 컨트롤러는,
    상기 제2VGA 이득 값이 상기 제1VGA 이득 값의 0.8배보다 작거나 상기 제1VGA 이득 값의 1.2배보다 크면,
    상기 제1VGA 이득 값의 0.8배 또는 상기 제1VGA 이득 값의 1.2배를 상기 제3VGA 이득 값으로 산출하는 리드/라이트 채널회로.
  9. 데이터를 저장하기 위한 자기 기록 매체;
    상기 자기 기록 매체를 회전시키기 위한 스핀들 모터;
    상기 데이터를 상기 자기 기록 매체에 라이트하거나 상기 자기 기록 매체로부터 상기 데이터를 리드하기 위한 헤드;
    상기 데이터를 라이트하기 위한 라이트 신호를 증폭하거나 상기 헤드로부터 출력되는 리드 신호를 증폭하기 위한 전치 증폭기; 및
    상기 전치 증폭기로부터 출력된 신호를 리드데이터로 변환하는 리드/라이트 채널회로를 포함하며,
    상기 리드/라이트 채널회로는,
    상기 전치 증폭기로부터 출력된 신호를 증폭할 수 있는 VGA(Variable Gain Amplifier);
    RCO(Read Channel Optimization)된 제1VGA(Varible Gain Amplifier) 이득 값을 저장하기 위한 제1레지스터;
    어뎁테이션(Adaptation)된 제2VGA 이득 값을 저장하기 위한 제2레지스터; 및
    상기 제1VGA 이득 값과 상기 제2VGA 이득 값을 리드하고,
    상기 제1VGA 이득 값과 상기 제2VGA 이득 값의 연산 결과에 따라 제3VGA 이득 값을 산출하고 상기 산출된 제3VGA 이득 값을 상기 제1레지스터에 오버라이팅하는 컨트롤러를 포함하며,
    상기 컨트롤러는 상기 제2VGA 이득 값 또는 상기 제3VGA 이득 값을 상기 VGA의 이득 값으로 설정하는 하드디스크 드라이브.
  10. 제9항에 기재된 하드디스크 드라이브; 및
    상기 하드디스크 드라이브와 데이터를 주거나 받을 수 있는 호스트 프로세서를 포함하는 컴퓨터 시스템.
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