KR20110090023A - Method for fabricating semiconductor chip package and semiconductor chip package fabricated using thereof - Google Patents

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Abstract

PURPOSE: A fabricating semiconductor chip package manufacturing method and manufactured fabricating semiconductor chip package using the same are provided to use detachable 3-layered copper foil as a carrier substrate capable of detaching in final step instead of an organic substrate, thereby enabling to prevent a printed circuit substrate bending problem during a package process and possible damage on the semiconductor chip. CONSTITUTION: A first electrode plate layer and circuit layer connected to the first electrode plate layer are formed on the upper part of a carrier substrate. A second electrode plate layer(170) is formed on the upper part of the circuit layer. A circuit bonding pad layer is formed on the upper part of the second electrode plate layer. A semiconductor chip(200) including a die bonding pad layer in the upper part is formed with separation on the upper part of the circuit layer. The die bonding pad layer(220) and circuit bonding pad layer(180) are connected using a bonding wire(190). A package layer(230) protecting the semiconductor chip and circuit layer is formed on the upper part of the carrier substrate. The lower part of the circuit layer is exposed by eliminating the carrier substrate. An insulating layer is formed on the bottom surface of the exposed circuit layer. The lower part of the circuit layer is exposed by eliminating the first electrode plate layer. A surface processing layer(250) is formed on the lower part of the circuit layer(160). A solder ball(260) is formed in the lower part of the surface processing layer.

Description

반도체 칩 패키지 제조 방법 및 이를 이용하여 제조된 반도체 칩 패키지 {METHOD FOR FABRICATING SEMICONDUCTOR CHIP PACKAGE AND SEMICONDUCTOR CHIP PACKAGE FABRICATED USING THEREOF}Method for manufacturing semiconductor chip package and semiconductor chip package manufactured using same {METHOD FOR FABRICATING SEMICONDUCTOR CHIP PACKAGE AND SEMICONDUCTOR CHIP PACKAGE FABRICATED USING THEREOF}

본 발명은 반도체 칩 패키지 제조 방법 및 이를 이용하여 제조된 반도체 칩 패키지에 관한 것으로, PCB(Printed Circuit Board)를 사용하지 않고, 고밀도 회로 패턴을 갖는 박형의 반도체 칩 패키지를 용이하게 제조할 수 있도록 하는 기술에 관한 것이다.
The present invention relates to a method for manufacturing a semiconductor chip package and a semiconductor chip package manufactured using the same, and to easily manufacture a thin semiconductor chip package having a high density circuit pattern without using a printed circuit board (PCB). It's about technology.

전자산업의 발달에 따라 전자 부품이 고기능화, 소형화 되고 있다. 특히 휴대단말기의 두께를 줄이기 위하여 탑재되는 부품의 두께를 감소해야 하는 요구가 증가하고 있는 상황이다.With the development of the electronics industry, electronic components have become highly functional and miniaturized. In particular, there is an increasing demand for reducing the thickness of components mounted in order to reduce the thickness of portable terminals.

이러한 상황에서 휴대폰과 같은 휴대 단말기의 부품 중에서 패키지(Package)의 높이를 낮추어야 하는 것도 중요한 문제 중 하나가 되었다.In such a situation, it is also important to lower the height of the package among components of a mobile terminal such as a mobile phone.

한편, 이동통신 부문이 다양한 서비스가 늘어남에 따라서 휴대폰에 탑재되는 부품 수가 늘어나게 되었다. 따라서, 패키지의 높이를 감소시키는 것이 더욱더 어려워지고 있는 상황이다.On the other hand, as the number of services in the mobile communication sector has increased, the number of parts mounted in mobile phones has increased. Therefore, it is becoming more difficult to reduce the height of the package.

또한, 상기와 같은 휴대용 전자 제품의 크기를 감소시키는 추세는 최종사용자의 중요한 요구사항 중의 하나이기 때문에 결국에는 하나의 중간 매개체(Interposer) 상에 여러 개의 반도체 칩(Semiconductor Chip)을 실장시키는 추세로 전향되고 있는 상태이다.In addition, since the trend of reducing the size of such portable electronic products is one of the important requirements of the end user, the trend is eventually to mount several semiconductor chips on one interposer. It is a state.

이와 같은 상태에서, 기존 패키지 공정은 PCB(Printed Circuit Board)라고 불리는 유기기판(Organic Substrate)을 사용하여, 반도체 칩을 실장시키고 있다. 이때, 인쇄회로기판에 반도체 칩을 부착하는 다이 어태칭(Die-Attaching), 인쇄회로와 반도체 칩을 연결하는 와이어 본딩(Wire Bonding), 상기 반도체 칩 보호를 위한 에폭시 몰딩(Epoxy Molding) 공정을 거치게 된다.In this state, the existing package process uses an organic substrate called a printed circuit board (PCB) to mount a semiconductor chip. In this case, die-attaching for attaching the semiconductor chip to the printed circuit board, wire bonding for connecting the printed circuit and the semiconductor chip, and epoxy molding for protecting the semiconductor chip are performed. do.

종래에는 상기 과정을 수행하는 동안 아무런 문제가 되지 않았으나, 최근 소형화 추세에 따른 박형 기판 및 반도체 칩이 사용되면서, 패키지 공정 중에 인쇄회로기판이 휘어지는 문제가 발생하였다.Conventionally, this has not been a problem during the above process, but as a thin substrate and a semiconductor chip according to the recent miniaturization trend, a problem arises that a printed circuit board is bent during a package process.

또한, 인쇄회로기판의 휘어짐 문제에 따라서 반도체 칩에 손상이 가해질 수 있다. 따라서 반도체 칩의 보호를 위해서는 에폭시 몰딩 공정을 통하여 형성되는 패키지층의 높이가 일정 수준 이상으로 형성되어야 한다.In addition, the semiconductor chip may be damaged due to the bending problem of the printed circuit board. Therefore, in order to protect the semiconductor chip, the height of the package layer formed through the epoxy molding process should be formed to a predetermined level or more.

또한, 인쇄회로기판의 휘어짐 방지를 위해서는 필연적으로 전체 패키지 높이의 일정 높이를 인쇄회로기판의 높이로 확보해야만 한다. 따라서 그 공간만큼 반도체 칩을 더 적층하지 못하게 되는 문제가 있을 수 있다. 그리고 반도체 칩을 더욱 얇게 형성해야 하므로 반도체 칩의 균열(Chip Crack)이나, 패키지 상단마진(Top Margin) 부족 등으로 인한 반도체 칩 패키지의 신뢰성 저하 문제를 야기하게 된다.In addition, in order to prevent bending of the printed circuit board, it is necessary to secure a certain height of the entire package height to the height of the printed circuit board. Therefore, there may be a problem that the semiconductor chip can not be stacked as much as the space. In addition, since the semiconductor chip needs to be formed thinner, a problem of deterioration of the reliability of the semiconductor chip package due to chip crack or lack of package top margin occurs.

아울러 인쇄회로기판 및 반도체 칩 사이의 재료 편차에 따라서 열팽창계수(CTE)의 불일치로 인한 갈라짐 현상(Delamination) 등의 신뢰성 저하 문제자 종종 발생하고 있다.
In addition, reliability deterioration problems such as delamination due to mismatch of thermal expansion coefficient (CTE) are often caused by material variation between the printed circuit board and the semiconductor chip.

본 발명은 무기판(Substrate Less) 형태의 반도체 칩 패키지 구조를 구현하기 위하여, 유기기판을 대신하여 최종적으로 분리가 가능한 3층 동박 호일(Detachable 3-Layered Copper Foil)을 사용함으로써, 기판의 휘어짐 문제 없이 각종 패턴구조 형성 공정 및 반도체 칩 실장 공정을 진행할 수 있도록 하고, 이후에 에폭시 몰딩(Epoxy Molding)을 이용한 패키지층을 형성한 후에 상기 3층 동박 호일을 분리시킴으로써, 무기판 형태를 가지는 무기판 반도체 칩을 제공하는 것을 그 목적으로 한다.The present invention uses a detachable 3-layer copper foil (Fetachable 3-Layered Copper Foil) in place of the organic substrate, in order to implement the structure of the semiconductor chip package of the substrate (Substrate Less) form, the problem of bending the substrate An inorganic plate semiconductor having an inorganic plate shape by allowing various pattern structure forming processes and semiconductor chip mounting processes to be carried out thereafter, and then forming a package layer using epoxy molding and then separating the three-layer copper foil. It is an object to provide a chip.

아울러, 본 발명은 3층 동박 호일 제거 후, 일부 남아있는 금속층들을 알칼리 및 Ni 에칭을 통하여 제거하고, 블랙 옥사이드(Black Oxide)처리를 통한 절연 공정을 수행하고, OSP(Organic Solderability Preservative)를 통한 표면보호 및 솔더링 공정을 수행하는 공정을 추가하여, 기판 제작 공정부터 패키지 공정까지 새로운 공법을 가지는 반도체 칩 제조 방법을 제공하는 것을 그 목적으로 한다.In addition, the present invention, after removing the three-layer copper foil, a portion of the remaining metal layers are removed through alkali and Ni etching, performing an insulation process through the black oxide (Black Oxide) process, the surface through the OSP (Organic Solderability Preservative) It is an object of the present invention to provide a method of manufacturing a semiconductor chip having a new method from a substrate fabrication process to a package process by adding a process of performing a protection and soldering process.

본 발명에 따른 반도체 칩 패키지 제조 방법은 캐리어 기판 상부에 제 1 전극플레이트층 및 상기 제 1 전극플레이트층에 접속되는 회로층을 형성하는 단계와, 상기 회로층 상부에 제 2 전극플레이트층을 형성하는 단계와, 상기 제 2 전극플레이트층 상부에 회로본딩 패드층을 형성하는 단계와, 상부에 다이본딩 패드층이 형성된 반도체 칩을 상기 회로층에 이격되도록 상기 캐리어 기판 상부에 실장하는 단계와, 본딩 와이어를 이용하여 상기 다이본딩 패드층과 상기 회로본딩 패드층을 연결하는 단계와, 상기 캐리어 기판 상부에 상기 반도체 칩 및 상기 회로층을 보호하는 패키지층을 형성하는 단계와, 상기 캐리어 기판을 제거하여, 상기 회로층의 하부를 노출시키는 단계와, 노출된 상기 회로층의 하부 표면에 절연층을 형성하는 단계와, 상기 제 1 전극플레이트층을 제거하여 상기 회로층 하부를 노출시키는 단계와, 상기 회로층 하부에 표면처리층을 형성하는 단계와, 상기 표면처리층 하부에 솔더볼을 형성하는 단계를 포함한다. The method of manufacturing a semiconductor chip package according to the present invention includes forming a first electrode plate layer and a circuit layer connected to the first electrode plate layer on a carrier substrate, and forming a second electrode plate layer on the circuit layer. Forming a circuit bonding pad layer on the second electrode plate layer, mounting a semiconductor chip having a die bonding pad layer thereon, and mounting the semiconductor chip on the carrier substrate so as to be spaced apart from the circuit layer; Connecting the die bonding pad layer and the circuit bonding pad layer to each other, forming a package layer on the carrier substrate to protect the semiconductor chip and the circuit layer, and removing the carrier substrate, Exposing a lower portion of the circuit layer, forming an insulating layer on the exposed lower surface of the circuit layer, and the first electrode And a step of removing the layer rate expose the lower layer circuit, and a step of forming a surface treatment layer in the lower circuit layers and forming a solder ball on the surface treatment layer lower.

여기서, 상기 캐리어 기판은 분리형 3층 동박 호일(Detachable 3-Layered Copper Foil)인 것을 특징으로 하고, 상기 제 1 전극플레이트층 및 제 2 전극플레이트층은 니켈(Ni)로 형성되고, 상기 회로층은 구리(Cu)로 형성되고, 상기 회로본딩 패드층 및 상기 다이본딩 패드층은 각각 금(Au) 도금층으로 형성되고, 상기 패키지층은 에폭시층으로 형성되고, 상기 절연층은 블랙 옥사이드층으로 형성되고, 상기 표면처리층은 OSP층 및 브라운 옥사이드층 중에서 선택된 하나 이상으로 형성된 것을 특징으로 한다.
Here, the carrier substrate is a detachable 3-layer copper foil (Detachable 3-Layered Copper Foil), characterized in that the first electrode plate layer and the second electrode plate layer is formed of nickel (Ni), the circuit layer is Formed of copper (Cu), the circuit bonding pad layer and the die bonding pad layer are each formed of a gold (Au) plating layer, the package layer is formed of an epoxy layer, and the insulating layer is formed of a black oxide layer. The surface treatment layer may be formed of at least one selected from an OSP layer and a brown oxide layer.

아울러, 본 발명에 따른 반도체 칩 패키지는 상술한 방법으로 제조되어, 회로층 및 반도체 칩이 패키지층에 내장된 무기판(Substrate Less) 형태를 가지는 것을 특징으로 한다.
In addition, the semiconductor chip package according to the present invention is manufactured by the method described above, characterized in that the circuit layer and the semiconductor chip has a form of an inorganic plate (Substrate Less) embedded in the package layer.

본 발명은 분리형 3층 동박 호일(Detachable 3-Layered Copper Foil)과 같은 최종적으로 분리가 가능한 캐리어 기판을 유기기판 대신 사용함으로써, 패키지 공정 중에 인쇄회로기판이 휘어지는 문제를 해결하고, 반도체 칩에 손상이 가해질 수 있는 문제도 해결할 수 있는 효과를 제공한다.The present invention solves the problem of bending the printed circuit board during the packaging process by using a finally removable carrier substrate, such as a detachable 3-layer copper foil, instead of the organic substrate. It can also solve the problem that can be applied.

따라서, 본 발명은 전체 패키지 높이를 감소시킬 수 있으며, 반도체 칩을 더욱 얇게 형성할 수 있고, 패키지 상단마진(Top Margin)을 충분히 확보할 수 있는 효과를 제공한다.Therefore, the present invention can reduce the overall package height, form a thinner semiconductor chip, and provide an effect of sufficiently securing the package top margin.

또한, 본 발명은 무기판(Substrate Less) 형태를 가지므로, 인쇄회로기판 및 반도체 칩 사이의 재료 편차에 따른 열팽창계수(CTE)의 불일치로 인하여 발생하는 갈라짐 현상(Delamination) 및 반도체 칩의 균열(Chip Crack) 현상을 방지할 수 있다. In addition, since the present invention has the form of a substrate (Substrate Less), the crack and the crack of the semiconductor chip (Delamination) caused by the mismatch of the coefficient of thermal expansion (CTE) according to the material variation between the printed circuit board and the semiconductor chip ( Chip Crack) can be prevented.

따라서 본 발명은 제조 공정의 신뢰성 및 설계문제를 동시에 해결할 수 있을 뿐만 아니라, 공정 및 재료비용의 감소로 인해 많은 원가를 절감시킬 수 있는 효과를 제공한다.
Therefore, the present invention not only solves the reliability and design problems of the manufacturing process at the same time, but also provides the effect of reducing a lot of costs due to the reduction of the process and material costs.

도 1은 본 발명의 일 실시예에 따른 반도체 칩 패키지 제조 방법을 도시한 순서도이다.
도 2 내지 도 11은 도 1에 도시된 반도체 칩 패키지 제조 방법의 각 단계의 예를 도시한 단면도들이다. 1 is a flowchart illustrating a method of manufacturing a semiconductor chip package according to an embodiment of the present invention.
2 to 11 are cross-sectional views illustrating examples of each step of the method of manufacturing the semiconductor chip package illustrated in FIG. 1.

본 발명에 따른 반도체 칩 패키지는 전체 구조에서 기판이 제거된 형태를 갖는다. 이를 위해서, 본 발명은 기존의 유기기판이 없이도 패키지 공정 인프라를 활용하여 반도체 칩 패키지 제작이 가능할 수 있는 공법을 제공하고 있다.The semiconductor chip package according to the present invention has a form in which the substrate is removed from the overall structure. To this end, the present invention provides a method capable of manufacturing a semiconductor chip package using a package processing infrastructure without an existing organic substrate.

이하에서는, 첨부된 도면을 참조하여 본 발명에 따른 반도체 칩 패키지 제조 방법 및 이를 이용하여 제조된 반도체 칩 패키지에 대하여 상세히 설명하는 것으로 한다. Hereinafter, a semiconductor chip package manufacturing method and a semiconductor chip package manufactured using the same according to the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 상세하게 후술되어 있는 실시예들 및 도면을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments and drawings described below in detail. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms, only the embodiments are to make the disclosure of the present invention complete, it is common in the art It is provided to fully inform those skilled in the art of the scope of the invention, which is to be defined only by the scope of the claims.

도 1은 본 발명의 일 실시예에 따른 반도체 칩 패키지 제조 방법을 도시한 순서도이다.1 is a flowchart illustrating a method of manufacturing a semiconductor chip package according to an embodiment of the present invention.

도 1을 참조하면, 먼저 캐리어 기판을 마련하는 단계(S1)를 수행한다. 이때, 캐리어 기판은 기존 패키지 공정에서 사용하는 인쇄회로기판의 유기 기판 역할을 하는 것으로, 후속 공정에서 제거가 가능해야 한다.Referring to FIG. 1, first, a step (S1) of preparing a carrier substrate is performed. At this time, the carrier substrate serves as an organic substrate of the printed circuit board used in the existing package process, it should be removable in a subsequent process.

따라서, 본 발명에서는 최종적으로 분리가 가능한 분리형 3층 동박 호일(Detachable 3-Layered Copper Foil)을 사용하는 것이 바람직하다. 그러나, 본 발명은 이에 제한되지 아니하며, 하드 타입의 동박적층판(CCL)과 같은 제품들이 사용될 수 있다.Therefore, in the present invention, it is preferable to use a detachable 3-layer copper foil that can be finally separated. However, the present invention is not limited thereto, and products such as a hard type copper clad laminate (CCL) may be used.

다음 단계로, 캐리어 기판의 상부에 솔더볼 패드 형태의 제 1 전극플레이트층을 형성하는 단계(S2)를 수행한다. 이때, 제 1 전극플레이트층은 솔더볼 영역을 확보하기 위한 보조 패턴으로서, 후속 공정에서 식각이 용이한 니켈(Ni)을 이용하여 형성하는 것이 바람직하다. 그러나, 이 또한 니켈에 항상 제한되는 것은 아니며, 솔더볼 패드 영역을 확보할 수 있는 패턴을 유지할 수 있고, 후속 공정에서 식각 공정에 의해 용이하게 제거가 가능한 물질이면 어느 것이든 제한 없이 사용될 수 있다.Next, a step (S2) of forming a first electrode plate layer having a solder ball pad shape on the carrier substrate is performed. In this case, the first electrode plate layer is an auxiliary pattern for securing the solder ball region, and is preferably formed using nickel (Ni) which is easily etched in a subsequent process. However, this is not always limited to nickel, and any material can be used as long as it can maintain a pattern for securing a solder ball pad region and can be easily removed by an etching process in a subsequent process.

그 다음 단계로, 캐리어 기판 상부에 제 1 전극플레이트층과 접속되는 회로층을 형성하는 단계(S3)를 수행한다. 이때, 회로층은 구리(Cu)로 형성하는 것이 바람직하며, 고 전도성을 확보하기 위해서 금(Au), 알루미늄(Al) 또는 백금(Pt)과 같은 물질들이 사용될 수도 있다.Next, in step S3, a circuit layer connected to the first electrode plate layer is formed on the carrier substrate. In this case, the circuit layer is preferably formed of copper (Cu), and materials such as gold (Au), aluminum (Al), or platinum (Pt) may be used to secure high conductivity.

그 다음 단계로, 와이어 본딩 공정을 위해서 회로층 상부에 제 2 전극플레이트층을 형성하고, 그 상부에 회로본딩 패드층 형성하는 단계(S4)를 수행한다. 이때, 제 2 전극플레이트층은 회로본딩 패드층의 부착력 향상 및 전도도 향상을 위한 표면처리층으로서, 니켈(Ni)을 이용하여 형성하는 것이 바람직하다. 아울러, 회로본딩 패드층은 금(Au)을 이용하여 형성하는 것이 바람직하다. 그러나, 상기 제 2 전극플레이트층 및 회로본딩 패드층 또한 니켈이나 금과 같은 소재에 제한되는 것은 아니며, 패키지 공정에 있어 표면처리 기능 및 본딩 패드 기능을 갖을 수 있는 소재는 모두 사용될 수 있다.In the next step, a second electrode plate layer is formed on the circuit layer for the wire bonding process, and a circuit bonding pad layer is formed on the circuit layer (S4). In this case, the second electrode plate layer is preferably formed using nickel (Ni) as a surface treatment layer for improving adhesion and conductivity of the circuit bonding pad layer. In addition, the circuit bonding pad layer is preferably formed using gold (Au). However, the second electrode plate layer and the circuit bonding pad layer are not limited to materials such as nickel or gold, and any material capable of having a surface treatment function and a bonding pad function may be used in the packaging process.

그 다음 단계로, 회로층과 이격된 위치에 반도체 칩을 실장시키는 단계(S5)를 수행한다. 이때, 반도체 칩은 상부에 다이본딩 패드층이 형성된 제품을 사용하는 것이 바람직하다. 그리고, 하부에는 점착필름(Die Attach Film)이 형성된 제품을 사용하여 상기 캐리어 기판 상부에 부착하는 것이 바람직하다. Next, in step S5, the semiconductor chip is mounted at a position spaced apart from the circuit layer. In this case, it is preferable to use a product having a die bonding pad layer formed thereon. In addition, it is preferable to attach the upper portion of the carrier substrate using a product having a die attach film formed thereon.

여기서, 점착필름은 후속 공정에서 캐리어 기판 제거 시 분리가 용이하게 일어날 수 있도록 하며, 캐리어 기판 분리 후 반도체 칩의 하부를 보호하는 기능을 수행하여야 하므로 고강도(High-modulus) 제품을 사용하는 것이 바람직하다.In this case, the adhesive film may be easily separated when the carrier substrate is removed in a subsequent process, and it is preferable to use a high-modulus product because it should perform a function of protecting the lower portion of the semiconductor chip after separation of the carrier substrate. .

그 다음 단계로, 본딩 와이어를 이용하여 다이본딩 패드층과 회로본딩 패드층을 서로 연결시킴으로써, 반도체 칩과 회로층을 연결하는 단계(S6)를 수행한다. 이때, 본딩 와이어는 금(Au)을 이용하여 형성하는 것이 바람직하다.Next, by connecting the die bonding pad layer and the circuit bonding pad layer to each other using a bonding wire, the step S6 of connecting the semiconductor chip and the circuit layer is performed. At this time, the bonding wire is preferably formed using gold (Au).

그 다음 단계로, 상기 회로층과 반도체 칩 보호를 위한 패키지층 형성 단계(S7)를 수행한다. 이때, 패키지층은 에폭시 몰딩(Epoxy Molding) 공정을 이용하여 형성하는 것이 바람직하며, 기존과는 달리 충분한 상단마진(Top Margin)을 확보한 상태가 되도록 형성하는 것이 바람직하다.Next, a package layer forming step S7 for protecting the circuit layer and the semiconductor chip is performed. At this time, the package layer is preferably formed by using an epoxy molding process (Epoxy Molding), it is preferable to form so as to secure a sufficient top margin (Top Margin) unlike the existing.

기존에는 인쇄회로기판의 두께와 패키지층의 두께가 전체 반도체 칩 패키지의 두께가 되었으나, 본 발명에서는 패키지층의 두께가 전체 반도체 칩 패키지 두께가 되므로, 기존의 인쇄회로기판 두께 만큼의 마진이 증가하게 된다. In the past, the thickness of the printed circuit board and the thickness of the package layer became the thickness of the entire semiconductor chip package. do.

따라서, 본 발명에 따르면 패키지층 형성 공정이 안정적으로 수행될 수 있으며, 제품의 신뢰성 또한 증가하게 된다.Therefore, according to the present invention, the package layer forming process can be performed stably, and the reliability of the product is also increased.

그 다음 단계로, 캐리어 기판을 제거하고, 이때 노출되는 회로층의 하부에 절연층을 형성하는 단계(S8)를 수행한다. 이때, 절연층은 회로층 하부 중에서도 상기 제 1 전극플레이트층이 형성된 영역을 제외한 영역에 형성되는데, 블랙 옥사이드를 이용하여 형성하는 것이 바람직하다. 그러나, 절연층 또한 항상 블랙 옥사이드를 이용하여 형성하여야 하는 것은 아니며, 회로층의 하부를 보호하는 기능을 수행하면서도 절연의 기능을 갖는 것이면 어느 것이든 제한 없이 사용될 수 있다.In the next step, the carrier substrate is removed, and a step S8 of forming an insulating layer under the exposed circuit layer is performed. In this case, the insulating layer is formed in a region other than the region where the first electrode plate layer is formed among the lower circuit layers, and is preferably formed using black oxide. However, the insulating layer also does not always have to be formed using black oxide, and any one can be used without limitation as long as it has a function of insulation while performing a function of protecting the lower portion of the circuit layer.

그 다음 단계로, 제 1 전극플레이트층을 제거하고, 이로 인하여 노출되는 솔더볼 패드 영역에 표면처리층을 형성하는 단계(S9)를 수행한다. 이때, 제 1 전극플레이트층은 식각 공정을 이용하여 제거하는 것이 바람직하다. Next, a step (S9) of removing the first electrode plate layer and forming a surface treatment layer on the exposed solder ball pad region is performed. At this time, it is preferable that the first electrode plate layer is removed using an etching process.

그리고, 표면처리층은 OSP(Organic Solderability Preservative) 및 브라운 옥사이드층 중에서 선택된 하나 이상으로 형성하는 것이 바람직하다. 이때, OSP는 솔더볼 형성 시 땜납 공정을 보조할 수 있고, 브라운 옥사이드는 후속층과의 접착력을 향상시키는 역할을 하므로, 상기 두 물질을 조합하여 사용할 수 있다. The surface treatment layer may be formed of at least one selected from an organic solderability preservative (OSP) layer and a brown oxide layer. In this case, the OSP may assist the soldering process when forming the solder ball, and the brown oxide plays a role of improving adhesion to the subsequent layer, and thus the two materials may be used in combination.

그 다음 단계로, 표면처리층 상부에 솔더볼을 형성하는 단계(S10)를 수행하여 본 발명에 따른 반도체 칩 패키지 제조 공정을 완료한다.Next, the step of forming a solder ball on the surface treatment layer (S10) is performed to complete the semiconductor chip package manufacturing process according to the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 칩 패키지 제조 방법은 인쇄회로기판을 사용하지 않음으로써, 기존 패키지 공정에서 문제가 되는 휘어짐 현상 또는 크랙 발생 위험을 모두 극복할 수 있다. As described above, the method for manufacturing a semiconductor chip package according to the present invention does not use a printed circuit board, thereby overcoming any risk of warpage or cracking, which is a problem in the existing package process.

또한, 패키지층의 충분한 마진을 확보하면서도, 전체 반도체 칩 패키지 두께를 감소시킬 수 있으므로, 초박형 반도체 칩 패키지를 형성할 수 있으며, 그 구체적인 실시예를 들어서 설명하면 다음과 같다.
In addition, while securing a sufficient margin of the package layer, it is possible to reduce the overall semiconductor chip package thickness, it is possible to form an ultra-thin semiconductor chip package, it will be described as a specific embodiment as follows.

도 2 내지 도 11은 도 1에 도시된 반도체 칩 패키지 제조 방법의 각 단계의 예를 도시한 단면도들이다. 2 to 11 are cross-sectional views illustrating examples of each step of the method of manufacturing the semiconductor chip package illustrated in FIG. 1.

먼저 도 2를 참조하면, 캐리어 기판을 마련하되, 본 발명에 따른 일 실시예로 분리형 3층 동박 호일(Detachable 3-Layered Copper Foil, 130)을 마련한다. 이때, 분리형 3층 동박 호일의 최하부 제 3 동박 호일(100)은 기존의 인쇄회로기판 역할을 대신하는 층이며, 패키지 공정 중 상부 회로층 및 반도체 칩을 지지하는 캐리어층으로서의 역할을 한다. First, referring to FIG. 2, the carrier substrate is prepared, but in one embodiment according to the present invention, a detachable three-layer copper foil (Detachable 3-Layered Copper Foil) 130 is provided. At this time, the lowermost third copper foil 100 of the separate three-layer copper foil is a layer that replaces the role of the conventional printed circuit board, and serves as a carrier layer for supporting the upper circuit layer and the semiconductor chip during the packaging process.

다음으로, 제 2 동박 호일(110)은 이형층으로서, 후속 공정에서 제 3 동박 호일(100)의 분리가 용이하게 이루어질 수 있도록 마련되는 층이다. Next, the second copper foil foil 110 is a release layer, and is a layer provided to facilitate separation of the third copper foil 100 in a subsequent process.

그 다음으로, 제 1 동박 호일(120)은 회로층 형성을 위한 시드층 역할을 한다. 따라서, 본 발명에서는 상기와 같은 기능을 수행할 수 있는 형태의 캐리어 기판이면 어느 것이든 사용될 수 있다.
Next, the first copper foil foil 120 serves as a seed layer for forming a circuit layer. Therefore, in the present invention, any type of carrier substrate capable of performing the above function can be used.

상기와 같이 마련된 분리형 3층 동박 호일(130)을 이용한 반도체 칩 패키지의 제조 공정으로서, 그 다음 단계는 분리형 3층 동박 호일(130)의 상부에 제 1 드라이 필름을 형성하는 것이다. 이때, 드라이 필름을 패턴 형성을 위해 사용하는 감광막의 일종으로 그 종류나 사용 방식에 의해서 본 발명이 제한되는 것은 아니다. As a process for manufacturing a semiconductor chip package using the separate three-layer copper foil 130 provided as described above, the next step is to form a first dry film on the upper portion of the separate three-layer copper foil 130. At this time, the present invention is not limited by the type or the method of use as a kind of photosensitive film using a dry film for pattern formation.

이와 같이 제 1 드라이 필름이 형성되면, 노광 및 현상 공정을 수행하여 솔더볼 패드 영역을 정의하는 제 1 드라이 필름 패턴(140a)을 형성한다.When the first dry film is formed as described above, the first dry film pattern 140a defining the solder ball pad region is formed by performing exposure and development processes.

그 다음에는, 제 1 드라이 필름 패턴(140a)에 의하여 노출되는 분리형 3층 동박 호일(130) 상부의 솔더볼 패드 영역에 제 1 전극플레이트층(150)을 형성한다. 도 10을 참조하면 제 1 전극플레이트층(150)은 후속 공정에서 제거되는 층이므로, 식각이 용이한 니켈(Ni) 등으로 형성될 수 있다. Next, the first electrode plate layer 150 is formed in the solder ball pad region on the separated three-layer copper foil 130 exposed by the first dry film pattern 140a. Referring to FIG. 10, since the first electrode plate layer 150 is a layer removed in a subsequent process, the first electrode plate layer 150 may be formed of nickel (Ni), which is easily etched.

그 다음으로 도 4를 참조하면, 제 1 드라이 필름(140a)을 제거한 후, 분리형 3층 동박 호일(130) 상에 다시 제 2 드라이 필름을 형성한 후 회로층을 정의하는 제 2 드라이 필름 패턴(140b)을 형성하여, 패키지 공정에서 사용되는 회로층(160)을 형성한다. 이때, 제 2 드라이 필름 패턴(140b)은 제 1 드라이 필름(140a)을 제거하지 않은 상태에서 중첩되도록 형성하여도 무방하다.Next, referring to FIG. 4, after the first dry film 140a is removed, the second dry film pattern defining a circuit layer after forming the second dry film on the separate three-layer copper foil 130 again ( 140b) is formed to form a circuit layer 160 used in the packaging process. In this case, the second dry film pattern 140b may be formed to overlap the first dry film 140a without being removed.

아울러, 회로층(160)은 기존의 인쇄회로기판에 형성된 것과 동일한 형태의 회로층으로 형성하는 것이 바람직하며, 일부 회로층은 제 1 전극플레이트층(150)과 중첩되도록 형성하는 것이 바람직하다. 따라서, 본 도면에서는 제 1 전극플레이트층(150)과 직접 접속되는 회로층(160) 형태를 중심으로 도시하는 것으로 한다.In addition, the circuit layer 160 may be formed of a circuit layer having the same shape as that formed on an existing printed circuit board, and some circuit layers may be formed to overlap the first electrode plate layer 150. Therefore, in the drawing, the circuit layer 160 directly connected to the first electrode plate layer 150 is illustrated.

그 다음으로 도 5를 참조하면, 회로층(160) 상부에 형성될 회로본딩 패드층 형성을 위해서 회로본딩 패드층 영역을 노출시키는 제 3 드라이 필름 패턴(140c)을 형성한다.Next, referring to FIG. 5, a third dry film pattern 140c exposing the circuit bonding pad layer region is formed to form a circuit bonding pad layer to be formed on the circuit layer 160.

그 다음에는, 노출된 회로본딩 패드층 영역에 표면 보호층으로서 니켈 등을 이용하여 제 2 전극플레이트층(170)을 형성하고, 제 2 전극플레이트층(170) 상부에 금 도금(Au Plating) 등의 방법을 이용하여 회로본딩 패드층(180)을 형성한다.Next, the second electrode plate layer 170 is formed on the exposed circuit bonding pad layer region using nickel or the like as a surface protection layer, and gold plating is formed on the second electrode plate layer 170. The circuit bonding pad layer 180 is formed using the method of.

그 다음으로 도 6을 참조하면, 제 3 드라이 필름 패턴(140c)을 제거하여, 분리형 3층 동박 호일(130) 상부에 반도체 칩 실장 영역을 확보한다.Next, referring to FIG. 6, the third dry film pattern 140c is removed to secure the semiconductor chip mounting region on the separate three-layer copper foil 130.

그 다음으로 도 7을 참조하면, 분리형 3층 동박 호일(130), 즉 캐리어 기판 상부에 회로층(160)과 소정 거리 이격된 형태로 반도체 칩(200)을 실장한다. 이때, 반도체 칩(200)의 고정을 위해서 하부에는 점착필름(210)을 형성하는 것이 바람직하며, 반도체 칩(200)의 상부 일측에는 금 도금 등의 방법으로 다이본딩 패드층(220)을 형성한 후 실장하는 것이 바람직하다. Next, referring to FIG. 7, the semiconductor chip 200 is mounted on the separate three-layer copper foil foil 130, that is, a predetermined distance from the circuit layer 160 on the carrier substrate. At this time, in order to fix the semiconductor chip 200, it is preferable to form an adhesive film 210 on the lower side, and the die bonding pad layer 220 is formed on the upper side of the semiconductor chip 200 by a method such as gold plating. It is preferable to mount afterwards.

여기서, 점착필름(210)은 후속 공정에서 캐리어 기판인 분리형 3층 동박 호일(130) 제거 시 분리가 용이하게 이루어질 수 있도록 하며, 캐리어 기판 분리 후 반도체 칩의 하부를 보호하는 기능을 수행하여야 하므로 고강도(High-modulus) 제품을 사용하는 것이 바람직하다.Here, the adhesive film 210 can be easily separated when the removable three-layer copper foil foil 130, which is a carrier substrate, is removed in a subsequent process, and a high strength since the adhesive film 210 must perform a function of protecting the lower portion of the semiconductor chip after separation of the carrier substrate. It is desirable to use (high-modulus) products.

이와 같이 반도체 칩(200)의 실장이 완료되면, 와이어 본딩 공정을 수행하여 다이본딩 패드층(220)과 회로본딩 패드층(180)을 연결한다. 이때, 형성되는 본딩 와이어(190)는 반도체 칩(200)과 회로층(160)의 전기적 연결 특성을 극대화시키기 위하여 금(Au)을 이용하여 형성하는 것이 바람직하다.When the semiconductor chip 200 is mounted as described above, the die bonding pad layer 220 and the circuit bonding pad layer 180 are connected by performing a wire bonding process. In this case, the bonding wire 190 is formed using gold (Au) to maximize the electrical connection characteristics of the semiconductor chip 200 and the circuit layer 160.

그 다음으로 도 8을 참조하면, 에폭시 몰딩(Epoxy Molding) 공정 등을 수행하여 회로층(160) 및 반도체 칩(200)을 보호하는 패키지층(230)을 형성한다. 구체적으로 패키지층(230)은 상기 회로층(160) 및 반도체 칩(200) 뿐만 아니라, 분리형 3층 동박 호일(130) 상부에 형성된 모든 층을 덮는 형태로 형성된다. 이때, 반도체 칩(200) 상단의 패키지층(230) 높이가 충분한 마진을 가지도록 형성하여, 반도체 칩(200)의 보호뿐만 아니라, 본딩 와이어(190)의 마진도 충분히 확보될 수 있도록 하는 것이 바람직하다.Next, referring to FIG. 8, an epoxy molding process may be performed to form the package layer 230 protecting the circuit layer 160 and the semiconductor chip 200. Specifically, the package layer 230 is formed to cover not only the circuit layer 160 and the semiconductor chip 200, but also all layers formed on the separate three-layer copper foil 130. In this case, the height of the package layer 230 on the upper side of the semiconductor chip 200 may be formed to have a sufficient margin, so that not only the protection of the semiconductor chip 200 but also the margin of the bonding wire 190 may be sufficiently secured. Do.

기존에는 반도체 칩 패키지의 전체 두께를 고려하여 상단 마진을 확보하는데 어려움이 있었으나, 본 발명에서는 인쇄회로기판이 형성되지 않음으로 그 두께만큼의 마진을 확보할 수 있는 것이다.Conventionally, it was difficult to secure the upper margin in consideration of the overall thickness of the semiconductor chip package, but in the present invention, since the printed circuit board is not formed, the margin as much as the thickness can be secured.

다음으로는, 분리형 3층 동박 호일(130) 중 먼저 물리적 제거가 용이한 제 3 동박 호일(100)을 분리시킨다. 이때, 이형층인 제 2 동박 호일(110)을 제거함으로써 제 3 동박 호일(110)도 자연스럽게 제거가 될 수 있다.Next, the 3rd copper foil foil 100 which is physically easy to remove is separated out of the detachable 3 layer copper foil foil 130 first. In this case, the third copper foil foil 110 may also be naturally removed by removing the second copper foil foil 110, which is a release layer.

그 다음으로 도 9를 참조하면, 알칼리 식각 공정 등의 화학적 식각공정을 수행하여 제 1 동박 호일(120)을 제거한다. 이때, 제 1 동박 호일(120)의 제거에 의하여, 회로층(160)이 외부로 노출될 수 있으므로, 본 발명에서는 이를 방지하기 위하여 회로층(160)의 하부에 절연층(240)을 형성한다. 이러한 절연층(240)은 기존의 유기 기판의 절연 기능 및 회로 보호를 기능을 수행하므로, 블랙 옥사이드로 형성하는 것이 바람직하다.9, the first copper foil foil 120 is removed by performing a chemical etching process such as an alkali etching process. In this case, since the circuit layer 160 may be exposed to the outside by removing the first copper foil 120, the insulating layer 240 is formed under the circuit layer 160 in order to prevent it. . Since the insulating layer 240 performs a function of insulating and circuit protection of the existing organic substrate, it is preferable to form the black oxide.

그 다음으로 도 10을 참조하면, 제 1 플레이트층(150)을 식각 공정으로 제거한다. 이때, 회로층(160)의 하부, 즉 솔더볼 패드 영역이 노출되므로, 노출 영역에 솔더볼 패드층으로서의 기능을 수행할 수 있는 표면처리층(250)을 형성한다.Next, referring to FIG. 10, the first plate layer 150 is removed by an etching process. In this case, since the lower portion of the circuit layer 160, that is, the solder ball pad region is exposed, the surface treatment layer 250 capable of performing a function as the solder ball pad layer is formed in the exposed region.

여기서, 표면처리층(250)은 OSP(Organic Solderability Preservative)층 및 브라운 옥사이드층 등으로 형성할 수 있다. 이때, OSP는 솔더볼 형성 시 땜납 공정을 보조할 수 있고, 브라운 옥사이드는 후속층과의 접착력을 향상시키는 역할을 하므로, 상기 두 물질을 조합하여 하나의 층의 형태로 혹은 2층 이상의 형태로 표면처리층(250)을 형성할 수 있다. The surface treatment layer 250 may be formed of an organic solderability preservative (OSP) layer, a brown oxide layer, or the like. In this case, the OSP may assist the soldering process when forming the solder ball, and the brown oxide serves to improve the adhesion to the subsequent layer, so that the two materials may be combined to form a surface in one layer or two or more layers. Layer 250 may be formed.

그 다음으로 도 11을 참조하면, 표면처리층(250) 하부에 솔더볼(260)을 형성하여 본 발명에 따른 반도체 칩 패키지를 완성한다.Next, referring to FIG. 11, a solder ball 260 is formed under the surface treatment layer 250 to complete the semiconductor chip package according to the present invention.

따라서, 본 발명에 따른 반도체 칩 패키지는 무기판(Substrate Less) 형태를 가지며, 도시된 바와 같이 패키지층(230) 내에 반도체 칩(200) 및 회로층(160)이 내장된 형태를 가지며, 패키지층(230)의 하부에 기존의 인쇄회로기판 역할을 하는 표면처리층(250) 및 절연층(240)이 형성되고, 표면처리층 하부에 솔더볼(260)이 형성된 구조를 갖는다.
Therefore, the semiconductor chip package according to the present invention has a form of an inorganic plate (Substrate Less), has a form in which the semiconductor chip 200 and the circuit layer 160 is embedded in the package layer 230 as shown, the package layer The surface treatment layer 250 and the insulating layer 240 serving as the existing printed circuit board are formed below the 230, and the solder ball 260 is formed under the surface treatment layer.

상술한 바와 같이, 본 발명은 분리형 3층 동박 호일(Detachable 3-Layered Copper Foil)과 같은 최종적으로 분리가 가능한 캐리어 기판을 기존 인쇄회로기판의 유기기판 대신 사용함으로써, 무기판(Substrate Less) 형태의 반도체 칩 패키지를 제조할 수 있게 되었다.As described above, the present invention uses a finally removable carrier substrate, such as a detachable 3-layer copper foil, in place of an organic substrate of a conventional printed circuit board, thereby forming an inorganic substrate (Substrate Less) type. It is now possible to manufacture semiconductor chip packages.

이에 따라서, 패키지 공정 중에 인쇄회로기판이 휘어지는 문제를 해결하고, 반도체 칩에 손상이 가해질 수 있는 문제도 해결하였으며, 패키지 상단마진(Top Margin)을 충분히 확보하여, 패키지 공정의 신뢰성 및 설계문제를 동시에 해결하였고, 공정 및 재료비용의 감소로 인해 많은 원가를 절감시킬 수 있게 되었다.
This solves the problem of bending the printed circuit board during the package process, solves the problem of damage to the semiconductor chip, and secures the top margin of the package sufficiently to solve the reliability and design problems of the package process. In addition, the reduction of the process and material costs can save a lot of cost.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 변형될 수 있으며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

100 : 제 1 동박 호일
110 : 제 2 동박 호일
120 : 제 3 동박 호일
130 : 분리형 3층 동박 호일
140a : 제 1 드라이 필름 패턴
140b : 제 2 드라이 필름 패턴
140c : 제 3 드라이 필름 패턴
150 : 제 1 전극플레이트층
160 : 회로층
170 : 제 2 전극플레이트층
180 : 회로본딩 패드층
190 : 본딩 와이어
200 : 반도체 칩
210 : 점착필름
220 : 다이본딩 패드층
230 : 패키지층
240 : 절연층
250 : 표면처리층
260 : 솔더볼100: first copper foil
110: second copper foil
120: third copper foil
130: detachable three-layer copper foil
140a: first dry film pattern
140b: second dry film pattern
140c: Third Dry Film Pattern
150: first electrode plate layer
160: circuit layer
170: second electrode plate layer
180: circuit bonding pad layer
190: bonding wire
200: semiconductor chip
210: adhesive film
220: die bonding pad layer
230: package layer
240: insulating layer
250: surface treatment layer
260 solder ball

Claims (9)

캐리어 기판 상부에 제 1 전극플레이트층 및 상기 제 1 전극플레이트층에 접속되는 회로층을 형성하는 단계;
상기 회로층 상부에 제 2 전극플레이트층을 형성하는 단계;
상기 제 2 전극플레이트층 상부에 회로본딩 패드층을 형성하는 단계;
상부에 다이본딩 패드층이 형성된 반도체 칩을 상기 회로층에 이격되도록 상기 캐리어 기판 상부에 실장하는 단계;
본딩 와이어를 이용하여 상기 다이본딩 패드층과 상기 회로본딩 패드층을 연결하는 단계;
상기 캐리어 기판 상부에 상기 반도체 칩 및 상기 회로층을 보호하는 패키지층을 형성하는 단계;
상기 캐리어 기판을 제거하여, 상기 회로층의 하부를 노출시키는 단계;
노출된 상기 회로층의 하부 표면에 절연층을 형성하는 단계;
상기 제 1 전극플레이트층을 제거하여 상기 회로층 하부를 노출시키는 단계;
상기 회로층 하부에 표면처리층을 형성하는 단계; 및
상기 표면처리층 하부에 솔더볼을 형성하는 단계를 포함하는 반도체 칩 패키지 제조 방법.
Forming a first electrode plate layer and a circuit layer connected to the first electrode plate layer on a carrier substrate;
Forming a second electrode plate layer on the circuit layer;
Forming a circuit bonding pad layer on the second electrode plate layer;
Mounting a semiconductor chip having a die bonding pad layer thereon to be spaced apart from the circuit layer;
Connecting the die bonding pad layer and the circuit bonding pad layer by using a bonding wire;
Forming a package layer on the carrier substrate to protect the semiconductor chip and the circuit layer;
Removing the carrier substrate to expose a lower portion of the circuit layer;
Forming an insulating layer on the exposed lower surface of the circuit layer;
Removing the first electrode plate layer to expose a lower portion of the circuit layer;
Forming a surface treatment layer under the circuit layer; And
A method of manufacturing a semiconductor chip package including forming a solder ball under the surface treatment layer.
제 1 항에 있어서,
상기 캐리어 기판은 분리형 3층 동박 호일(Detachable 3-Layered Copper Foil)인 것을 특징으로 하는 반도체 칩 패키지 제조 방법.
The method of claim 1,
The carrier substrate is a semiconductor chip package manufacturing method, characterized in that the detachable 3-layer copper foil (Detachable 3-Layered Copper Foil).
제 1 항에 있어서,
상기 제 1 전극플레이트층 및 제 2 전극플레이트층은 니켈(Ni)로 형성된 것을 특징으로 하는 반도체 칩 패키지 제조 방법.
The method of claim 1,
The first electrode plate layer and the second electrode plate layer is a semiconductor chip package manufacturing method, characterized in that formed of nickel (Ni).
제 1 항에 있어서,
상기 회로층은 구리(Cu)로 형성된 것을 특징으로 하는 반도체 칩 패키지 제조 방법.
The method of claim 1,
The circuit layer is a semiconductor chip package manufacturing method, characterized in that formed of copper (Cu).
제 1 항에 있어서,
상기 회로본딩 패드층 및 상기 다이본딩 패드층은 각각 금 도금(Au Plating) 으로 형성된 것을 특징으로 하는 반도체 칩 패키지 제조 방법.
The method of claim 1,
The circuit bonding pad layer and the die bonding pad layer is a semiconductor chip package manufacturing method, characterized in that each formed by Au Plating.
제 1 항에 있어서,
상기 패키지층은 에폭시로 형성된 것을 특징으로 하는 반도체 칩 패키지 제조 방법.
The method of claim 1,
The package layer is a semiconductor chip package manufacturing method, characterized in that formed of epoxy.
제 1 항에 있어서,
상기 절연층은 블랙 옥사이드로 형성된 것을 특징으로 하는 반도체 칩 패키지 제조 방법.
The method of claim 1,
The insulating layer is a semiconductor chip package manufacturing method, characterized in that formed of black oxide.
제 1 항에 있어서,
상기 표면처리층은 OSP(Organic Solderability Preservative) 및 브라운 옥사이드 중에서 하나 이상으로 형성된 것을 특징으로 하는 반도체 칩 패키지 제조 방법.
The method of claim 1,
The surface treatment layer is a semiconductor chip package manufacturing method, characterized in that formed with at least one of OSP (Organic Solderability Preservative) and brown oxide.
제 1 항 내지 제 8 항 중 어느 한 항의 방법으로 제조되어, 회로층 및 반도체 칩이 패키지층에 내장된 무기판(Substrate Less) 형태를 가지는 것을 특징으로 하는 반도체 칩 패키지.A semiconductor chip package manufactured by the method of any one of claims 1 to 8, wherein the circuit layer and the semiconductor chip have a form of an inorganic plate embedded in the package layer.
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