KR20110078929A - A semiconductor and a method of manufacturing the same - Google Patents

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Abstract

PURPOSE: A semiconductor device is provided to obtain a uniform resistance value by connecting a top metal wiring to a bottom metal wiring through the other contact. CONSTITUTION: First metal wirings(212-218) are formed on a semiconductor substrate. A first insulation layer(210) is formed on the first metal wirings. A groove is formed by etching the first insulation layer. Thin film materials are formed on the first insulation layer to be filled in the groove. First via holes are formed to expose both sides of the thin film resistance materials filled in the groove and a part of the first metal wirings. First contacts are connected to both sides of the thin film resistance materials by filling metal materials in the first via holes. Second metal wirings(242-248) are formed on the first insulation layer with the first contacts.

Description

반도체 소자 및 그 제조 방법{A semiconductor and a method of manufacturing the same}A semiconductor and a method of manufacturing the same

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 박막 저항기(Thin Film Resistor, TFR)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a thin film resistor (TFR).

박막 저항기(Thin Film Resistor, TFR)는 금속을 증착 등의 방법에 의해 박막으로 만들어 기판에 붙인 저항기를 말한다. 절연 기판 위에 진공 증착, 스퍼터링 등으로 형성시킨 저항막에 이용되는 재료. Ni-Cr, Ta, Ta₂N, Cr-SiO 등이 있다. 박막 저항기는 단독 부품으로 사용되거나 박막 회로에 사용된다.Thin Film Resistor (TFR) refers to a resistor attached to a substrate by forming a thin film of metal by a deposition method. A material used for a resist film formed on an insulating substrate by vacuum deposition, sputtering, or the like. Ni-Cr, Ta, Ta₂N, Cr-SiO and the like. Thin film resistors are used as single components or in thin film circuits.

도 1은 일반적인 박막 저항기를 포함하는 반도체 소자의 단면도를 나타낸다. 도 1을 참조하면, 반도체 소자는 반도체 기판(미도시) 상에 형성되는 제1 산화막(210), 제1 산화막(210) 상에 형성되는 박막 저항기(215), 및 제1 산화막 상에 형성되는 제2 산화막(220), 및 제2 산화막(220)을 관통하여 박막 저항기와 연결되는 비아 콘택(230)을 포함한다.1 is a cross-sectional view of a semiconductor device including a general thin film resistor. Referring to FIG. 1, a semiconductor device is formed on a first oxide film 210 formed on a semiconductor substrate (not shown), a thin film resistor 215 formed on the first oxide film 210, and a first oxide film. And a via contact 230 penetrating the second oxide film 220 and the second oxide film 220 and connected to the thin film resistor.

도 1에 도시된 박막 저항기(215)는 해드(head) 부분(218)에 비아 콘택(230)이 직접 접촉하므로 비아 콘택(230)의 저항 변화에 따라 영향을 받으므로 균일한 저항값을 갖기 힘들다.In the thin film resistor 215 illustrated in FIG. 1, since the via contact 230 directly contacts the head portion 218, it is difficult to have a uniform resistance because the thin film resistor 215 is affected by the resistance change of the via contact 230. .

본 발명이 이루고자 하는 기술적 과제는 균일하고 안정된 저항 값을 갖는 반도체 소자 및 그 제조 방법을 제공하는데 있다.An object of the present invention is to provide a semiconductor device having a uniform and stable resistance value and a method of manufacturing the same.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 제1 금속 배선들을 형성하는 단계, 상기 제1 금속 배선들 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층을 식각하여 홈을 형성하는 단계, 상기 홈 내부에 매립되도록 박막 저항 재료를 상기 제1 절연층 상에 형성하는 단계, 상기 홈 내부에 매립된 박막 저항 재료의 양 측면 및 제1 금속 배선들 각각의 일부를 노출하는 제1 비아홀들을 형성하는 단계, 상기 제1 비아홀들에 금속 물질을 매립하여 박막 저항 재료의 양 측면과 연결되는 제1 콘택들을 형성하는 단계, 제1 콘택들이 형성된 제1 절연층 상에 제2 금속 배선들을 형성하는 단계를 포함한다.According to an aspect of the present disclosure, a method of manufacturing a semiconductor device may include forming first metal wires on a semiconductor substrate and forming a first insulating layer on the first metal wires. Forming a groove by etching the first insulating layer, forming a thin film resistor material on the first insulating layer to be embedded in the groove, both sides and the second of the thin film resistor material embedded in the groove; Forming first via holes exposing a portion of each of the first metal wires; embedding a metal material in the first via holes to form first contacts connected to both sides of the thin film resistive material; Forming second metal lines on the formed first insulating layer.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판 상에 형성되는 제1 금속 배선들, 상기 제1 금속 배선들 상에 형성되는 제1 절연층, 상기 제1 절연층 내에 형성되는 홈, 상기 홈 내부에 매립되는 박막 저항기, 상기 박막 저항기의 양 측면들 각각과 인접하는 제1 금속 배선들 각각을 연결하도록 제1 절연층 내에 형성되는 제1 콘택들, 및 상기 제1 절연층 상에 형성되는 제2 금속 배선들을 포함한다.The semiconductor device according to the embodiment of the present invention for achieving the above object is the first metal wirings formed on the semiconductor substrate, the first insulating layer formed on the first metal wirings, the first insulating layer A groove formed in the groove, a thin film resistor embedded in the groove, first contacts formed in the first insulating layer to connect each of the first metal wires adjacent to both sides of the thin film resistor, and the first Second metal wires formed on the insulating layer.

본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 박막 저항기의 상부에 직접 콘택이 연결되는 것이 아니라 박막 저항기의 양 측면들 각각을 하부 금속 배선과 연결되는 콘택들 각각과 연결하고, 하부 금속 배선을 다른 콘택을 통하여 상부 금속 배선과 연결함으로써 균일한 저항값을 얻을 수 있는 효과가 있다.The semiconductor device and the method of manufacturing the same according to the embodiment of the present invention do not directly connect a contact to an upper portion of the thin film resistor, but connect each of both sides of the thin film resistor to each of the contacts connected to the lower metal wire, and the lower metal wire. By connecting to the upper metal wiring through the other contact has the effect of obtaining a uniform resistance value.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.Hereinafter, the technical objects and features of the present invention will be apparent from the description of the accompanying drawings and the embodiments. Looking at the present invention in detail.

도 3a 내지 도 3h는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다. 3A to 3H illustrate a method of manufacturing a semiconductor device according to an embodiment of the present invention.

먼저 도 3a에 도시된 바와 같이, 반도체 기판(미도시) 상에 제1 절연층(310)을 형성한다. 예컨대, 반도체 기판 상에 제1 산화막(310)을 증착한다. First, as shown in FIG. 3A, a first insulating layer 310 is formed on a semiconductor substrate (not shown). For example, the first oxide film 310 is deposited on the semiconductor substrate.

그리고 제1 절연층(310) 상에 제1 금속 배선들(315)을 형성한다. 예컨대, 제1 산화막(310) 상에 금속 물질(예컨대, 알루미늄, 또는 구리)을 증착하고, 포토리쏘그라피(photolithography) 공정을 수행하여 제1 포토레지스트 패턴(미도시)을 형성하고, 제1 포토레지스트 패턴을 마스크로 이용하여 증착된 금속 물질을 반응성 이온 식각하여 제1 금속 배선들(315)을 형성할 수 있다.In addition, first metal wires 315 are formed on the first insulating layer 310. For example, a metal material (eg, aluminum or copper) is deposited on the first oxide layer 310, a photolithography process is performed to form a first photoresist pattern (not shown), and a first photo. The first metal wires 315 may be formed by reactive ion etching the deposited metal material using a resist pattern as a mask.

그리고 제1 금속 배선들(315)이 형성된 제1 절연층(310) 상에 제2 절연층(320)을 형성한다. 예컨대, 제1 금속 배선들(315)이 형성된 제1 절연층(310) 상 에 CVD(Chemical Vapor Deposition)를 이용하여 제2 산화막(320)을 증착할 수 있다.The second insulating layer 320 is formed on the first insulating layer 310 on which the first metal wires 315 are formed. For example, the second oxide layer 320 may be deposited on the first insulating layer 310 on which the first metal lines 315 are formed by using chemical vapor deposition (CVD).

다음으로 도 3b에 도시된 바와 같이, 박막 저항기(Thin Film Resistor, TFR)가 형성될 영역(A)에 해당하는 제2 절연층(320)에 홈(330)을 형성한다. 이때 홈(330)은 인접하는 금속 배선들(313,314)의 인접하는 가장자리 영역들과 일부 오버랩되도록 형성된다. Next, as shown in FIG. 3B, a groove 330 is formed in the second insulating layer 320 corresponding to the region A in which a thin film resistor (TFR) is to be formed. In this case, the groove 330 is formed to partially overlap with the adjacent edge regions of the adjacent metal lines 313 and 314.

예컨대, 포토리쏘그라피 공정을 수행하여 제2 절연층(320) 상에 박막 저항기 형성을 위한 제2 포토레지스트 패턴(325)을 형성한다. 제2 포토레지스트 패턴(325)은 추후에 진행되는 박막 저항기 형성을 위하여 제2 절연층(320)의 일부를 노출하도록 패터닝된다. 그리고 제2 포토레지스트 패턴(325)을 마스크로 이용하여 제2 절연층(320)을 일부 식각하여 박막 저항기가 형성될 영역(A)에 해당하는 제2 절연층(320)에 홈(330)을 형성한다.For example, a photolithography process is performed to form a second photoresist pattern 325 for forming a thin film resistor on the second insulating layer 320. The second photoresist pattern 325 is patterned to expose a portion of the second insulating layer 320 for later thin film resistor formation. The second insulating layer 320 is partially etched using the second photoresist pattern 325 as a mask to form the groove 330 in the second insulating layer 320 corresponding to the region A in which the thin film resistor is to be formed. Form.

다음으로 도 3c에 도시된 바와 같이, 제2 포토레지스트 패턴(325)을 애싱(ashing) 공정을 이용하여 제거한다. 그리고 홈(330)이 매립되도록 제2 절연층(320) 상에 박막 저항기를 형성하기 위한 물질(335, 이하 "박막 저항기 재료"라 한다)을 형성한다. 예컨대, 홈(330)이 형성된 제2 절연층(320) 상에 증착 또는 스퍼터링(sputtering) 방법을 이용하여 니켈 크롬 합금(Ni-Cr), 탄탈럼(Ta) 또는 크롬-실리콘 합금(Cr-Si)을 형성할 수 있다. 이때 홈의 깊이는 30~50Å일 수 있으며, 홈(330)에 매립되는 박막 저항기 재료(335)의 두께는 30~50Å일 수 있다.Next, as shown in FIG. 3C, the second photoresist pattern 325 is removed using an ashing process. Then, a material 335 (hereinafter referred to as "thin film resistor material") for forming a thin film resistor is formed on the second insulating layer 320 so that the groove 330 is embedded. For example, nickel chromium alloy (Ni-Cr), tantalum (Ta), or chromium-silicon alloy (Cr-Si) using a deposition or sputtering method on the second insulating layer 320 having the groove 330 formed thereon. ) Can be formed. At this time, the depth of the groove may be 30 ~ 50Å, the thickness of the thin film resistor material 335 embedded in the groove 330 may be 30 ~ 50Å.

다음으로 도 3d에 도시된 바와 같이, 홈(330)에 매립된 박막 저항기 재 료(335)가 제2 절연층(320) 상에 잔류하도록 박막 저항기 재료(335) 및 제2 절연층(320)을 관통하여 제1 금속 배선들(315) 각각의 일부 영역을 노출하는 비아홀들(via holes, 341 내지 346)을 형성한다. 이때 홈에 잔류하는 박막 저항기 재료를 박막 저항기(335-1)라 한다.Next, as shown in FIG. 3D, the thin film resistor material 335 and the second insulating layer 320 so that the thin film resistor material 335 embedded in the groove 330 remains on the second insulating layer 320. Via holes 341 to 346 are formed through the hole to expose a portion of each of the first metal wires 315. The thin film resistor material remaining in the groove at this time is called a thin film resistor 335-1.

이때 제2 절연층(320) 상에 잔류하는 박막 저항기 재료(335-1) 및 그 하부의 제2 절연층(320) 내에는 비아홀이 형성되지 않으며, 박막 저항기(335-1)의 측면(350) 및 인접하는 제1 금속 배선들(313,314)의 일부 영역을 노출하는 제1 비아홀들(343,344)이 형성된다. 또한 인접하는 제1 금속 배선들(313,314)의 다른 일부 영역을 노출하는 제2 비아홀들(342,345)이 형성된다.In this case, no via hole is formed in the thin film resistor material 335-1 remaining on the second insulating layer 320 and the second insulating layer 320 below, and the side surface 350 of the thin film resistor 335-1 is not formed. ) And first via holes 343 and 344 exposing a portion of the adjacent first metal lines 313 and 314. In addition, second via holes 342 and 345 exposing other partial regions of the adjacent first metal lines 313 and 314 are formed.

예컨대. 포토리쏘그라피 공정을 수행하여 홈(330)에 매립된 박막 저항기 재료(335-1) 부분은 덮고, 제1 금속 배선들(315) 각각의 일부 영역에 대응하는 박막 저항기 재료의 다른 일부 영역은 노출하는 제3 포토레지스트 패턴(미도시)을 형성하고, 제3 포토레지스트 패턴을 마스크로 이용하여 박막 저항기 재료(335) 및 제2 절연층(320)을 식각하여 제1 금속 배선들(315)의 일부를 노출하는 비아 홀들(341 내지 346)을 형성할 수 있다.for example. A photolithography process is performed to cover the portion of the thin film resistor material 335-1 embedded in the groove 330, and to expose another portion of the thin film resistor material corresponding to a portion of each of the first metal wires 315. Forming a third photoresist pattern (not shown), and etching the thin film resistor material 335 and the second insulating layer 320 by using the third photoresist pattern as a mask. Via holes 341 to 346 exposing a portion may be formed.

다음으로 도 3e에 도시된 바와 같이, 비아 홀들(341 내지 346)이 매립되도록 텅스텐과 같은 금속 물질을 매립하여 콘택들(351,352,354,355,355,357, 이하 "351 내지 357"이라 한다)을 형성한다.  Next, as shown in FIG. 3E, a metal material such as tungsten is embedded to fill the via holes 341 to 346 to form the contacts 351, 352, 354, 355, 355, 357 and 351 to 357.

예컨대, 비아 홀들(341 내지 346)이 형성된 반도체 기판 상에 금속 물질을 증착하고, 박막 저항기(335-1)가 노출될 때까지 CMP(chemical mechanical polishing) 공정을 수행하여 콘택들(351 내지 357)을 형성할 수 있다. 이때 박막 저항기(335-1)의 양 측면 각각은 콘택들(353, 354)에 연결된다.For example, a metal material is deposited on the semiconductor substrate on which the via holes 341 to 346 are formed, and a chemical mechanical polishing (CMP) process is performed until the thin film resistor 335-1 is exposed to the contacts 351 to 357. Can be formed. At this time, both sides of the thin film resistor 335-1 are connected to the contacts 353 and 354.

다음으로 도 3f에 도시된 바와 같이, 콘택들(351 내지 357)이 형성된 반도체 기판 상에 금속 물질(360)을 형성한다. 다음으로 도 3g에 도시된 바와 같이, 포토리쏘그라피 및 식각 공정을 수행하여 금속 물질(360)을 패터닝하여 제2 금속 배선(365)을 형성한다. 제2 금속 배선(365)은 박막 저항기(335-1)에 연결된 콘택들(353, 354)과는 연결되지 않도록 패터닝된다.Next, as shown in FIG. 3F, the metal material 360 is formed on the semiconductor substrate on which the contacts 351 to 357 are formed. Next, as shown in FIG. 3G, the metal material 360 is patterned by performing photolithography and etching to form the second metal wire 365. The second metal wire 365 is patterned so as not to be connected to the contacts 353 and 354 connected to the thin film resistor 335-1.

다음으로 도 3h에 도시된 바와 같이 제2 금속 배선(365))이 형성된 반도체 기판 상에 제3 절연층(370)을 형성한다. 예컨대, 제3 절연층(370)은 산화막일 수 있다.Next, as shown in FIG. 3H, a third insulating layer 370 is formed on the semiconductor substrate on which the second metal wiring 365 is formed. For example, the third insulating layer 370 may be an oxide film.

도 2는 본 발명의 실시 예에 따른 반도체 소자를 나타낸다. 도 2를 참조하면, 반도체 소자는 반도체 기판(200) 상에 형성되는 제1 절연층(210), 제1 절연층(210) 상에 형성되는 제1 금속 배선들(212,214,216,218, 이하 "212 내지 218"이라 한다), 제1 금속 배선들(212 내지 218) 상에 형성되는 제2 절연층(220), 제2 절연층(220) 내에 형성되는 홈(recess, 미도시), 홈 내부에 매립되는 박막 저항기(230), 제2 절연층(220) 내에 형성되는 콘택들(222,224,225,226,227, 이하 "222 내지 227"이라 한다), 제2 절연층 상에 형성되는 제2 금속 배선들(242,244,246,248, 이하 "242 내지 248"이라 한다), 및 제2 금속 배선들(242 내지 248) 상에 형성되는 제3 절연층(250)을 포함한다. 2 illustrates a semiconductor device according to an embodiment of the present invention. Referring to FIG. 2, the semiconductor device may include a first insulating layer 210 formed on the semiconductor substrate 200 and first metal wires 212, 214, 216, 218 formed on the first insulating layer 210, hereinafter, “212 to 218. A second insulating layer 220 formed on the first metal wires 212 to 218, a recess formed in the second insulating layer 220, and a buried inside the groove. Contacts 222, 224, 225, 226, 227 (hereinafter referred to as "222 to 227") formed in the thin film resistor 230, the second insulation layer 220, and second metal wires 242, 244, 246, 248, which are formed on the second insulation layer 242. To 248 ", and a third insulating layer 250 formed on the second metal wires 242 to 248.

박막 저항기(230)는 인접하는 제1 금속 배선들(214,216)의 인접하는 가장 자 리 영역들과 일부 오버랩되도록 형성된다.The thin film resistor 230 is formed to partially overlap with adjacent edge regions of the adjacent first metal lines 214 and 216.

박막 저항기(230)의 양 측면들 각각은 콘택들(222 내지 227) 중 상응하는 콘택(224 또는 225)과 연결되며, 박막 저항기(230)의 양 측면들 각각에 연결되는 콘택들 각각은 인접하는 제1 금속 배선들(214, 216) 각각과 연결된다.Each of both sides of the thin film resistor 230 is connected with a corresponding contact 224 or 225 of the contacts 222-227, and each of the contacts connected to each of both sides of the thin film resistor 230 is adjacent to each other. The first metal wires 214 and 216 are connected to each other.

인접하는 제1 금속 배선들(214,216) 각각은 콘택들(222 내지 227) 중 어느 하나의 콘택(223 또는 226)에 의하여 제2 금속 배선들(244 또는 246)과 연결된다.Each of the adjacent first metal wires 214 and 216 is connected to the second metal wires 244 or 246 by the contact 223 or 226 of any one of the contacts 222 to 227.

실시 예에 따른 반도체 소자 및 그 제조 방법은 박막 저항기의 상부에 직접 콘택이 연결되는 것이 아니라 박막 저항기의 양 측면들 각각을 하부 금속 배선과 연결되는 콘택들 각각과 연결하고, 하부 금속 배선을 다른 콘택을 통하여 상부 금속 배선과 연결함으로써 균일한 저항값을 얻을 수 있다. The semiconductor device and the method of manufacturing the same according to the embodiment do not directly connect a contact to an upper portion of the thin film resistor, but connect each of both sides of the thin film resistor to each of the contacts connected to the lower metal wire, and connect the lower metal wire to another contact. By connecting with the upper metal wiring through the uniform resistance value can be obtained.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 일반적인 박막 저항기를 포함하는 반도체 소자의 단면도를 나타낸다. 1 is a cross-sectional view of a semiconductor device including a general thin film resistor.

도 2는 본 발명의 실시 예에 따른 반도체 소자를 나타낸다.2 illustrates a semiconductor device according to an embodiment of the present invention.

도 3a 내지 도 3h는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다. 3A to 3H illustrate a method of manufacturing a semiconductor device according to an embodiment of the present invention.

Claims (5)

반도체 기판 상에 제1 금속 배선들을 형성하는 단계;Forming first metal wires on the semiconductor substrate; 상기 제1 금속 배선들 상에 제1 절연층을 형성하는 단계;Forming a first insulating layer on the first metal wires; 상기 제1 절연층을 식각하여 홈을 형성하는 단계;Etching the first insulating layer to form a groove; 상기 홈 내부에 매립되도록 박막 저항 재료를 상기 제1 절연층 상에 형성하는 단계;Forming a thin film resistive material on the first insulating layer to be embedded in the groove; 상기 홈 내부에 매립된 박막 저항 재료의 양 측면 및 제1 금속 배선들 각각의 일부를 노출하는 제1 비아홀(via holes)들을 형성하는 단계;Forming first via holes exposing both sides of each of the first metal wires and both sides of the thin film resistive material embedded in the groove; 상기 제1 비아홀들에 금속 물질을 매립하여 박막 저항 재료의 양 측면과 연결되는 제1 콘택들을 형성하는 단계; 및Embedding a metal material in the first via holes to form first contacts connected to both sides of a thin film resistive material; And 제1 콘택들이 형성된 제1 절연층 상에 제2 금속 배선들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming second metal wires on the first insulating layer on which the first contacts are formed. 제1항에 있어서, 상기 홈을 형성하는 단계는,The method of claim 1, wherein the forming of the grooves comprises: 인접하는 금속 배선들의 인접하는 가장자리 영역들과 일부 오버랩되도록 상기 홈을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming the groove so as to partially overlap with adjacent edge regions of adjacent metal lines. 제1항에 있어서, 상기 제1 비아홀들을 형성하는 단계는,The method of claim 1, wherein forming the first via holes comprises: 상기 홈에 매립된 박막 저항기 재료가 상기 제2 절연층 상에 잔류하도록 박 막 저항기 재료 및 제2 절연층을 관통하여 제1 금속 배선들 각각의 일부 영역을 노출하는 비아홀들을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming via holes exposing a portion of each of the first metal wires through the thin film resistor material and the second insulating layer such that the thin film resistor material embedded in the groove remains on the second insulating layer. Method of manufacturing a semiconductor device. 반도체 기판 상에 형성되는 제1 금속 배선들;First metal wires formed on the semiconductor substrate; 상기 제1 금속 배선들 상에 형성되는 제1 절연층;A first insulating layer formed on the first metal wires; 상기 제1 절연층 내에 형성되는 홈;A groove formed in the first insulating layer; 상기 홈 내부에 매립되는 박막 저항기;A thin film resistor embedded in the groove; 상기 박막 저항기의 양 측면들 각각과 인접하는 제1 금속 배선들 각각을 연결하도록 제1 절연층 내에 형성되는 제1 콘택들; 및First contacts formed in the first insulating layer to connect each of the first metal wires adjacent to each of both sides of the thin film resistor; And 상기 제1 절연층 상에 형성되는 제2 금속 배선들을 포함하는 것을 특징으로 하는 반도체 소자.And second metal wires formed on the first insulating layer. 제4항에 있어서, 상기 반도체 소자는,The method of claim 4, wherein the semiconductor device, 상기 인접하는 제1 금속 배선들 각각과 상기 제2 금속 배선들을 연결하는 제2 콘택들을 더 포함하는 것을 특징으로 하는 반도체 소자.And second contacts connecting each of the adjacent first metal wires to the second metal wires.
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