KR20110078401A - Stacked semiconductor package and method of manufacturing the same - Google Patents

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Abstract

PURPOSE: A stacked semiconductor package and method of manufacturing the same are provided to prevent a void from being formed on a common penetration electrode by forming a penetration electrode from a second penetration hole to a first penetration hole. CONSTITUTION: In a stacked semiconductor package and method of manufacturing the same, a first semiconductor chip(100) comprises a first bonding pad(110), a first penetration hole(120), and a first insulating layer(130). The first semiconductor chip comprises a first side(101) and a second side(102) which are opposite to each other. The second semiconductor chip(200) is arranged in the lower part of the first semiconductor chip. The second semiconductor chip comprises a second bonding pad(210), a second penetration hole(220), and a second insulating layer(230). The common penetration electrode(300) is formed within the first penetration hole and the second penetration hole.

Description

적층 반도체 패키지 및 이의 제조 방법{STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}Multilayer semiconductor package and its manufacturing method {STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 적층 반도체 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a laminated semiconductor package and a method of manufacturing the same.

최근 들어 방대한 데이터를 저장 및 방대한 데이터를 단시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.Recently, semiconductor packages including semiconductor chips and semiconductor chips capable of storing massive data and processing massive data in a short time have been developed.

최근에는 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시키기 위해서 적어도 2 개의 반도체 칩들을 적층 한 적층 반도체 패키지가 개발되고 있다.Recently, in order to further improve data storage capacity and data processing speed, a multilayer semiconductor package in which at least two semiconductor chips are stacked has been developed.

적어도 2 개의 반도체 칩들을 적층 하기 위해서 최근에는 각 반도체 칩에 반도체 칩을 관통하는 관통 전극을 형성하고, 관통 전극이 형성된 각 반도체 칩들을 적층 한 적층 반도체 패키지가 개발되고 있다.Recently, in order to stack at least two semiconductor chips, a stacked semiconductor package in which a through electrode penetrating a semiconductor chip is formed on each semiconductor chip, and each semiconductor chip on which the through electrode is formed is stacked.

그러나, 적층 반도체 패키지를 제조하기 위해서는 각 반도체 칩에 각각 관통 전극을 형성하고, 각 관통 전극을 갖는 반도체 칩을 솔더 등을 통해 전기적으로 연결하는 공정을 필요로 하기 때문에 적층 반도체 패키지의 제조 공정이 매우 복잡하고 이로 인해 적층 반도체 패키지 제조 공정 중 다양한 불량이 발생 되는 문제점을 갖는다.However, in order to manufacture a laminated semiconductor package, a through electrode is formed on each semiconductor chip, and a process of electrically connecting a semiconductor chip having each through electrode with solder or the like is required. It is complicated and there is a problem that various defects occur during the manufacturing process of the laminated semiconductor package.

본 발명의 하나의 목적은 제조 공정을 단순화하여 제조 공정수를 감소 및 제조 공정 중 발생 되는 불량을 크게 감소 시킨 적층 반도체 패키지를 제공한다.One object of the present invention is to provide a laminated semiconductor package which simplifies the manufacturing process, thereby reducing the number of manufacturing processes and greatly reducing defects generated during the manufacturing process.

본 발명의 다른 목적은 상기 적층 반도체 패키지의 제조 방법을 제공한다.Another object of the present invention is to provide a method of manufacturing the laminated semiconductor package.

본 발명에 따른 적층 반도체 패키지는 제1 본딩 패드, 상기 제1 본딩 패드를 관통하며 제1 사이즈를 갖는 제1 관통홀 및 상기 제1 관통홀에 의하여 형성된 제1 내측면 상에 배치된 제1 절연막을 갖는 제1 반도체 칩 및 상기 제1 반도체 칩 하부에 배치되며 상기 제1 본딩 패드와 대응하는 위치에 배치된 제2 본딩 패드, 상기 제1 관통홀에 의하여 노출된 상기 제2 본딩 패드를 관통하며 상기 제1 사이즈보다 작은 제2 사이즈를 갖는 제2 관통홀 및 상기 제2 본딩 패드의 상면은 노출하고 상기 제2 관통홀에 의하여 형성된 제2 내측면을 덮는 제2 절연막을 갖는 제2 반도체 칩 및 상기 제1 및 제2 관통홀들 내에 배치되며 노출된 상기 제1 및 제2 본딩 패드들과 전기적으로 접속된 공통 관통 전극을 포함한다.The multilayer semiconductor package according to the present invention includes a first insulating pad disposed on a first bonding pad, a first through hole having a first size and having a first size, and a first inner surface formed by the first through hole. A first semiconductor chip having a first semiconductor chip, a second bonding pad disposed below the first semiconductor chip and disposed at a position corresponding to the first bonding pad, and penetrating the second bonding pad exposed by the first through hole; A second semiconductor chip having a second through hole having a second size smaller than the first size and a second insulating film exposing an upper surface of the second bonding pad and covering a second inner surface formed by the second through hole; And a common through electrode disposed in the first and second through holes and electrically connected to the exposed first and second bonding pads.

적층 반도체 패키지는 상기 제1 절연막은 상기 제1 본딩 패드가 배치된 상기 제1 반도체 칩의 제1 면과 대향 하는 제2 면으로 연장된다.In the multilayer semiconductor package, the first insulating layer extends to a second surface facing the first surface of the first semiconductor chip on which the first bonding pad is disposed.

적층 반도체 패키지의 상기 제2 절연막은 상기 제2 본딩 패드가 배치된 상기 제2 반도체 칩의 제 3 면 및 상기 제3 면과 대향 하는 제4 면으로 각각 연장된다.The second insulating layer of the multilayer semiconductor package extends to the third surface and the fourth surface of the second semiconductor chip on which the second bonding pads are disposed, respectively.

적층 반도체 패키지의 상기 제1 및 제2 절연막은 산화막 및 폴리머막 중 어 느 하나를 포함한다.The first and second insulating layers of the multilayer semiconductor package may include any one of an oxide film and a polymer film.

적층 반도체 패키지는 상기 제1 반도체 칩 중 상기 제1 본딩 패드가 형성된 제1 면에 배치되며 상기 관통 전극과 연결된 재배선 및 상기 재배선과 전기적으로 접속된 도전볼을 더 포함한다.The multilayer semiconductor package further includes a redistribution line disposed on a first surface of the first semiconductor chip on which the first bonding pad is formed, and a conductive ball electrically connected to the redistribution line and electrically connected to the redistribution line.

적층 반도체 패키지는 상기 제1 및 제2 반도체 칩의 측면들 및 상기 제2 반도체 칩 중 상기 제2 본딩 패드가 형성된 상기 제2 반도체 칩의 제3 면과 대향 하는 제4 면을 덮는 몰딩 부재를 더 포함하며, 상기 재배선의 일부는 상기 몰딩 부재로 연장된다.The multilayer semiconductor package further includes a molding member covering side surfaces of the first and second semiconductor chips and a fourth surface of the second semiconductor chip facing the third surface of the second semiconductor chip on which the second bonding pad is formed. And a portion of the redistribution extends to the molding member.

본 발명에 따른 적층 반도체 패키지의 제조 방법은 제1 반도체 칩 몸체의 제1 본딩 패드들을 관통하는 제1 사이즈의 제1 관통홀을 형성하는 단계, 상기 제1 반도체 칩 몸체의 표면 및 상기 제1 관통홀에 의하여 형성된 상기 제1 반도체 칩 몸체의 내측면 및 상기 제1 본딩 패드들을 덮는 제1 절연막을 형성하여 제1 반도체 칩을 형성하는 단계, 제2 반도체 칩 몸체의 제2 본딩 패드들을 관통하며 상기 제1 사이즈보다 작은 제2 관통홀을 형성하는 단계, 상기 제2 반도체 칩 몸체의 표면 및 상기 제2 관통홀에 의하여 형성된 상기 제1 반도체 칩 몸체의 내측면 및 상기 제2 본딩 패드들을 덮는 제2 절연막을 형성하여 제2 반도체 칩을 형성하는 단계, 상기 제2 반도체 칩 상에 상기 제1 반도체 칩을 배치 및 상기 제1 및 제2 관통홀들을 정렬하는 단계, 상기 제1 및 제2 절연막을 이방성 식각하여 상기 제1 본딩 패드 및 상기 제1 홀에 의하여 노출된 상기 제2 본딩 패드를 상기 제1 및 제2 절연막으로부터 노출시키는 단계 및 상기 제1 및 제2 관통홀들 내에 도전 물질을 제공하여 상기 제1 및 제2 본딩 패드와 전기적으로 접속된 공통 관통 전극을 형성하는 단계를 포함한다.The method of manufacturing a multilayer semiconductor package according to the present invention may include forming a first through hole having a first size penetrating through first bonding pads of a first semiconductor chip body, the surface of the first semiconductor chip body and the first through hole. Forming a first semiconductor chip by forming an inner surface of the first semiconductor chip body formed by a hole and covering the first bonding pads to form a first semiconductor chip, penetrating through the second bonding pads of the second semiconductor chip body; Forming a second through hole smaller than a first size, a second surface covering the surface of the second semiconductor chip body and the inner surface of the first semiconductor chip body formed by the second through hole and the second bonding pads; Forming an insulating film to form a second semiconductor chip, disposing the first semiconductor chip on the second semiconductor chip and aligning the first and second through holes, and the first and second sections. Anisotropically etching a film to expose the first bonding pad and the second bonding pad exposed by the first hole from the first and second insulating films and to provide a conductive material in the first and second through holes. Thereby forming a common through electrode electrically connected to the first and second bonding pads.

상기 제1 및 상기 제2 절연막들을 형성하는 단계에서, 상기 제1 및 제2 절연막들은 산화막 및 폴리머막 중 어느 하나로 형성된다.In the forming of the first and second insulating layers, the first and second insulating layers are formed of any one of an oxide film and a polymer film.

상기 제1 및 상기 제2 절연막들을 형성하는 단계에서, 상기 제1 및 제2 절연막들은 상기 제1 및 상기 제2 반도체 칩의 상면 및 상기 상면과 대향 하는 하면을 덮는다.In the forming of the first and second insulating layers, the first and second insulating layers cover upper surfaces of the first and second semiconductor chips and lower surfaces facing the upper surfaces.

상기 관통 전극은 도금 공정에 의하여 형성된다. 상기 관통 전극은 도전성 폴리머로 형성된다.The through electrode is formed by a plating process. The through electrode is formed of a conductive polymer.

상기 관통 전극을 형성한 후, 상기 제1 반도체 칩의 표면에 상기 제1 반도체 칩으로부터 노출된 상기 관통 전극과 전기적으로 접속된 재배선을 형성하는 단계 및 상기 재배선과 접속된 도전볼을 형성하는 단계를 더 포함한다.After forming the through electrode, forming a redistribution electrically connected to the through electrode exposed from the first semiconductor chip on the surface of the first semiconductor chip, and forming a conductive ball connected to the redistribution line It further includes.

상기 관통 전극을 형성한 후, 상기 제1 및 제2 반도체 칩의 측면 및 상기 제2 반도체 칩의 표면을 덮는 몰딩 부재를 형성하는 단계를 더 포함한다.After forming the through electrode, the method may further include forming a molding member covering side surfaces of the first and second semiconductor chips and a surface of the second semiconductor chip.

본 발명에 따르면, 관통 전극을 이용하는 적층 반도체 패키지에서 제조 공정수를 및 제조 공정중 발생될 수 있는 불량을 크게 감소시킬 수 있는 효과를 갖는다.According to the present invention, the laminated semiconductor package using the through electrode has an effect of greatly reducing the number of manufacturing processes and defects that may occur during the manufacturing process.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패 키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.Hereinafter, a multilayer semiconductor package and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments, which are common in the art. Those skilled in the art will be able to implement the invention in various other forms without departing from the spirit of the invention.

도 1은 본 발명의 일실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 도 2는 도 1의 'A' 부분 확대도이다.1 is a cross-sectional view illustrating a multilayer semiconductor package according to an embodiment of the present invention. FIG. 2 is an enlarged view of a portion 'A' of FIG. 1.

도 1 및 도 2를 참조하면, 적층 반도체 패키지(600)는 제1 반도체 칩(100), 제2 반도체 칩(200) 및 공통 관통 전극(300)을 포함한다.1 and 2, the multilayer semiconductor package 600 includes a first semiconductor chip 100, a second semiconductor chip 200, and a common through electrode 300.

제1 반도체 칩(100)은 제1 본딩 패드(110), 제1 관통홀(120) 및 제1 절연막(130)을 포함한다.The first semiconductor chip 100 includes a first bonding pad 110, a first through hole 120, and a first insulating layer 130.

제1 반도체 칩(100)은 직육면체 플레이트 형상을 갖는다. 직육면체 플레이트 형상을 갖는 제1 반도체 칩(100)은 제1 면(101), 제1 면(101)과 대향 하는 제2 면(102)을 갖는다. 제1 반도체 칩(100)은 데이터를 저장하기 위한 데이터 저장부(미도시) 및/또는 데이터를 처리하기 위한 데이터 처리부(미도시)를 갖는 회로부(미도시)를 포함한다.The first semiconductor chip 100 has a rectangular parallelepiped plate shape. The first semiconductor chip 100 having a rectangular parallelepiped plate shape has a first surface 101 and a second surface 102 facing the first surface 101. The first semiconductor chip 100 includes a circuit unit (not shown) having a data storage unit (not shown) for storing data and / or a data processing unit (not shown) for processing data.

제1 반도체 칩(100)의 제1 본딩 패드(110)는 제1 반도체 칩(100)의 제1 면(101) 상에 배치된다. 제1 본딩 패드(110)는 회로부와 전기적으로 연결된다.The first bonding pads 110 of the first semiconductor chip 100 are disposed on the first surface 101 of the first semiconductor chip 100. The first bonding pad 110 is electrically connected to the circuit unit.

제1 관통홀(120)은 제1 본딩 패드(110) 및 제1 반도체 칩(100)의 제1 면(101) 및 제2 면(102)을 관통한다. 본 실시예에서, 제1 관통홀(120)은 제1 사이즈를 갖는다. 예를 들어, 제1 관통홀(120)은, 평면상에서 보았을 때, 원형 형상을 갖고, 제1 관통홀(120)은 W1의 직경을 갖는다. 제1 관통홀(120)은 제1 본딩 패드(110) 보다는 작은 사이즈를 갖는다.The first through hole 120 penetrates the first bonding pad 110 and the first surface 101 and the second surface 102 of the first semiconductor chip 100. In this embodiment, the first through hole 120 has a first size. For example, when viewed in plan, the first through hole 120 has a circular shape, and the first through hole 120 has a diameter of W1. The first through hole 120 has a smaller size than the first bonding pad 110.

제1 절연막(130)은 제1 관통홀(120)에 의하여 형성된 제1 반도체 칩(100)의 내측면 및 제1 관통홀(120)에 의하여 형성된 제1 본딩 패드(110)의 내측면 상에 막 형태로 형성된다.The first insulating layer 130 is formed on the inner surface of the first semiconductor chip 100 formed by the first through hole 120 and on the inner surface of the first bonding pad 110 formed by the first through hole 120. It is formed in the form of a film.

제1 절연막(130)은 제1 반도체 칩(100)의 제2 면(102)으로 연장될 수 있다.The first insulating layer 130 may extend to the second surface 102 of the first semiconductor chip 100.

제1 절연막(130)은, 예를 들어, 산화막 및/또는 폴리머막일 수 있다. 본 실시예에서, 산화막 및/또는 폴리머막은 산화막-산화막 부착 및 폴리머막-폴리머막 부착이 가능한 산화물 또는 폴리머를 포함한다.The first insulating layer 130 may be, for example, an oxide film and / or a polymer film. In this embodiment, the oxide film and / or the polymer film includes an oxide or a polymer capable of oxide film-oxide film adhesion and polymer film-polymer film adhesion.

참조번호 105는 제1 반도체 칩(100)의 제1 면(101)을 덮고 제1 본딩 패드(110)는 노출하는 제1 보호막이다.Reference numeral 105 is a first passivation layer that covers the first surface 101 of the first semiconductor chip 100 and exposes the first bonding pad 110.

제2 반도체 칩(200)은 제1 반도체 칩(100)의 하부에 배치된다. 제2 반도체 칩(200)은 제2 본딩 패드(210), 제2 관통홀(220) 및 제2 절연막(230)을 포함한다.The second semiconductor chip 200 is disposed below the first semiconductor chip 100. The second semiconductor chip 200 may include a second bonding pad 210, a second through hole 220, and a second insulating layer 230.

제2 반도체 칩(200)은 직육면체 플레이트 형상을 갖는다. 직육면체 플레이트 형상을 갖는 제2 반도체 칩(200)은 제3 면(201), 제3 면(201)과 대향 하는 제4 면(202)을 갖는다. 제2 반도체 칩(200)의 제3 면(201)은 제1 반도체 칩(100)의 제2 면(102)과 마주한다.The second semiconductor chip 200 has a rectangular parallelepiped plate shape. The second semiconductor chip 200 having a rectangular parallelepiped plate shape has a third surface 201 and a fourth surface 202 opposite to the third surface 201. The third surface 201 of the second semiconductor chip 200 faces the second surface 102 of the first semiconductor chip 100.

제2 반도체 칩(200)은 데이터를 저장하기 위한 데이터 저장부(미도시) 및/또는 데이터를 처리하기 위한 데이터 처리부(미도시)를 갖는 회로부(미도시)를 포함한다. 본 실시예에서, 제2 반도체 칩(200)은 제1 반도체 칩(100)과 동일한 종류의 반도체 칩 또는 제1 반도체 칩(100)과 다른 종류의 반도체 칩일 수 있다.The second semiconductor chip 200 includes a circuit unit (not shown) having a data storage unit (not shown) for storing data and / or a data processing unit (not shown) for processing data. In the present embodiment, the second semiconductor chip 200 may be the same kind of semiconductor chip as the first semiconductor chip 100 or a different kind of semiconductor chip from the first semiconductor chip 100.

제2 반도체 칩(200)의 제2 본딩 패드(210)는 제2 반도체 칩(200)의 제3 면(201) 상에 배치된다. 제2 본딩 패드(210)는 회로부와 전기적으로 연결된다. 본 실시예에서, 제1 반도체 칩(100)의 제1 본딩 패드(110) 및 제2 반도체 칩(200)의 제2 본딩 패드(120)는 실질적으로 동일한 위치에 형성되며, 실질적으로 동일한 형상 및 실질적으로 동일한 사이즈를 갖는다.The second bonding pads 210 of the second semiconductor chip 200 are disposed on the third surface 201 of the second semiconductor chip 200. The second bonding pad 210 is electrically connected to the circuit unit. In the present embodiment, the first bonding pad 110 of the first semiconductor chip 100 and the second bonding pad 120 of the second semiconductor chip 200 are formed at substantially the same position, and have substantially the same shape and Have substantially the same size.

제2 관통홀(220)은 제2 본딩 패드(210) 및 제2 반도체 칩(200)의 제3 면(201) 및 제4 면(202)을 관통한다. 본 실시예에서, 제2 관통홀(220)은 제1 사이즈 보다 작은 제2 사이즈를 갖는다. 예를 들어, 제2 관통홀(220)은, 평면상에서 보았을 때, 원형 형상을 갖고, 제2 관통홀(220)은 W2의 직경을 갖는다. 제2 관통홀(220)은 제2 본딩 패드(210) 보다는 작은 사이즈를 갖는다.The second through hole 220 penetrates the second bonding pad 210 and the third surface 201 and the fourth surface 202 of the second semiconductor chip 200. In the present embodiment, the second through hole 220 has a second size smaller than the first size. For example, when viewed in plan, the second through hole 220 has a circular shape, and the second through hole 220 has a diameter of W2. The second through hole 220 has a smaller size than the second bonding pad 210.

본 실시예에서, 제1 관통홀(120) 및 제2 관통홀(220)은 제1 및 제2 본딩 패드(110,210)들의 중앙에 정렬되고, 제1 관통홀(120)에 의하여 제2 본딩 패드(210)의 일부가 노출된다.In the present embodiment, the first through hole 120 and the second through hole 220 are aligned in the center of the first and second bonding pads 110 and 210, and the second bonding pad is formed by the first through hole 120. A portion of 210 is exposed.

제2 절연막(230)은 제2 관통홀(220)에 의하여 형성된 제2 반도체 칩(200)의 내측면 및 제2 관통홀(220)에 의하여 형성된 제2 본딩 패드(210)의 내측면 상에 막 형태로 형성된다. 제2 절연막(230)은 제2 반도체 칩(200)의 제3 면(201) 및 제4 면(202)으로 연장될 수 있고, 제2 절연막(230)은 제2 관통홀(220)에 의하여 노출된 제2 본딩 패드(210)를 노출하는 개구를 갖는다.The second insulating layer 230 is formed on the inner surface of the second semiconductor chip 200 formed by the second through hole 220 and on the inner surface of the second bonding pad 210 formed by the second through hole 220. It is formed in the form of a film. The second insulating layer 230 may extend to the third surface 201 and the fourth surface 202 of the second semiconductor chip 200, and the second insulating layer 230 may be formed by the second through hole 220. It has an opening exposing the exposed second bonding pads 210.

제2 절연막(230)은, 예를 들어, 산화막 및/또는 폴리머막일 수 있다. 본 실 시예에서, 산화막 및/또는 폴리머막은 산화막-산화막 부착 및 폴리머막-폴리머막 부착이 가능한 산화물 또는 폴리머를 포함한다.The second insulating film 230 may be, for example, an oxide film and / or a polymer film. In this embodiment, the oxide film and / or polymer film includes an oxide or polymer capable of oxide film-oxide film adhesion and polymer film-polymer film adhesion.

본 실시예에서, 제1 반도체 칩(100)의 제2 면(102)에 배치된 제1 절연막(130) 및 제2 반도체 칩(200)의 제3 면(101)에 배치된 제2 절연막(230)은 산화막-산화막 부착 및 폴리머막-폴리머막 부착된다.In the present embodiment, the first insulating film 130 disposed on the second surface 102 of the first semiconductor chip 100 and the second insulating film disposed on the third surface 101 of the second semiconductor chip 200 ( 230 is attached to an oxide film-oxide film and a polymer film-polymer film.

참조번호 205는 제2 반도체 칩(200)의 제3 면(201)을 덮고 제2 본딩 패드(210)는 노출하는 제2 보호막이다.Reference numeral 205 is a second passivation layer that covers the third surface 201 of the second semiconductor chip 200 and exposes the second bonding pad 210.

공통 관통 전극(300)은 제1 관통홀(210) 및 제2 관통홀(220) 내에 형성되며, 하나의 공통 관통 전극(300)에 의하여 제1 본딩 패드(110) 및 제2 본딩 패드(210)는 전기적으로 연결된다.The common through electrode 300 is formed in the first through hole 210 and the second through hole 220, and the first bonding pad 110 and the second bonding pad 210 are formed by one common through electrode 300. ) Is electrically connected.

본 실시예에서, 공통 관통 전극(300)은, 예를 들어, 금속 성장층 또는 도금층일 수 있고, 제2 관통홀(220)로부터 제1 관통홀(220)을 향해 공통 관통 전극(300)을 형성함에 따라 공통 관통 전극(300)에 보이드(void)가 형성되는 것을 방지할 수 있다.In the present exemplary embodiment, the common through electrode 300 may be, for example, a metal growth layer or a plating layer, and move the common through electrode 300 toward the first through hole 220 from the second through hole 220. As a result, voids may be prevented from being formed in the common through electrode 300.

본 실시예에서, 공통 관통 전극(300)은, 예를 들어, 구리를 포함할 수 있다. 이와 다르게, 공통 관통 전극(300)은 PEDOT(폴리(3,4-에틸렌디옥시티오펜))과 같은 도전성 고분자 물질을 포함할 수 있다.In the present embodiment, the common through electrode 300 may include, for example, copper. Alternatively, the common through electrode 300 may include a conductive polymer material such as PEDOT (poly (3,4-ethylenedioxythiophene)).

한편, 본 발명에 따른 적층 반도체 패키지(600)는 재배선(510) 및 도전볼(520)을 더 포함할 수 있다. 라인 형상을 갖는 재배선(510)은 제1 반도체 칩(100)의 제1 면(101) 상부에 배치되며 공통 관통 전극(300)과 전기적으로 연결되 고, 도전볼(520)은 재배선(510)과 전기적으로 접속된다. 도전볼(520)을 재배선(510)에 접속하기 위하여 제1 면(101)에는 재배선(510)의 일부를 노출하는 개구를 갖는 솔더레지스트 패턴(미도시)을 더 포함할 수 있다.Meanwhile, the multilayer semiconductor package 600 according to the present invention may further include a redistribution 510 and a conductive ball 520. The redistribution line 510 having a line shape is disposed on the first surface 101 of the first semiconductor chip 100 and electrically connected to the common through electrode 300, and the conductive ball 520 is redistribution line ( 510 is electrically connected. In order to connect the conductive balls 520 to the redistribution 510, the first surface 101 may further include a solder resist pattern (not shown) having an opening exposing a portion of the redistribution 510.

도 3은 본 발명의 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다. 도 3에 도시된 적층 반도체 패키지는 몰딩 부재를 제외하면 앞서 도 1 및 도 2에 도시된 적층 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.3 is a cross-sectional view illustrating a laminated semiconductor package according to another embodiment of the present invention. The multilayer semiconductor package illustrated in FIG. 3 is substantially the same as the multilayer semiconductor package illustrated in FIGS. 1 and 2 except for the molding member. Therefore, redundant description of the same configuration will be omitted, and the same names and the same reference numerals will be given to the same configurations.

도 3을 참조하면, 적층 반도체 패키지(600)는 제1 반도체 칩(100), 제2 반도체 칩(200), 공통 관통 전극(300) 및 몰딩 부재(400)를 포함한다.Referring to FIG. 3, the multilayer semiconductor package 600 includes a first semiconductor chip 100, a second semiconductor chip 200, a common through electrode 300, and a molding member 400.

몰딩 부재(400)는 제1 반도체 칩(100) 및 제2 반도체 칩(200)의 측면들 및 제2 반도체 칩(200)의 제4 면(202)을 감싸며, 몰디 부재(400)는, 예를 들어, 에폭시 수지를 포함할 수 있다. 제1 및 제2 반도체 칩(100,200)들의 측면에 형성된 몰딩 부재(400)의 단부로는 JEDEC 규정을 만족하기 위하여 재배선(510)의 일부가 배치될 수 있다.The molding member 400 surrounds the side surfaces of the first semiconductor chip 100 and the second semiconductor chip 200 and the fourth surface 202 of the second semiconductor chip 200, and the moldy member 400 may be, for example. For example, it may contain an epoxy resin. A portion of the redistribution 510 may be disposed at an end portion of the molding member 400 formed on the side surfaces of the first and second semiconductor chips 100 and 200 to satisfy the JEDEC regulations.

도 4 내지 도 9들은 본 발명의 일실시예에 따른 적층 반도체 패키지의 제조 방법을 도시한 단면도들 및 확대도이다.4 to 9 are cross-sectional views and enlarged views illustrating a method of manufacturing a multilayer semiconductor package according to an embodiment of the present invention.

도 4 및 도 5는 본 실시예에 따른 적층 반도체 패키지의 제1 반도체 칩을 제조하는 공정을 도시한 단면도들이다.4 and 5 are cross-sectional views illustrating a process of manufacturing a first semiconductor chip of the multilayer semiconductor package according to the present embodiment.

도 4를 참조하면, 먼저 반도체 칩 제조 공정을 이용해 웨이퍼에 형성된 제1 반도체 칩 몸체(100a)의 제1 본딩 패드(110)를 관통하는 제1 관통홀(120)을 형성한다.Referring to FIG. 4, first, a first through hole 120 penetrating through a first bonding pad 110 of a first semiconductor chip body 100a formed on a wafer is formed using a semiconductor chip manufacturing process.

제1 관통홀(120)은 드릴링 공정, 레이저 드릴링 공정 및 식각 공정 중 어느 하나의 공정에 의하여 형성될 수 있다. 본 실시예에서, 제1 관통홀(120)은 제1 사이즈를 갖는다. 제1 관통홀(120)은, 평면상에서 보았을 때, 원형 형상을 가질 수 있고, 제1 관통홀(120)은 W1의 직경을 갖는다.The first through hole 120 may be formed by any one of a drilling process, a laser drilling process, and an etching process. In this embodiment, the first through hole 120 has a first size. The first through hole 120 may have a circular shape when viewed in a plan view, and the first through hole 120 has a diameter of W1.

도 5를 참조하면, 제1 관통홀(120)이 형성된 후, 제1 반도체 칩(100)의 제1 면(101) 및 제1 관통홀(120)에 의하여 형성된 제1 반도체 칩(100)의 내측면 상에는 제1 절연막(130)이 형성된다. 본 실시예에서, 제1 절연막(130)은 산화막 또는 폴리머막 중 어느 하나일 수 있고, 제1 절연막(130)은 산화막-산화막(oxide layer to oxide layer) 부착, 폴리머막-폴리머막(polymer layer to polymer layer) 부착이 가능한 산화물 또는 폴리머를 포함한다. 본 실시예에서, 제1 절연막(130)은 제2 면(102)에도 형성될 수 있고, 제1 절연막(130)은 지정된 두께로 형성된다.Referring to FIG. 5, after the first through hole 120 is formed, the first semiconductor chip 100 formed by the first surface 101 and the first through hole 120 of the first semiconductor chip 100 is formed. The first insulating layer 130 is formed on the inner side surface. In the present embodiment, the first insulating film 130 may be either an oxide film or a polymer film, and the first insulating film 130 may be attached to an oxide layer to oxide layer, and a polymer film polymer layer. to polymer layer) Contains an oxide or polymer that can be attached. In this embodiment, the first insulating film 130 may also be formed on the second surface 102, and the first insulating film 130 is formed to a predetermined thickness.

도 6 및 도 7은 본 실시예에 따른 적층 반도체 패키지의 제2 반도체 칩을 제조하는 공정을 도시한 단면도들이다.6 and 7 are cross-sectional views illustrating a process of manufacturing a second semiconductor chip of the stacked semiconductor package according to the present embodiment.

도 6을 참조하면, 먼저 반도체 칩 제조 공정을 이용해 웨이퍼에 형성된 제2 반도체 칩 몸체(200a)의 제2 본딩 패드(210)를 관통하는 제2 관통홀(220)을 형성한다.Referring to FIG. 6, first, a second through hole 220 penetrating through a second bonding pad 210 of a second semiconductor chip body 200a formed on a wafer is formed using a semiconductor chip manufacturing process.

제2 관통홀(220)은 드릴링 공정, 레이저 드릴링 공정 및 식각 공정 중 어느 하나의 공정에 의하여 형성될 수 있다. 본 실시예에서, 제2 관통홀(220)은 제1 반 도체 칩(100)의 제1 관통홀(120)의 제1 사이즈보다 작은 제2 사이즈를 갖는다. 제2 관통홀(220)은, 평면상에서 보았을 때, 원형 형상을 가질 수 있고, 제2 관통홀(220)은 W2의 직경을 갖는다.The second through hole 220 may be formed by any one of a drilling process, a laser drilling process, and an etching process. In the present embodiment, the second through hole 220 has a second size smaller than the first size of the first through hole 120 of the first semiconductor chip 100. The second through hole 220 may have a circular shape when viewed in plan view, and the second through hole 220 has a diameter of W2.

도 7을 참조하면, 제2 관통홀(220)이 제2 반도체 칩(200)에 형성된 후, 제2 반도체 칩(200)의 제3 면(201) 및 제2 관통홀(220)에 의하여 형성된 제2 반도체 칩(200)의 내측면 상에는 제2 절연막(230)이 형성된다. 본 실시예에서, 제2 절연막(230)은 산화막 또는 폴리머막 중 어느 하나일 수 있고, 제2 절연막(230)은 산화막-산화막(oxide layer to oxide layer) 부착, 폴리머막-폴리머막(polymer layer to polymer layer) 부착이 가능한 산화물 또는 폴리머를 포함한다. 본 실시예에서, 제2 절연막(230)은 제4 면(202) 상에 형성될 수 있고, 제2 절연막(230)은, 예를 들어, 제1 절연막(130)과 동일한 두께로 형성된다.Referring to FIG. 7, after the second through hole 220 is formed in the second semiconductor chip 200, it is formed by the third surface 201 and the second through hole 220 of the second semiconductor chip 200. The second insulating layer 230 is formed on the inner side surface of the second semiconductor chip 200. In the present embodiment, the second insulating film 230 may be either an oxide film or a polymer film, and the second insulating film 230 may be attached to an oxide layer to oxide layer, and a polymer film polymer layer. to polymer layer) Contains an oxide or polymer that can be attached. In the present embodiment, the second insulating film 230 may be formed on the fourth surface 202, and the second insulating film 230 is formed to have the same thickness as that of the first insulating film 130, for example.

도 8 및 도 9는 도 5 및 도 7에 도시된 제1 및 제2 반도체 칩을 적층한 것을 도시한 단면도이다.8 and 9 are cross-sectional views illustrating stacking of the first and second semiconductor chips illustrated in FIGS. 5 and 7.

도 8 및 도 9를 참조하면, 제1 반도체 칩(100) 및 제2 반도체 칩(200)이 형성된 후, 제1 반도체 칩(100)의 하부에는 제2 반도체 칩(200)이 적층 된다. 이때, 제1 반도체 칩(100)의 제2 면(102)은 제2 반도체 칩(200)의 제3 면(201)과 마주하게 배치되며, 제1 반도체 칩(100)의 제1 절연막(130)은 제2 반도체 칩(200)의 제2 절연막(230)과 산화막-산화막 방식에 의하여 부착 또는 폴리머막-폴리머막 방식에 의하여 부착된다.8 and 9, after the first semiconductor chip 100 and the second semiconductor chip 200 are formed, the second semiconductor chip 200 is stacked below the first semiconductor chip 100. In this case, the second surface 102 of the first semiconductor chip 100 is disposed to face the third surface 201 of the second semiconductor chip 200, and the first insulating layer 130 of the first semiconductor chip 100 is disposed. ) Is attached to the second insulating film 230 of the second semiconductor chip 200 by an oxide film-oxide film method or by a polymer film-polymer film method.

제1 반도체 칩(100) 및 제2 반도체 칩(200)의 제1 및 제2 본딩 패 드(110,220)들은 동일 위치에 정렬되고, 제1 및 제2 관통홀(120,220)들은 제1 및 제2 본딩 패드(110,120)들의 중심에 정렬된다.The first and second bonding pads 110 and 220 of the first semiconductor chip 100 and the second semiconductor chip 200 are aligned at the same position, and the first and second through holes 120 and 220 are the first and the second, respectively. Aligned to the center of the bonding pads 110, 120.

제1 및 제2 반도체 칩(100,200)들이 정렬된 후, 제1 관통홀(120)에 의하여 노출된 제2 절연막(230)은 플라즈마 등을 이용한 이방성 식각 공정에 의하여 식각되고 이로 인해 제2 절연막(230)에 의하여 덮혀 있던 제2 본딩 패드(210)는 제2 절연막(230)으로부터 노출된다.After the first and second semiconductor chips 100 and 200 are aligned, the second insulating film 230 exposed by the first through hole 120 is etched by an anisotropic etching process using a plasma or the like, thereby causing the second insulating film ( The second bonding pads 210 covered by the 230 are exposed from the second insulating layer 230.

제2 절연막(230)이 패터닝되는 도중 제1 반도체 칩(100)의 제1 본딩 패드(110)를 덮고 있던 제1 절연막(130) 역시 제1 반도체 칩(100)의 제1 면(101)으로부터 제거된다. 한편, 이방성 식각 공정 특성에 의하여 제1 및 제2 관통홀(120,220)을 덮는 제1 및 제2 절연막(130,230)들은 제거되지 않고 남게 된다.While the second insulating film 230 is patterned, the first insulating film 130 covering the first bonding pad 110 of the first semiconductor chip 100 is also removed from the first surface 101 of the first semiconductor chip 100. Removed. Meanwhile, the first and second insulating layers 130 and 230 covering the first and second through holes 120 and 220 are not removed due to the anisotropic etching process characteristic.

이어서, 도 1에 도시된 바와 같이 적층 된 제1 및 제2 반도체 칩(100,200)들의 제1 및 제2 관통홀(120,220)들 내에는, 예를 들어, 도금 공정에 의하여 공통 관통 전극(300)이 형성된다. 공통 관통 전극(300)은 노출된 제1 및 제2 본딩 패드(110,120)들의 상면과 전기적으로 연결된다. 이와 다르게, 공통 관통 전극(300)은 PEDOT(폴리(3,4-에틸렌디옥시티오펜))과 같은 도전성 고분자 물질을 포함하여도 무방하다.Subsequently, in the first and second through holes 120 and 220 of the first and second semiconductor chips 100 and 200 stacked as illustrated in FIG. 1, for example, the common through electrode 300 may be formed by a plating process. Is formed. The common through electrode 300 is electrically connected to upper surfaces of the exposed first and second bonding pads 110 and 120. Alternatively, the common through electrode 300 may include a conductive polymer material such as PEDOT (poly (3,4-ethylenedioxythiophene)).

공통 관통 전극(300)이 형성된 후, 도 1에 도시된 바와 같이 제1 반도체 칩(100)의 제1 면(101) 상에는 공통 관통 전극(300)과 연결된 재배선(510)이 형성되고, 재배선(510) 상에는 도전볼(520)이 형성될 수 있다. 본 실시예에서, 공통 관통 전극(300) 및 재배선(510)은 서로 다른 공정에 의하여 형성 또는 공통 관통 전 극(300)을 형성할 때 함께 형성될 수 있다.After the common through electrode 300 is formed, a redistribution 510 connected to the common through electrode 300 is formed on the first surface 101 of the first semiconductor chip 100 as illustrated in FIG. The conductive ball 520 may be formed on the line 510. In the present embodiment, the common through electrode 300 and the redistribution 510 may be formed together when they are formed by different processes or when the common through electrode 300 is formed.

한편, 도 3에 도시된 바와 같이 적층된 제1 및 제2 반도체 칩(100,200)에 공통 관통 전극(300)을 형성한 후, 제1 및 제2 반도체 칩(100,200)의 측면들 제2 반도체 칩(200)의 제4 면(102)을 에폭시 수지로 덮어 몰딩 부재(400)를 형성하여도 무방하다.Meanwhile, after the common through electrode 300 is formed on the stacked first and second semiconductor chips 100 and 200 as illustrated in FIG. 3, the side surfaces of the first and second semiconductor chips 100 and 200 are formed on the second semiconductor chip. The molding member 400 may be formed by covering the fourth surface 102 of the 200 with an epoxy resin.

이상에서 상세하게 설명한 바에 의하면 관통 전극을 이용하는 적층 반도체 패키지에서 제조 공정수를 및 제조 공정중 발생될 수 있는 불량을 크게 감소시킬 수 있는 효과를 갖는다.As described in detail above, the multilayer semiconductor package using the through electrode has an effect of greatly reducing the number of manufacturing steps and defects that may occur during the manufacturing steps.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1은 본 발명의 일실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a multilayer semiconductor package according to an embodiment of the present invention.

도 2는 도 1의 'A' 부분 확대도이다.FIG. 2 is an enlarged view of a portion 'A' of FIG. 1.

도 3은 본 발명의 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a laminated semiconductor package according to another embodiment of the present invention.

도 4 내지 도 9들은 본 발명의 일실시예에 따른 적층 반도체 패키지의 제조 방법을 도시한 단면도들 및 확대도이다.4 to 9 are cross-sectional views and enlarged views illustrating a method of manufacturing a multilayer semiconductor package according to an embodiment of the present invention.

Claims (13)

제1 본딩 패드, 상기 제1 본딩 패드를 관통하며 제1 사이즈를 갖는 제1 관통홀 및 상기 제1 관통홀에 의하여 형성된 제1 내측면 상에 배치된 제1 절연막을 갖는 제1 반도체 칩; 및A first semiconductor chip having a first bonding pad, a first through hole having a first size and penetrating through the first bonding pad, and a first insulating film disposed on a first inner surface formed by the first through hole; And 상기 제1 반도체 칩 하부에 배치되며 상기 제1 본딩 패드와 대응하는 위치에 배치된 제2 본딩 패드, 상기 제1 관통홀에 의하여 노출된 상기 제2 본딩 패드를 관통하며 상기 제1 사이즈보다 작은 제2 사이즈를 갖는 제2 관통홀 및 상기 제2 본딩 패드의 상면은 노출하고 상기 제2 관통홀에 의하여 형성된 제2 내측면을 덮는 제2 절연막을 갖는 제2 반도체 칩; 및A second bonding pad disposed below the first semiconductor chip and disposed at a position corresponding to the first bonding pad, and penetrating the second bonding pad exposed by the first through hole and smaller than the first size; A second semiconductor chip having a second through hole having a second size and a second insulating film exposing an upper surface of the second bonding pad and covering a second inner surface formed by the second through hole; And 상기 제1 및 제2 관통홀들 내에 배치되며 노출된 상기 제1 및 제2 본딩 패드들과 전기적으로 접속된 공통 관통 전극을 포함하는 적층 반도체 패키지.And a common through electrode disposed in the first and second through holes and electrically connected to the exposed first and second bonding pads. 제1항에 있어서,The method of claim 1, 상기 제1 절연막은 상기 제1 본딩 패드가 배치된 상기 제1 반도체 칩의 제1 면과 대향 하는 제2 면으로 연장된 것을 특징으로 하는 적층 반도체 패키지.And the first insulating layer extends to a second surface facing the first surface of the first semiconductor chip on which the first bonding pad is disposed. 제1항에 있어서,The method of claim 1, 상기 제2 절연막은 상기 제2 본딩 패드가 배치된 상기 제2 반도체 칩의 제 3 면 및 상기 제3 면과 대향 하는 제4 면으로 각각 연장된 것을 특징으로 하는 적층 반도체 패키지.And the second insulating layer extends to a third surface of the second semiconductor chip on which the second bonding pad is disposed and to a fourth surface opposite to the third surface. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 절연막은 산화막 및 폴리머막 중 어느 하나를 포함하는 것을 특징으로 하는 적층 반도체 패키지.The first and the second insulating film is a laminated semiconductor package, characterized in that it comprises any one of an oxide film and a polymer film. 제1항에 있어서,The method of claim 1, 상기 제1 반도체 칩 중 상기 제1 본딩 패드가 형성된 제1 면에 배치되며 상기 관통 전극과 연결된 재배선; 및A redistribution line disposed on a first surface of the first semiconductor chip on which the first bonding pad is formed and connected to the through electrode; And 상기 재배선과 전기적으로 접속된 도전볼을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.The multilayer semiconductor package further comprises a conductive ball electrically connected to the redistribution line. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 반도체 칩의 측면들 및 상기 제2 반도체 칩 중 상기 제2 본딩 패드가 형성된 상기 제2 반도체 칩의 제3 면과 대향 하는 제4 면을 덮는 몰딩 부재를 더 포함하며, 상기 재배선의 일부는 상기 몰딩 부재로 연장된 것을 특징으로 하는 적층 반도체 패키지.And a molding member covering side surfaces of the first and second semiconductor chips and a fourth surface facing the third surface of the second semiconductor chip on which the second bonding pad is formed, wherein the second semiconductor chip is formed. A portion of the redistribution extends to the molding member. 제1 반도체 칩 몸체의 제1 본딩 패드들을 관통하는 제1 사이즈의 제1 관통홀을 형성하는 단계, 상기 제1 반도체 칩 몸체의 표면 및 상기 제1 관통홀에 의하여 형성된 상기 제1 반도체 칩 몸체의 내측면 및 상기 제1 본딩 패드들을 덮는 제1 절연막을 형성하여 제1 반도체 칩을 형성하는 단계;Forming a first through hole of a first size penetrating through the first bonding pads of the first semiconductor chip body, and forming a surface of the first semiconductor chip body and the first semiconductor chip body formed by the first through hole. Forming a first semiconductor chip by forming a first insulating layer covering an inner surface and the first bonding pads; 제2 반도체 칩 몸체의 제2 본딩 패드들을 관통하며 상기 제1 사이즈보다 작은 제2 관통홀을 형성하는 단계, 상기 제2 반도체 칩 몸체의 표면 및 상기 제2 관통홀에 의하여 형성된 상기 제1 반도체 칩 몸체의 내측면 및 상기 제2 본딩 패드들을 덮는 제2 절연막을 형성하여 제2 반도체 칩을 형성하는 단계;Forming a second through hole through the second bonding pads of the second semiconductor chip body and smaller than the first size, the first semiconductor chip formed by the surface of the second semiconductor chip body and the second through hole. Forming a second semiconductor chip by forming a second insulating film covering an inner surface of the body and the second bonding pads; 상기 제2 반도체 칩 상에 상기 제1 반도체 칩을 배치 및 상기 제1 및 제2 관통홀들을 정렬하는 단계;Arranging the first semiconductor chip on the second semiconductor chip and aligning the first and second through holes; 상기 제1 및 제2 절연막을 이방성 식각하여 상기 제1 본딩 패드 및 상기 제1 홀에 의하여 노출된 상기 제2 본딩 패드를 상기 제1 및 제2 절연막으로부터 노출시키는 단계; 및Anisotropically etching the first and second insulating layers to expose the first bonding pads and the second bonding pads exposed by the first holes from the first and second insulating layers; And 상기 제1 및 제2 관통홀들 내에 도전 물질을 제공하여 상기 제1 및 제2 본딩 패드와 전기적으로 접속된 공통 관통 전극을 형성하는 단계를 포함하는 적층 반도체 패키지의 제조 방법.Providing a conductive material in the first and second through holes to form a common through electrode electrically connected to the first and second bonding pads. 제7항에 있어서,The method of claim 7, wherein 상기 제1 및 상기 제2 절연막들을 형성하는 단계에서, 상기 제1 및 제2 절연막들은 산화막 및 폴리머막 중 어느 하나로 형성되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.And forming the first and second insulating layers, wherein the first and second insulating layers are formed of one of an oxide film and a polymer film. 제7항에 있어서,The method of claim 7, wherein 상기 제1 및 상기 제2 절연막들을 형성하는 단계에서, 상기 제1 및 제2 절연막들은 상기 제1 및 상기 제2 반도체 칩의 상면 및 상기 상면과 대향 하는 하면을 덮는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.In the forming of the first and second insulating layers, the first and second insulating layers cover upper surfaces of the first and second semiconductor chips and lower surfaces that face the upper surfaces. Manufacturing method. 제7항에 있어서,The method of claim 7, wherein 상기 관통 전극은 도금 공정에 의하여 형성되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.The through electrode is a method of manufacturing a laminated semiconductor package, characterized in that formed by a plating process. 제7항에 있어서,The method of claim 7, wherein 상기 관통 전극은 도전성 폴리머로 형성되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.The through electrode is formed of a conductive polymer, characterized in that the manufacturing method of the laminated semiconductor package. 제7항에 있어서,The method of claim 7, wherein 상기 관통 전극을 형성한 후, 상기 제1 반도체 칩의 표면에 상기 제1 반도체 칩으로부터 노출된 상기 관통 전극과 전기적으로 접속된 재배선을 형성하는 단계; 및After forming the through electrode, forming a redistribution electrically connected to the through electrode exposed from the first semiconductor chip on a surface of the first semiconductor chip; And 상기 재배선과 접속된 도전볼을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.Forming a conductive ball connected to the redistribution method of manufacturing a laminated semiconductor package characterized in that it further comprises. 제7항에 있어서,The method of claim 7, wherein 상기 관통 전극을 형성한 후, 상기 제1 및 제2 반도체 칩의 측면 및 상기 제2 반도체 칩의 표면을 덮는 몰딩 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.And forming a molding member covering the side surfaces of the first and second semiconductor chips and the surface of the second semiconductor chip after the through electrode is formed.
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