KR20110075453A - Thermally advanced metallized ceramic substrate for semiconductor power module and method for manufacturing thereof - Google Patents
Thermally advanced metallized ceramic substrate for semiconductor power module and method for manufacturing thereof Download PDFInfo
- Publication number
- KR20110075453A KR20110075453A KR1020090131906A KR20090131906A KR20110075453A KR 20110075453 A KR20110075453 A KR 20110075453A KR 1020090131906 A KR1020090131906 A KR 1020090131906A KR 20090131906 A KR20090131906 A KR 20090131906A KR 20110075453 A KR20110075453 A KR 20110075453A
- Authority
- KR
- South Korea
- Prior art keywords
- metal layer
- layer
- forming
- ceramic substrate
- metal
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1301—Thyristor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
Description
본 발명은, 상면에 실장된 전기 또는 전자소자에서 발생하는 열을 효과적으로 방출시킴과 동시에 열 충격을 흡수하여 기판의 균열을 방지하는 전력 반도체 모듈용 메탈라이징 세라믹 기판 및 그 제조방법에 관한 것이다.The present invention relates to a metallizing ceramic substrate for a power semiconductor module and a method for manufacturing the same, which effectively release heat generated from an electric or electronic device mounted on an upper surface and simultaneously absorb thermal shock to prevent cracking of the substrate.
전력용 반도체 모듈은 인버터(Inverter), 전력 레귤레이터(Power Regulator) 또는 컨버터(Converter)와 같이 고전압 또는 대전류가 인가되어 처리되는 부품으로서, 가정용 세탁기, 냉장고 등에서부터 산업용 장비 및 전기 자동차 등에까지 폭 넓게 사용되고 있다. The power semiconductor module is a component that is processed by applying high voltage or large current such as an inverter, a power regulator, or a converter, and is widely used in household washing machines, refrigerators, industrial equipment, and electric vehicles. have.
전력용 반도체 모듈은 IGBT(Insulated Gate Bipolar Transistor), MOSFET(Metal-Oxide Semiconductor Field Effect Transistor) 등과 같은 스위칭 소자 또는 사이리스터(thyristor) 등과 같은 정류 소자, 기타 각종 다이오드 등의 전 력용 반도체 소자를 실장한 세라믹 인쇄회로기판(Metallized Ceramic Substrate)을 방열을 위해 금속 베이스에 납땜한 것으로, 별도의 덮개로 덮은 형태를 가진다. The power semiconductor module is a ceramic in which switching semiconductor elements such as Insulated Gate Bipolar Transistor (IGBT), Metal-Oxide Semiconductor Field Effect Transistor (MOSFET), or rectifying elements such as thyristors, and power semiconductor elements such as various diodes are mounted. A printed circuit board (Metallized Ceramic Substrate) is soldered to the metal base for heat dissipation, it has a form covered with a separate cover.
도 1은 종래의 전력용 반도체 모듈의 일 예를 도시한 사시도이고, 도 2는 도 1의 전력용 반도체 모듈의 단면도이다. 도 1을 참조하면, 몇 개의 단자(131, 133)가 덮개(135)의 외부로 노출되어 있으며, 1mm ~ 5mm 두께의 금속 베이스(101)가 덮개(135)의 아랫부분을 마감하여 내부에 내장된 세라미 인쇄회로기판 등을 포장하게 된다. 1 is a perspective view illustrating an example of a conventional power semiconductor module, and FIG. 2 is a cross-sectional view of the power semiconductor module of FIG. 1. Referring to FIG. 1, some
도 2를 참조하면, 전력용 반도체 모듈(100)은 금속 베이스(101), 세라믹 기판(103), 세라믹 기판(103)의 상면에 형성되고 전기적 회로를 형성하는 제1 동막(105)과, 세라믹 기판(103)의 하면에 형성된 제2 동막(107)과, 제2 동막(107)과 금속 베이스(101)를 접합하는 제1 솔더층(109), 반도체 소자(S) 및 반도체 소자(S)를 제1 동막(105)의 상면에 접합하는 제2 솔더층(111)을 구비한다. 단자(131, 133)가 일체로 구성된 덮개(135)의 하부는 접착제에 의해 금속 베이스(101)와 결합한다. Referring to FIG. 2, the
전력용 반도체 모듈(100)의 구성 중에서 제1 동막(105) 및 제2 동막(107)은 세라믹 기판(103)에 직접 접착(DBC: Direct Bonded Copper)되는 별도의 공정에 의해 하나의 세라믹 인쇄회로기판(113)을 형성한다. In the configuration of the
전력용 반도체 모듈(100)은 내장된 전력용 반도체 소자(S)의 동작에 의해 발생하는 열을 세라믹 인쇄회로기판(113)을 거쳐 금속 베이스(101)를 통해 방열시키는 구조를 가진다. The
전력용 반도체 모듈(100)은 다양한 조건에서 동작하면서 전력 반도체 소자(S)에 의한 고온의 발열 조건에 처하기 때문에, 갑작스런 온도변화에 대한 열 변형 현상인 열충격에 대한 높은 신뢰성이 요구된다. 열 충격은 전력용 반도체 모듈(100)의 열화에 의한 세라믹 인쇄회로기판(113)에 크랙(Clack)을 일으키는 등, 전력용 반도체 모듈(100)의 내구성에 중대한 영향을 주기 때문이다. Since the
결국, 전력용 반도체 모듈(100)의 열충격에 대한 내구성은 세라믹 인쇄회로기판(113)에서 발생하는 열을 방열 특성에 관계된다. As a result, the durability against thermal shock of the
본 발명의 목적은, 상면에 실장된 전력 반도체 소자에서 발생하는 열을 효과적으로 방출시킴과 동시에 열 충격을 흡수하여 기판의 균열을 방지하는 전력 반도체 모듈용 메탈라이징 세라믹 기판 및 그 제조방법을 제공함에 있다. SUMMARY OF THE INVENTION An object of the present invention is to provide a metallizing ceramic substrate for a power semiconductor module and a method of manufacturing the same, which effectively dissipate heat generated in a power semiconductor device mounted on an upper surface and absorb thermal shock to prevent cracking of the substrate. .
상기 목적을 달성하기 위해 본 발명에 따른 전력 반도체 모듈용 메탈라이징 세라믹 인쇄회로기판의 원판 제조방법은, 세라믹 기판을 준비하는 단계; 상기 세라믹 기판 상에 제1접착층을 형성하는 단계; 구리보다 큰 탄성율을 가진 금속을 후막으로 상기 제1접착층 상에 물리적 기상증착을 위한 스퍼터링 방법에 의해 제1메탈 층을 형성하는 단계; 및 상기 제1메탈 층상에 후막의 구리층을 스퍼터링하여 상기 제1메탈 층과 함께 전기 전도층을 형성하는 단계를 포함한다. In order to achieve the above object, a method of manufacturing a raw plate of a metallized ceramic printed circuit board for a power semiconductor module according to the present invention may include preparing a ceramic substrate; Forming a first adhesive layer on the ceramic substrate; Forming a first metal layer by sputtering for physical vapor deposition on the first adhesive layer using a thick film of a metal having a modulus of elasticity greater than that of copper; And sputtering a copper layer of a thick film on the first metal layer to form an electrically conductive layer together with the first metal layer.
여기서, 상기 제1메탈 층을 형성하는 단계는, 인장 잔류응력을 가지는 복수 개의 제1박막과, 압축 잔류응력을 가지는 복수 개의 제2박막을 교번적으로 물리기상 증착하여 후막으로 증착하는 것이 바람직하다.Here, in the forming of the first metal layer, the plurality of first thin films having tensile residual stress and the plurality of second thin films having compressive residual stress are alternately physically vapor deposited to be deposited as a thick film. .
실시 예에 따라, 상기 후막의 구리층도 인장 잔류 응력을 가지는 복수 개의 제1-1박막과, 압축 잔류응력을 가지는 복수 개의 제2-1박막을 교번적으로 물리기상증착하여 후막으로 증착할 수 있다. 이 경우, 상기 제1메탈 층을 형성하는 단계와 전기 전도층을 형성하는 단계는, 상기 제1박막과 제2박막을 위한 복수 개의 증착원 이 교번적으로 장착되고 제1-1박막 및 제2-1박막을 위한 복수 개의 증착원이 교번적으로 장착된 하나의 챔버 내에서 일련의 연속공정으로 이루어지는 것이 바람직하다.According to an embodiment, the copper layer of the thick film may alternately physically vapor-deposit a plurality of 1-1 thin films having tensile residual stress and a plurality of 2-1 thin films having compressive residual stress to be deposited as a thick film. have. In this case, the forming of the first metal layer and the forming of the electrically conductive layer may include alternately mounting a plurality of deposition sources for the first thin film and the second thin film, and forming the first-first thin film and the second thin film. It is preferable that a series of continuous processes are performed in one chamber in which a plurality of deposition sources for -1 thin films are alternately mounted.
실시 예에 따라, 본 발명의 원판 제조방법은 상기 제1메탈 층의 상면에 소정 금속의 제2접착층을 형성하는 단계를 상기 제1메탈 층을 형성하는 단계와 전기 전도층을 형성하는 단계 사이에 더 포함할 수 있다. 이를 통해, 제1메탈 층이 대기 노출에 의해 자연 산화됨에 따른 구리 후막의 접착 불량을 제거한다. According to an embodiment, the method of manufacturing a disc of the present invention may include forming a second adhesive layer of a predetermined metal on an upper surface of the first metal layer between forming the first metal layer and forming an electrically conductive layer. It may further include. This eliminates the poor adhesion of the copper thick film as the first metal layer is naturally oxidized by atmospheric exposure.
여기서, 상기 접착층은 니크롬(NiCr), 크롬(Cr) 및 티타늄(Ti) 중에서 선택된 어느 하나의 소재로 형성되고, 상기 제1메탈 층은 알루미늄(Al), 은(Ag) 및 몰리망간(Mo-Mn) 중에서 선택된 어느 하나의 소재로 형성되는 것이 바람직하다. Here, the adhesive layer is formed of any one material selected from nichrome (NiCr), chromium (Cr) and titanium (Ti), the first metal layer is aluminum (Al), silver (Ag) and molybdenum (Mo-). It is preferably formed of any one material selected from Mn).
본 발명의 또 다른 실시 예에 따른 전력 반도체 모듈용 인쇄회로기판의 원판은 세라믹 기판과, 전기 전도층으로 동작하는 후막의 구리층과, 상기 구리층보다 큰 탄성율을 가진 금속의 후막으로 물리기상증착되어 상기 세라믹 기판과 구리층 사이의 열팽창계수를 보상하는 제1메탈 층과, 상기 세라믹 기판 상에 물리적으로 기상증착되어 상기 제1메탈 층을 상기 세라믹 기판에 접착시키는 제1접착층을 포함한다.According to another embodiment of the present invention, a disk of a printed circuit board for a power semiconductor module is physically vapor-deposited with a ceramic substrate, a copper layer of a thick film acting as an electrically conductive layer, and a thick film of metal having a greater elastic modulus than the copper layer. And a first metal layer compensating for the coefficient of thermal expansion between the ceramic substrate and the copper layer, and a first adhesive layer physically vapor-deposited on the ceramic substrate to adhere the first metal layer to the ceramic substrate.
본 발명에 따른 전력 반도체 모듈용 메탈라이징 세라믹 인쇄회로기판의 원판은 제1메탈 층 및 제2메탈 층에 의한 전기 전도층이 후막으로 형성되어 전력 반도 체 모듈에 적용될 수 있으며, 그 상면에 실장된 전기 또는 전자소자들의 많은 에너지 소모에 따른 발열을 효과적으로 흡수하여 방열처리 할 수 있다. The original plate of the metallized ceramic printed circuit board for a power semiconductor module according to the present invention may be applied to a power semiconductor module by forming a thick film of an electrically conductive layer formed by a first metal layer and a second metal layer, and mounted on an upper surface thereof. It can effectively absorb heat generated by high energy consumption of electric or electronic devices and heat dissipate.
이러한 방열특성은 전기 전도층이 마그네트론 스퍼터링 방법에 의해 고밀도 메탈 층으로 증착되기 때문에 가능하다.This heat dissipation is possible because the electrically conductive layer is deposited as a high density metal layer by the magnetron sputtering method.
특히, 세라믹 인쇄회로기판의 원판은 뛰어난 방열특성으로 전력 반도체 모듈의 열 충격을 효과적으로 흡수하며, 열 충격에 대한 세라믹 소재와 구리의 열팽창계수의 차이 등에 의한 열 파괴(Crack) 현상을 현저하게 줄인다. In particular, the original plate of the ceramic printed circuit board effectively absorbs the thermal shock of the power semiconductor module with excellent heat dissipation characteristics, and significantly reduces the thermal cracking phenomenon due to the difference in the thermal expansion coefficient of the ceramic material and copper with respect to the thermal shock.
또한, 본 발명의 세라믹 인쇄회로기판의 원판은 제1 접착층, 제1메탈 층 및 제2메탈 층이 동일한 마그네트론 스퍼터링 방법에 의해 형성될 수 있을 뿐만 아니라, 일련의 연속공정으로 한번에 형성될 수 있다. In addition, the original plate of the ceramic printed circuit board of the present invention may not only be formed by the same magnetron sputtering method of the first adhesive layer, the first metal layer, and the second metal layer, but also may be formed at once in a series of continuous processes.
이하 도면을 참조하여 본 발명을 더욱 상세히 설명한다.BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described in more detail with reference to the drawings.
본 발명의 전력 반도체 모듈용 메탈라이징 세라믹 기판(또는, 세라믹 인쇄회로기판)의 원판은 도 1 및 도 2의 전력 반도체 모듈(100)을 포함하는 다양한 전력 반도체 모듈 내에 설치될 수 있으며, 도 2의 세라믹 인쇄회로기판(113)을 대체할 수 있다. 본 발명의 전력 반도체 모듈용 세라믹 인쇄회로기판의 원판은 그 상면에 실장될 집적회로 칩, 기타 반도체 소자들 간의 전기적 연결을 수행하는 방법으로 소정의 전기적 기능을 수행하게 된다.The original plate of the metallized ceramic substrate (or ceramic printed circuit board) for the power semiconductor module of the present invention may be installed in various power semiconductor modules including the
도 3은 본 발명의 일 실시 예에 따른 전력 반도체 모듈용 메탈라이징 세라믹 기판의 원판의 구조를 나타낸 단면도이며, 도 4는 도 3의 세라믹 인쇄회로기판의 원판의 제조방법을 나타낸 제조공정도이다. 3 is a cross-sectional view illustrating a structure of a disc of a metallized ceramic substrate for a power semiconductor module according to an embodiment of the present invention, and FIG. 4 is a manufacturing process diagram illustrating a method of manufacturing a disc of the ceramic printed circuit board of FIG. 3.
도 3을 참조하면, 본 발명의 세라믹 인쇄회로기판의 원판(300)은 기판(310), 기판(310)상에 형성된 제1 접착층(330), 제1 접착층(330) 상에 형성된 제1메탈 층(350), 제1메탈 층(350)상에 형성된 제2메탈 층(360)을 포함한다. 제1메탈 층(350)과 제2메탈 층(360)은 전체로서 전류를 통전할 수 있는 하나의 전기 전도 층(370)을 형성한다. 제1메탈 층(350)은 전기 전도층으로서의 역할과 동시에 제2메탈 층(360)의 열을 기판(310)으로 전달하며, 열 충격에 대하여 기판(310)과 제2메탈 층(360) 사이의 열팽창 계수의 차이를 보상하여 기판(310)이 파손되지 않도록 한다.Referring to FIG. 3, the
이하에서는 도 4를 참조하여 본 발명의 세라믹 인쇄회로기판의 원판(300)의 제조방법을 설명한다. Hereinafter, a method of manufacturing the
<기판, S401 단계><Substrate, step S401>
기판(310)은 세라믹 소재로 방열 특성이 우수한 소재를 사용할 수 있으며, 산화알루미늄(Al2O3), 질화알루미늄(AlN), 질화실리콘(Si3N4), 산화베릴륨(BeO), 산화바륨(BaO) 및 사파이어 중 선택된 하나 또는 복수 개의 소재를 포함하는 것이 바람직하나 이에 한정되지 아니한다. 이러한 세라믹 재질의 기판(310)은 내구성 및 방열 특성이 우수하여 인쇄회로 기판에 실장된 기계, 전기 또는 전자 소자에서 발생하는 열의 배출에 탁월한 성능을 보인다. The
<제1 접착층 형성, S403 단계><Formation of First Adhesive Layer, Step S403>
제1 접착층(330)은 본 발명의 물리적기상증착(PVD: Physical Vapor Deposition)을 위한 스퍼터링(Sputtering) 방법에 의해 세라믹 기판(310)상에 형성된다. 제1 접착층(330)은 전기 전도층이 되는 제1메탈 층(350)을 세라믹 기판(310)에 접착시킴과 동시에, 전기 전도층에서 발생하는 열을 세라믹 기판(310)으로 전달하는 역할을 한다. The first
스퍼터링 방법에 의한 제1 접착층(330)은, 열 전달 특성 및 접착성이 우수한 물질로 형성되며, 기판(310)과 제1메탈 층(350)의 소재와 그 화학적 특성에 따라 금속, 산화물, 질화물, 탄화물, 또는 고분자 수지 등 다양한 물질이 사용될 수 있다. The first
여기서, 제1 접착층(330)용 금속은, 티타늄(Ti), 크롬(Cr), 니켈(Ni), 니크롬(NiCr), 알루미늄(Al), 금(Au), 은(Ag) 및 텅스텐(W) 중에서 선택된 적어도 하나가 해당할 수 있다. 산화물은 실리콘 계열 산화물(SiOX), 티타늄 계열 산화물(TiOX), 알루미늄 계열 산화물(AlXOy) 또는 크롬 계열 산화물(CrOX)이 해당할 수 있고, 질화물은 실리콘 계열 질화물(SiXNy), 티타늄 계열 질화물(TiXNy), 알루미늄 계열 질화물(AlN) 또는 붕소 계열 질화물(BN)이 해당할 수 있다. 탄화물은 탄화규소(SiC), 탄화티타늄(TiC) 또는 탄화크롬(CrC)이 해당할 수 있다. 그리고 고분자 수지는 우수한 열전달 특성과, 절연성을 갖는 고분자 물질이 해당한다.Here, the metal for the first
예컨대, 제1메탈 층(350)이 알루미늄(Al)의 후막으로 형성되는 경우, 제1 접착층(330)은 니크롬(NiCr), 티타늄(Ti) 또는 크롬(Cr)을 사용하는 것이 바람직하다. For example, when the
필요에 따라, 제1 접착층(330)은 동일한 물질 또는 서로 다른 물질의 다층 막으로 형성할 수 있다. 서로 다른 물질의 다층 막으로 형성하는 경우는, 세라믹 기판(310)과 전기 전도층에 모두 우수한 물리적 또는 화학적 결합을 가지는 제1 접착층(330) 물질이 없을 경우에 기판(310)과의 결합성이 좋은 물질과 전기 전도층과의 결합성이 좋은 물질의 다층 막을 형성하는 것이다.If necessary, the first
제1 접착층(330)의 두께는, 세라믹 기판(310)의 두께를 함께 고려하여 소정의 내전압 특성을 가질 수 있도록 고려되는 것이 바람직하며, 대략 10㎚ ~ 2㎛의 두께가 바람직하다. The thickness of the first
제1 접착층(330)을 형성하기 위한 스퍼터링 방법은 아래에서 설명될 전기 전도층(370)의 형성을 위한 마그네트론 스퍼터링 방법을 대응되는 방식으로 적용할 수 있다. 제1 접착층(330)이 다층 막으로 형성될 경우, 전기 전도층(370)의 증착방법과 동일한 응력 제어가 필요할 것이다. The sputtering method for forming the first
<제1 메탈 층 형성, S405 단계><First Metal Layer Formation, Step S405>
제1메탈 층(350)은 제1 접착층(330) 상에 물리기상증착에 의해 형성되어 전기 전도층(370)의 일부를 형성하면서, 자체에서 발생하는 열 뿐만 아니라 제2메탈 층(360)에서 발생하는 열을 기판(310)으로 방열시킴과 동시에, 기판(310)과 제2메 탈 층(360) 사이의 열팽창 계수의 차이를 보상하여 기판(310)이 열 충격에 의해 파손되지 않도록 한다. The
제1메탈 층(350)은 탄성률과 열팽창계수가 제2메탈 층(360)의 금속보다 커서 열 충격에 의한 열 응력(Thermal Stress)를 잘 흡수하고 열팽창계수의 차이를 보상할 수 있는 소재를 사용하는 것이 바람직하다. 예컨대, 제2메탈 층(360)이 구리(Cu)로 형성되는 경우, 제1메탈 층(350)은 알루미늄(Al), 은(Ag), 몰리망간(Mo-Mn) 중에서 선택된 어느 하나의 소재로 형성될 수 있으며, 그 중에서도 알루미늄(Al)을 타깃으로 사용한 알루미늄 후막으로 형성되는 것이 바람직하다. 도 4의 S405 단계도 알루미늄 막의 형성을 대표적으로 표시하였다.The
본 발명의 세라믹 인쇄회로기판의 원판(300)은 전력 반도체 모듈용에 적용되기 때문에, 전기 전도층(370)은 그 정격 전류에 대한 정격 범위 내의 전기적 특성(예컨대, 전기 저항)을 가져야 한다. 따라서 전기 전도층(370)은 50㎛ 내지 500㎛의 후막으로 형성되어야 한다. Since the
따라서, 제1메탈 층(350)은 제2메탈 층(360)의 두께를 고려하여 결정될 수 있으며, 대략 50㎛ ~ 350㎛의 두께의 후막으로 형성되는 것이 바람직하다. 이러한 두께의 후막을 스퍼터링 방법으로 형성하는 것은 그 응력(Stress) 제어의 문제로 인하여 통상의 알려진 방법으로 성막할 수 없으며, 발명자들의 다른 특허 제10-0867756호에서 제시한 고속/고밀도 증착을 위한 마그네트론 스퍼터링(Sputtering) 방법이 바람직하다. Therefore, the
특허 제10-0867756호에 의하면, 불활성 가스인 아르곤(Ar) 등이 플라즈마화 하면서 발생하는 아르곤 양이온이 음으로 대전된 타깃인 알루미늄(Al)에 충돌하면서, 구리 원자 또는 원자 클러스터들이 타깃으로부터 스퍼터링된다. 스퍼터링된 원자들이 제1메탈 층(350)에 증착함으로써 제2메탈 층(360)이 형성된다. According to Patent No. 10-0867756, an argon cation generated while plasma of an inert gas, such as argon (Ar), collides with a negatively charged target aluminum (Al), and copper atoms or atomic clusters are sputtered from the target. . The
특허 제10-0867756호에 의하면, 제1메탈 층(350)의 후막은 1㎚ 내지 10㎛ 두께의 제1박막(351) 및 제2박막(353)을 잔류응력을 고려하면서 교번적으로 반복 증착함으로써 이루어질 수 있다. According to Patent No. 10-0867756, the thick film of the
제1박막(351)은 인장 잔류 응력의 특성을 갖는 막으로서, 마그네트론 스퍼터 증착원에는 직류 펄스 또는 교류가 공급되어 발생하는 직류 펄스 또는 교류 플라즈마에 의하여 스퍼터링이 이루어짐으로써 형성된다. 제2박막(353)은 압축 잔류 응력의 특성을 갖는 막으로서, 직류 전원이 스퍼터 증착원에 공급되어 발생하는 직류 플라즈마에 의하여 스퍼터링이 이루어짐으로써 형성된다. 또한, 도 3에는 제1박막(351)이 먼저 증착되는 것으로 도시되어 있으나, 제2박막(353)이 제1 접착층(330)에 먼저 증착될 수 있다. The first
마그네트론 스퍼터링에 의해 고밀도의 제1메탈 층(350)이 형성됨으로써, 세라믹 인쇄회로기판의 원판(300)은 세라믹 기판(310)과 제2메탈 층(360)의 열팽창계수의 차이를 보상하며, 제1메탈 층(350)은 열 충격을 효과적으로 흡수하여 크랙(Clack)이 발생하는 위험을 제거할 수 있다. By forming the high density
<제2 메탈층 형성, S407 단계><Second Metal Layer Formation, Step S407>
제2메탈 층(360)은 제1메탈 층(350)의 상면에 증착된다. 제2메탈 층(360)은 제1메탈 층(350)과 마찬가지로 물리기상증착에 의해 형성되어 전기 전도층(370)의 일부를 형성하면서 전기 전도의 주된 역할을 수행한다. The
앞서 설명한 바와 같이, 제2메탈 층(360)은 제1메탈 층(350)의 소재에 따라 결정될 수 있다. 따라서, 제2메탈 층(360)은 전기 전도도가 우수한 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au), 니켈(Ni), 백금(Pt), 텅스텐(W) 중에서 선택된 어느 하나의 소재로 형성될 수 있다. 다만, 제1메탈 층(350)이 알루미늄으로 성형되는 경우, 제2메탈 층(360)은 구리(Cu)를 타깃으로 사용한 구리 후막으로 형성되는 것이 바람직하다. 도 4의 S407 단계도 구리 막의 형성을 대표적으로 표시하였다.As described above, the
제2메탈 층(360)도 대략 50 ~ 350㎛의 두께의 후막으로 형성되는 것이 바람직하며, 제1메탈 층(350)의 두께를 고려하여 결정될 수 있다. 제2메탈 층(360)은 제1메탈 층(350)의 형성방법과 동일하게 마그네트론 스퍼터링 방법에 의해 제1메탈 층(350) 상에 형성된다. 따라서 제2메탈 층(360)의 후막은 1㎚ 내지 10㎛ 두께의 제1-1박막(361) 및 제2-1박막(363)을 잔류응력을 고려하면서 교번적으로 반복 증착함으로써 이루어질 수 있다. 제1-1박막(361) 및 제2-1박막(363)은 각각 제1박막(351) 및 제2박막(353)에 대응되어 동일하게 설명될 수 있다.The
이상의 S403 내지 S407 단계는 하나의 하이브리드형 마그네트론 스퍼터링 장치 내에서 한 번의 공정으로 이루어질 수 있다. 도 5는 마그네트론 스퍼터링 장치의 구조를 개략적으로 도시한 평면도이고, 도 6는 도 5의 마그네트론 스퍼터링 장치의 정면도이다. Steps S403 to S407 may be performed in one process in one hybrid magnetron sputtering apparatus. 5 is a plan view schematically illustrating the structure of the magnetron sputtering apparatus, and FIG. 6 is a front view of the magnetron sputtering apparatus of FIG. 5.
스퍼터링 장치(500)는 스퍼터링 챔버(510), 스퍼터링 챔버(510)에 마련된 복수 개의 제1 증착원(511-1 ~ 511-11) 및 제2 증착원(513-1 ~ 513-11)과, 스퍼터링 챔버(510) 내에 기판을 고정시키는 복수 개의 기판고정부(515)와, 왕복이송장치(517)와, 수평이송장치(519)와, 접착층 형성부(523)를 포함한다. The
제1 증착원(511-1 ~ 511-11)과 제2 증착원(513-1 ~ 513-11)은 일정한 간격으로 이격되면서 교번적으로 스퍼터링 챔버(510)의 대향하는 2 개 평면에 장착되어 있다. The first deposition sources 511-1 to 511-11 and the second deposition sources 513-1 to 513-11 are alternately mounted at two opposite planes of the
제1 증착원(511-1 ~ 511-11)과 제2 증착원(513-1 ~ 513-11)은 캐소드(Cathode)로 동작하는 타깃(Target)과, 스퍼터링 챔버(510) 내에 형성되는 플라즈마를 구속하기 위한 마그네트론 등을 당연히 포함한다. 도 6을 참조하면, 제1 증착원(511-1 ~ 511-11)과 제2 증착원(513-1 ~ 513-11)은 수직방향의 길이가 더 긴 직사각형의 형태를 가지는 타깃이 마련된 예이다. The first deposition sources 511-1 to 511-11 and the second deposition sources 513-1 to 513-11 are targets that act as cathodes and plasma formed in the
제1 증착원(511-1 ~ 511-11) 각각은 외부의 직류 펄스 또는 교류 전원장치(미도시)에 연결되어 직류 펄스 또는 교류 전원장치(미도시)로부터 직류 펄스 또는 교류 전원을 공급받아 동작하여 기판상에 인장 잔류 응력의 특성을 갖는 제1 박막을 형성하고, 제2 증착원(513-1 ~ 513-11)은 외부의 직류 전원장치(미도시)에 연결되어 직류 전원장치(미도시)로부터 직류 전원을 공급받아 동작하여 기판상에 압축 잔류 응력의 특성을 갖는 제2 박막을 형성한다. Each of the first deposition sources 511-1 to 511-11 is connected to an external DC pulse or AC power supply (not shown) to operate by receiving a DC pulse or AC power from a DC pulse or AC power supply (not shown). To form a first thin film having a characteristic of tensile residual stress on the substrate, and the second deposition sources 513-1 to 513-11 are connected to an external DC power supply (not shown) to supply a DC power supply (not shown). It is operated by receiving a direct current power supply from) to form a second thin film having a characteristic of compressive residual stress on the substrate.
접착층 형성부(523)는 제1 접착층(330)의 소재 물질을 타깃으로 장착하여 세라믹 기판(310)상에 제1 접착층(330)을 증착한다. The adhesive
복수 개의 기판고정부(515)는 모터(321)에 의해 구동되는 왕복이송장치(517)에 의해 스퍼터링 챔버(510) 내를 공전 또 자전하게 된다. 이에 따라, 기판(310)이 플라즈마 영역에서의 노출 및 회피를 반복하여, 타깃에서 방출되는 이온 및 중성 입자의 충돌에 의한 기판(310)의 열 축적을 감소시킬 수 있다. The plurality of
제1 증착원(511-1 ~ 511-11)과 제2 증착원(513-1 ~ 513-11)은 2 부분으로 나뉘어, 제1 증착원(511-1 ~ 511-5)과 제2 증착원(513-1 ~ 513-5)은 S405 단계의 제1메탈 층(350)의 증착을 위해 제공되고, 제1 증착원(511-7 ~ 511-11)과 제2 증착원(513-7 ~ 513-11)은 S407 단계의 제2메탈 층(360)의 증착을 위해 제공될 수 있다. The first deposition sources 511-1 to 511-11 and the second deposition sources 513-1 to 513-11 are divided into two parts, and the first deposition sources 511-1 to 511-5 and the second deposition source are divided into two parts. Circles 513-1 to 513-5 are provided for the deposition of the
이에 따라, 기판(310)이 챔버(510)내에 일단 입고된 후 하나의 일련의 공정으로 S403 내지 S407 단계를 수행한 다음 출고되기 위해서, 접착층 형성부(523), 제1 증착원(511-1 ~ 511-11) 및 제2 증착원(513-1 ~ 513-11)은 동시에 동작하지 아니하고 순차적으로 동작할 수 있다. Accordingly, after the
만약, 제1 증착원(511-1 ~ 511-11)과 제2 증착원(513-1 ~ 513-11)이 동일한 타깃 물질을 사용하여 S405 단계에만 제공되었다면, 제2메탈 층(360)을 형성하는 S407 단계는 S403 단계 및 S405 단계와 분리된 2차 공정으로 제조될 수 있다. 이 경우, 제1메탈 층(350)의 상면은 대기 중에 노출되기 때문에 자연 산화과정이 수행될 수 있고, 제2메탈 층(360)의 접착 불량의 원인이 될 수 있다. If the first deposition sources 511-1 to 511-11 and the second deposition sources 513-1 to 513-11 are provided only in step S405 using the same target material, the
이를 해소하기 위해, 본 발명의 다른 실시 예에 따른 세라믹 인쇄회로기판의 원판은 제1메탈 층(350)과 제2메탈 층(360)의 결합력을 높이기 위한 제2 접착층을 형성할 수 있다. 도 7은 본 발명의 다른 실시 예에 따른 전력 반도체 모듈용 세라믹 인쇄회로기판의 원판의 구조를 나타낸 단면도로서, 원판(700)은 도 3의 원판(300)에 더하여 제1메탈 층(350)과 제2메탈 층(360) 사이에 마련된 제2 접착층(330)을 더 포함한다. In order to solve this problem, the disc of the ceramic printed circuit board according to another embodiment of the present invention may form a second adhesive layer for increasing the bonding force between the
제2 접착층(180)의 소재는 제1메탈 층(350)과 제2메탈 층(360)의 소재를 고려하여 통상 알려진 방법으로 결정할 수 있으며, 제1 접착층(330)의 형성과 동일한 방법으로 이루어진다. 예컨대, 제1메탈 층(350)이 알루미늄이고 제2메탈 층(360)이 구리로 마련되는 경우, 제2 접착층(180)은 니크롬(NiCr)으로 형성하는 것이 바람직하다.The material of the second adhesive layer 180 may be determined by a conventionally known method in consideration of the materials of the
여기서, 제2 접착층(180)과 제2메탈 층(360)은 제1 접착층(330)과 제1메탈 층(350)의 증착처럼, 도 5의 챔버(510) 내에서 하나의 공정으로 생성될 수 있을 것이다. Here, the second adhesive layer 180 and the
본 발명에 의해 제조된 세라믹 인쇄회로기판의 원판(300) 상에 최종적으로 형성될 인쇄회로의 패턴(Pattern)은 사진공정(Lithograph), 식각공정(Etching) 등의 반도체 제조공정에 의해 제1접착층(330), 제1메탈 층(350) 및 제2메탈 층(360)에 형성된다. 따라서, 제1접착층(330), 제1메탈 층(350) 및 제2메탈 층(360) 중 전기적 도선 및 패드(Pad)를 형성하지 아니하는 부분은 식각되어 제거될 것이다. The pattern of the printed circuit to be finally formed on the
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be construed as limiting the scope of the invention as defined by the appended claims. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention.
도 1은 종래의 전력용 반도체 모듈의 일 예를 도시한 사시도, 1 is a perspective view showing an example of a conventional power semiconductor module,
도 2는 도 1의 전력용 반도체 모듈의 단면도,2 is a cross-sectional view of the power semiconductor module of FIG.
도 3는 본 발명의 일 실시 예에 따른 전력 반도체 모듈용 메탈라이징 세라믹 기판의 원판의 구조를 나타낸 단면도, 3 is a cross-sectional view showing the structure of a disc of a metallized ceramic substrate for a power semiconductor module according to an embodiment of the present invention;
도 4는 도 3의 세라믹 인쇄회로기판의 원판의 제조방법을 나타낸 제조공정도, 4 is a manufacturing process diagram illustrating a method of manufacturing the original plate of the ceramic printed circuit board of FIG.
도 5는 마그네트론 스퍼터링 장치의 구조를 개략적으로 도시한 평면도,5 is a plan view schematically showing the structure of a magnetron sputtering apparatus,
도 6는 도 5의 마그네트론 스퍼터링 장치의 정면도, 그리고6 is a front view of the magnetron sputtering apparatus of FIG. 5, and
도 7은 본 발명의 다른 실시 예에 따른 전력 반도체 모듈용 세라믹 인쇄회로기판의 원판의 구조를 나타낸 단면도이다.7 is a cross-sectional view illustrating a structure of a master plate of a ceramic printed circuit board for a power semiconductor module according to another exemplary embodiment of the present disclosure.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
300: 세라믹 인쇄회로기판의 원판 310: 기판300: disc of the ceramic printed circuit board 310: substrate
330: 제1 접착층 350: 제1메탈 층330: first adhesive layer 350: first metal layer
351: 제1박막 353: 제2박막351: first thin film 353: second thin film
360: 제2메탈 층 361: 제1-1박막360: second metal layer 361: 1-1 thin film
363: 제2-1박막 370: 전기 전도층363: 2-1 thin film 370: electrical conductive layer
Claims (7)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090131906A KR101116516B1 (en) | 2009-12-28 | 2009-12-28 | Thermally Advanced Metallized Ceramic Substrate for Semiconductor Power Module and Method for Manufacturing thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090131906A KR101116516B1 (en) | 2009-12-28 | 2009-12-28 | Thermally Advanced Metallized Ceramic Substrate for Semiconductor Power Module and Method for Manufacturing thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20110075453A true KR20110075453A (en) | 2011-07-06 |
KR101116516B1 KR101116516B1 (en) | 2012-02-28 |
Family
ID=44915447
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020090131906A KR101116516B1 (en) | 2009-12-28 | 2009-12-28 | Thermally Advanced Metallized Ceramic Substrate for Semiconductor Power Module and Method for Manufacturing thereof |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101116516B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022271495A1 (en) * | 2021-06-25 | 2022-12-29 | Corning Incorporated | Method for forming metal layers on glass-containing substrate, and resulting device |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20060124505A (en) * | 2005-05-31 | 2006-12-05 | 엘에스전선 주식회사 | Flexible metal clad laminate and method of manufacturing flexible metal clad laminate |
KR100870971B1 (en) * | 2008-04-03 | 2008-12-01 | 주식회사 케이아이자이맥스 | Method for manufacturing substrate of metal pcb using high rate and high density magnetron sputtering way |
-
2009
- 2009-12-28 KR KR1020090131906A patent/KR101116516B1/en active IP Right Grant
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022271495A1 (en) * | 2021-06-25 | 2022-12-29 | Corning Incorporated | Method for forming metal layers on glass-containing substrate, and resulting device |
Also Published As
Publication number | Publication date |
---|---|
KR101116516B1 (en) | 2012-02-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100245971B1 (en) | Heat sink assembly using adhesion promoting layer for bonding polymeric adhesive to metal and the method of making the same | |
JP4015023B2 (en) | ELECTRONIC CIRCUIT MEMBER, ITS MANUFACTURING METHOD, AND ELECTRONIC COMPONENT | |
US10880988B2 (en) | Highly thermally conductive dielectric structure for heat spreading in component carrier | |
US20100020499A1 (en) | Electronic chip module | |
KR101096114B1 (en) | Manufacturing Method for Integrated Semiconductor Power Module Substrate | |
JP2008041752A (en) | Semiconductor module, and radiation board for it | |
KR101519813B1 (en) | Component having a ceramic base the surface of which is metalized | |
WO2008021268A1 (en) | Led device and back panel of liquid crystal display | |
JP2006100640A (en) | Ceramic circuit board and power semiconductor module using same | |
JP2006269966A (en) | Wiring substrate and its manufacturing method | |
KR20230022132A (en) | Ceramic heat dissipation substrate manufacturing method | |
KR100985849B1 (en) | Substrate of Ceramics PCB and Method for Manufacturing thereof | |
WO2015135249A1 (en) | Patterned multi-insulating material circuit substrate | |
CN104851843A (en) | Power semiconductor device | |
JP5370460B2 (en) | Semiconductor module | |
JP5175320B2 (en) | Heat dissipation board and manufacturing method thereof | |
JP6550477B2 (en) | Electrical contact method of parts by galvanic bonding of open-pored contact pieces and corresponding part modules | |
JP2019067801A (en) | Power module with heat dissipation component | |
JP2012004527A (en) | Heat-radiating substrate and method of manufacturing the same | |
KR101116516B1 (en) | Thermally Advanced Metallized Ceramic Substrate for Semiconductor Power Module and Method for Manufacturing thereof | |
JP4383866B2 (en) | Power electronic unit | |
JP2011526422A (en) | Planar power electronic component for use at high temperatures and method of manufacturing the same | |
JP2009253275A (en) | Original plate of ceramic printed circuit board, and method of manufacturing original plate | |
JP2008210847A (en) | Circuit structure | |
JP2004343035A (en) | Heat radiating component, circuit board, and semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
N231 | Notification of change of applicant | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20150204 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20160211 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20170202 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20180130 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20190207 Year of fee payment: 8 |