KR20110068966A - 발광다이오드 패키지 - Google Patents

발광다이오드 패키지 Download PDF

Info

Publication number
KR20110068966A
KR20110068966A KR1020110055804A KR20110055804A KR20110068966A KR 20110068966 A KR20110068966 A KR 20110068966A KR 1020110055804 A KR1020110055804 A KR 1020110055804A KR 20110055804 A KR20110055804 A KR 20110055804A KR 20110068966 A KR20110068966 A KR 20110068966A
Authority
KR
South Korea
Prior art keywords
light emitting
emitting diode
diode package
nitride semiconductor
substrate
Prior art date
Application number
KR1020110055804A
Other languages
English (en)
Other versions
KR101171292B1 (ko
Inventor
이정훈
김홍산
Original Assignee
서울반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울반도체 주식회사 filed Critical 서울반도체 주식회사
Priority to KR1020110055804A priority Critical patent/KR101171292B1/ko
Publication of KR20110068966A publication Critical patent/KR20110068966A/ko
Application granted granted Critical
Publication of KR101171292B1 publication Critical patent/KR101171292B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/64—Heat extraction or cooling elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Device Packages (AREA)

Abstract

기판과; 상기 기판 상에 배치되는 질화물 반도체 발광 칩과; 상기 기판과 상기 질화물 반도체 발광 칩 사이에 위치한 유전체막과; 상기 질화물 반도체 발광 칩과 상기 기판 사이에 위치한 복수의 전극 패턴과; 상기 질화물 반도체 발광 칩과 이격되어 상기 기판의 가장자리에 위치한 본딩패드를 포함하고, 상기 질화물 반도체 발광 칩은, 제1 질화물 반도체층, 반절연층, 절연성 질화물 반도체층 중 어느 하나를 포함하는 제1 표면과 제2 질화물 반도체층을 포함하는 제2 표면을 포함하고, 상기 제2 표면은 상기 제1 질화물 반도체층의 일부를 노출시키는 복수의 영역을 포함하는 발광 다이오드 패키지가 개시된다.

Description

발광다이오드 패키지{LED PACKAGE}
본 발명은 발광다이오드 칩을 탑재한 발광다이오드 패키지에 관한 것으로서, 보다 상세하게는, 직렬접속된 발광셀들을 갖는 발광다이오드 칩을 탑재하여 교류전원에 직접 연결하여 구동할 수 있으며, 발광다이오드 칩을 히트싱크 상부에 탑재하여 열방출 특성이 양호한 발광다이오드 패키지에 관한 것이다.
최근, 광원으로 발광다이오드(light emitting diode; LED)의 사용이 증가하고 있다. 이러한 발광다이오드의 광출력은 대체로 입력전력(input power)에 비례한다. 따라서, 발광다이오드에 입력되는 전력을 증가시키어 높은 광출력을 얻을 수 있다. 그러나, 입력되는 전력의 증가는 발광다이오드의 접합 온도(junction temperature)를 증가시킨다. 상기 발광다이오드의 접합 온도 증가는, 입력 에너지가 가시광으로 변환되는 정도를 나타내는, 발광 효율(photometric efficiency)의 감소로 이어진다. 따라서, 입력전력의 증가에 따른 발광다이오드의 접합 온도 증가를 방지하는 것이 요구된다. 열방출 효율을 증가시키기 위해 히트싱크가 패키지 본체에 결합되어 사용될 수 있다. 그러나, 이러한 히트싱크의 구조에 대한 지속적인 개선이 요구되고 있으며, 특히 패키지 본체로부터 분리되는 것을 방지할 수 있는 히트싱크가 요구된다.
한편, 발광다이오드는 반도체의 p-n 접합구조로 형성되어, 전자와 홀의 재결합에 의해 광을 방출하는 반도체 소자로, 일반적으로 일방향의 전류에 의해 구동된다. 따라서, 발광다이오드를 일반 조명용으로 사용하기 위해서는 교류-직류 변환기를 필요로 하며, 이는 발광다이오드를 일반 조명용으로 사용하는 것을 어렵게 한다. 따라서, 발광다이오드를 일반 조명용으로 사용하기 위해서는, 교류-직류 변환기 없이, 교류전원을 사용하여 구동할 수 있는 발광다이오드가 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 교류-직류 변화기 없이 교류전원을 사용하여 구동할 수 있는 발광다이오드 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 히트싱크를 채택하여 열방출 효율이 높되, 히트싱크가 패키지 본체로부터 분리되는 것을 방지할 수 있는 발광다이오드 패키지를 제공하는 데 있다.
상기 기술적 과제들을 이루기 위하여, 본 발명은 직렬접속된 발광셀들을 갖는 발광다이오드 칩을 탑재한 발광다이오드 패키지를 제공한다. 상기 발광다이오드 패키지는 개구부 및 상기 개구부에 의해 노출된 관통홀을 갖는 패키지 본체를 포함한다. 상기 패키지 본체에 의해 한 쌍의 리드프레임이 지지된다. 상기 한 쌍의 리드프레임은 상기 패키지 본체의 개구부 내에 노출된 한 쌍의 내부 프레임 및 상기 내부 프레임 각각에서 연장되어 상기 패키지 본체 외부로 돌출된 외부 프레임들을 갖는다. 또한, 히트싱크가 상기 패키지 본체의 하부에서 상기 관통홀을 통해 결합된다. 상기 히트싱크는 상기 개구부에 의해 상부면이 노출된다. 직렬 접속된 발광셀 어레이를 갖는 발광다이오드 칩이 상기 히트싱크 상부에 탑재된다. 한편, 본딩와이어들이 상기 발광다이오드 칩을 상기 리드프레임에 전기적으로 연결한다. 이에 따라, 열방출 효율이 높고, 교류전원을 사용하여 구동할 수 있는 발광다이오드 패키지를 제공할 수 있다.
여기서, "발광셀"은 단일 발광다이오드 칩 내에 형성된 미세 발광다이오드를 의미한다. 일반적으로, 발광다이오드 칩은 단 하나의 발광다이오드를 가지나, 본 발명에 있어서, 상기 발광다이오드 칩은 복수개의 발광셀들을 갖는다.
상기 패키지 본체는, 상기 한 쌍의 리드프레임을 위치시킨 후, 열가소성 수지를 삽입몰딩하여 형성된 것일 수 있다. 이에 따라, 복잡한 구조를 갖는 패키지 본체를 쉽게 형성할 수 있다.
상기 히트싱크는 상기 패키지 본체의 하부에 결합된 기저부와, 상기 기저부의 중앙부분에서 상향 돌출되어 상기 관통홀에 결합된 돌출부를 갖는다. 이에 더하여, 상기 히트싱크는 상기 돌출부의 측면에 걸림턱을 가질 수 있다. 상기 걸림턱이 상기 패키지 본체의 상부면에 걸리거나 상기 관통홀의 측벽에 삽입되어 상기 히트싱크가 패키지 본체로부터 분리되는 것을 방지한다.
한편, 상기 발광다이오드 칩은 기판 및 상기 기판과 전기적으로 절연되고, 상기 기판 상에 서로 이격된 발광셀들을 포함한다.
본 발명의 일 실시예에 있어서, 상기 발광다이오드 칩은 상기 발광셀들을 전기적으로 직렬연결하는 배선들을 더 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 상기 발광다이오드 칩과 상기 히트싱크 사이에 서브마운트가 개재될 수 있다. 상기 서브마운트는 상기 발광셀들에 대응하는 전극패턴들을 가질 수 있으며, 상기 발광셀들은 상기 전극패턴들에 의해 직렬연결될 수 있다.
한편, 몰딩부재가 상기 발광다이오드 칩의 상부를 덮을 수 있다. 상기 몰딩부재는 상기 패키지 본체의 측벽으로 둘러싸인 홈 내부에 위치할 수 있다. 상기 몰딩부재는 제1 몰딩부재 및 제2 몰딩부재를 포함할 수 있으며, 상기 제1 및/또는 제2 몰딩부재 내에 형광체가 함유될 수 있다. 이에 따라, 청색광을 방출하는 발광다이오드 칩을 사용하여, 백색을 방출하는 발광다이오드 패키지를 제공할 수 있다.
한편, 상기 몰딩부재 상부에 렌즈가 위치할 수 있다. 상기 렌즈는 사용목적에 따라 다양한 형상을 가질 수 있다.
본 발명의 실시예들에 따르면, 히트싱크를 채택하여 열방출 효율을 높일 수 있고, 히트싱크에 결합턱을 형성하여 히트싱크가 패키지 본체로부터 분리되는 것을 방지할 수 있으며, 직렬접속된 발광셀 어레이들을 갖는 발광다이오드 칩을 탑재하므로써, 교류-직류 변환기 없이, 가정용 교류전원을 사용하여 구동시킬 수 있는 발광다이오드 패키지를 제공할 수 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 발광다이오드 패키지를 설명하기 위한 상부 사시도 및 하부 사시도이다.
도 3은 도 1의 발광다이오드 패키지를 설명하기 위한 분해 사시도이다.
도 4는 본 발명의 일 실시예에 따른 발광다이오드 패키지를 설명하기 위해 도 1 및 도 2의 발광다이오드 패키지에 발광다이오드 칩을 탑재한 단면도이다.
도 5는 도 4의 발광다이오드 패키지에 몰딩부재를 형성하고, 렌즈를 장착한 단면도이다.
도 6a 및 도 6b는 본 발명의 발광다이오드 패키지에 탑재된 발광다이오드 칩을 설명하기 위한 회로도들이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 발광다이오드 칩을 설명하기 위한 단면도들이다.
도 8a 및 도 8c는 본 발명의 다른 실시예에 따른 발광다이오드 칩을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 발광다이오드 패키지를 설명하기 위한 상부 사시도 및 하부 사시도이고, 도 3은 본 발명의 일 실시예에 따른 발광다이오드 패키지를 설명하기 위한 분해 사시도이다. 한편, 도 4는 도 1 및 도 2의 발광다이오드 패키지에 발광다이오드 칩을 탑재하고, 본딩와이어로 연결한 것을 나타내는 단면도이고, 도 5는 도 4의 발광다이오드 패키지에 몰딩부재를 형성하고 렌즈를 장착한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 발광다이오드 패키지는 제1 패키지 본체(6)와 제2 패키지 본체(9)로 이루어진 패키지 본체를 포함한다. 상기 제1 패키지 본체와 상기 제2 패키지 본체는 별개로 제조될 수 있으나, 삽입 몰딩기술을 사용하여 일체로 형성될 수 있다. 일체로 형성된 경우, 패키지 본체는 제1 패키지 본체(6)와 제2 패키지 본체(9)로 분리되지 않으나, 설명의 편의상 분리된 것으로 도시하였다.
상기 제1 패키지 본체(6)는 개구부(8)를 가지며, 상부면에 몰딩부재를 수용하도록 함몰 형성되어 내측벽으로 둘러싸인 홈을 갖는다. 상기 개구부(8)는 상기 함몰형성된 부분과 동일한 면적을 가질 수 있으나, 도시한 바와 같이 그 보다 좁은 면적을 가질 수 있다. 상기 제1 패키지 본체의 내벽에는 후술하는 몰딩부재를 수용할 수 있도록 단턱부(7)가 형성될 수 있다.
상기 제2 패키지 본체(9)는 상기 제1 패키지 본체(6)의 개구부에 의해 노출되는 관통홀(11)을 갖는다. 또한, 상기 제2 패키지 본체(9)의 상부면에 내부프레임 수용홈(10)이 형성되고, 그 하부면에 히트싱크 안착홈(12)이 형성된다. 상기 내부 프레임 수용홈(10)은 상기 관통홀(11)과 이격되어 그 주위에 위치한다.
한 쌍의 리드프레임(1)이 서로 이격되어 상기 제1 패키지 본체(6)와 제2 패키지 본체 사이에 위치한다. 상기 리드프레임(1)은 상기 제1 패키지 본체(6)의 개구부에 의해 노출되는 한 쌍의 내부프레임(3)과 상기 내부프레임에서 연장되어 패키지 본체 외부로 돌출된 외부프레임(2)을 갖는다. 상기 내부프레임(3)은 대칭구조로 형성되어 중앙부에 중공부(5)를 형성한다. 상기 중공부(5) 내에 상기 관통홀(11)이 위치하도록 상기 내부프레임(3)은 상기 내부프레임 수용홈(10) 내에 안착된다.
한편, 상기 내부프레임(3)은 각각 그것에서 연장된 지지대(4)를 가질 수 있다. 상기 지지대(4)는 발광다이오드 패키지를 대량으로 생산하기 위해 복수개의 리드프레임(1)들이 연결된 리드패널(도시하지 않음)을 사용할 때, 상기 리드프레임(1)을 지지하는 역할을 한다. 또한, 상기 외부프레임(2)은, 도 1 및 도 2에 도시한 바와 같이, 인쇄회로기판 등에 표면실장될 수 있도록 절곡될 수 있다.
한편, 상기 리드프레임(1)은 도시한 바와 같이 대칭구조를 이룰 수 있으나, 이에 한정되는 것은 아니다. 또한, 내부프레임(3)으로 둘러싸인 중공부(5)는 도시한 바와 같이 육각형일 수 있으나, 이에 한정되는 것은 아니며, 원형 또는 사각형 등 다양한 모양일 수 있다.
히트싱크(13)는 상기 제2 패키지 본체(9)의 하부면에서 제2 패키지 본체에 결합된다. 상기 히트싱크(13)는 상기 제2 패키지 본체의 히트싱크 안착홈(12)에 안착되는 기저부(14)를 가지며, 상기 기저부의 중앙부분에서 상향 돌출되어 상기 제2 패키지 본체의 관통홀(11)에 삽입되어 상기 제2 패키지 본체에 결합하는 돌출부(15)를 갖는다. 상기 돌출부(15)의 측면에 걸림턱이 형성될 수 있다. 상기 돌출부(15)의 상부면(16)은 함몰형성될 수 있으며, 상기 제1 패키지 본체(6)의 개구부(8)에 의해 노출된다.
한편, 상기 제1 및 제2 패키지 본체(6, 9)는 플라스틱(Thermal Conductive Plastics) 또는 세라믹(High Thermal Conductive Ceramics)을 이용하여 형성할 수 있다. 상기 플라스틱으로는 ABS(Acrylonitrile Butadiene Styrene), LCP(Liquid Crystalline Polymer), PA(Polyamide), PPS(Polyphenylene Sulfide), TPE(Thermoplastic Elastomer) 등이 있으며, 세라믹으로는 알루미나(Al2O3), 탄화규소(SiC) 및 질화알루미늄(AlN) 등이 있다. 상기한 세라믹스 중에서 질화알루미늄(AlN)은 알루미나와 동등한 물성을 가지며, 열전도성에서 알루미나보다 우수하여 많이 활용되고 있다.
상기 제1 및 제2 패키지 본체(6, 9)가 플라스틱인 경우, 리드프레임(1)을 위치시킨 후 삽입몰딩기술을 사용하여 형성할 수 있다.
반면에, 상기 제1 및 제2 패키지 본체(6, 9)가 세라믹인 경우, 제1 패키지 본체(6)와 제2 패키지 본체(9)를 별도로 형성한 후 접착력이 큰 접착제 등을 이용하여 부착 고정시킬 수 있다.
도 4를 참조하면, 본 발명에 따른 발광다이오드 패키지는, 제1 패키지 본체(6)의 내벽에 단턱부(7)가 이중으로 형성될 수 있으며, 이는 후술하는 몰딩부재를 몰딩하거나 렌즈를 장착하는데 필요한 고정턱으로 작용하기 위함이다.
한편, 상기 히트싱크(13)의 걸림턱(15a)은 상기 돌출부(15)의 외측면에 형성되어 제2 패키지 본체(9)의 관통홀(11)의 내벽에 형성된 요홈부에 삽입 고정될 수 있다. 또한, 상기 걸림턱(15a)은 상기 돌출부(15)의 상측에 형성되어, 상기 제2 패키지 본체(9)의 상부면에 체결될 수도 있다. 이에 따라, 상기 패키지 본체로부터 히트싱크(13)가 분리되는 것을 방지할 수 있다. 상기 걸림턱은 상기 히트싱크(13)의 기저부 측면에 형성될 수도 있다.
상기 히트싱크(13)는 열전도성 물질로 형성되며, 특히 구리(Cu) 또는 알루미늄(Al)과 같은 금속 또는 합금으로 형성될 수 있다. 또한, 상기 히트싱크(13)는 성형기술 또는 프레스 가공기술 등을 사용하여 형성될 수 있다.
상기 히트싱크(13)의 상부면(16)에 발광다이오드 칩(17)이 탑재된다. 발광다이오드 칩(17)은 (Al,In,Ga)N의 화합물 반도체로 제조될 수 있으며, 요구되는 파장의 광을 방출하도록 선택된다. 예컨대, 상기 발광다이오드 칩(17)은 청색광을 방출하는 화합물 반도체일 수 있다. 상기 발광다이오드 칩(17)은 직렬접속된 발광셀 어레이를 갖는다. 상기 직렬접속된 발광셀 어레이를 갖는 발광다이오드 칩에 대해서는 도 6a 내지 도 8c를 참조하여 상세히 설명한다.
상기 발광다이오드 칩(17)은 본딩와이어들(19a, 19b)을 통해 상기 내부프레임(3a, 3b)에 전기적으로 연결된다. 이를 위해, 상기 발광다이오드 칩(17)은 직렬접속된 발광셀 어레이의 양단에 각각 전기적으로 연결된 두개의 본딩패드들을 가질 수 있다. 이에 따라, 외부프레임들(2a, 2b)에 외부전원을 연결하여 상기 발광다이오드 칩(17)을 구동시킬 수 있다.
한편, 상기 발광다이오드 칩(17)과 상기 히트싱크 사이에 전극패턴이 형성된 서브마운트(도시하지 않음)가 개재될 수 있다. 상기 본딩와이어들(19a, 19b)은 상기 서브마운트와 내부프레임들(3a, 3b)을 연결할 수 있으며, 상기 전극패턴들에 의해 상기 발광셀들이 직렬연결될 수 있다. 이에 대해서, 도 8a 내지 도 8c를 참조하여 후술한다.
도 5를 참조하면, 몰딩부재(21, 23)가 상기 발광다이오드 칩(17) 상부를 덮으며, 상기 제1 패키지 본체(6)의 홈 내에 몰딩된다. 상기 몰딩부재는 제1 몰딩부재(21) 및 제2 몰딩부재(23)를 포함할 수 있다. 상기 제1 및 제2 몰딩부재는 각각 에폭시 수지 또는 실리콘 수지 등으로 형성될 수 있으며, 서로 동일하거나 다른 물질로 형성될 수 있다. 상기 제2 몰딩부재(23)는 상기 제1 몰딩부재(21)에 비해 경도값이 큰 것이 바람직하다. 상기 제1 및 제2 몰딩부재는 각각 단턱부(7a) 근처에서 계면이 형성되도록 상기 제1 패키지 본체(6)의 홈 내에 몰딩될 수 있다.
한편, 상기 제1 몰딩부재(21) 및/또는 상기 제2 몰딩부재(23) 내에 형광체가 함유될 수 있다. 또한, 상기 제1 몰딩부재(21) 및/또는 상기 제2 몰딩부재(23) 내에 광을 분산시키는 확산제가 함유될 수 있다.
상기 형광체는 발광다이오드 칩(17)에서 방출된 광을 파장 변환시킨다. 예컨대, 상기 발광다이오드 칩(17)이 청색광을 방출할 경우, 상기 제1 및/또는 제2 몰딩부재는 청색광을 황색광으로 변환시키거나, 청색광을 녹색광 및 적색광으로 변환시키는 형광체를 포함할 수 있다. 그 결과, 상기 발광다이오드 패키지로부터 백색광이 외부로 출사된다.
또한, 상기 몰딩부재 상부에 렌즈(25)가 위치한다. 상기 렌즈(25)는 상부 단턱부(7b)에 고정된다. 상기 렌즈(25)는 상기 발광다이오드 칩(17)에서 방출된 광이 일정한 지향각 내로 출사되도록, 도시한 바와 같이, 볼록 렌즈의 형상을 가질 수 있으며, 이외에 사용 목적에 따라 다양한 형상을 가질 수 있다.
이하, 본 발명의 실시예들에 사용되는 직렬접속된 발광셀들을 갖는 발광다이오드 칩을 상세히 설명한다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 복수개의 발광셀들을 갖는 발광다이오드 칩의 동작원리를 설명하기 위한 회로도들이다.
도 6a를 참조하면, 발광셀들(31a, 31b, 31c)이 직렬 연결되어 제1 직렬 발광셀 어레이(31)를 형성하고, 또 다른 발광셀들(33a, 33b, 33c)이 직렬 연결되어 제2 직렬 발광셀 어레이(33)를 형성한다. 여기서, "직렬 발광셀 어레이"는 다수의 발광셀들이 직렬로 접속된 배열을 의미한다.
상기 제1 및 제2 직렬 어레이들(31, 33)의 양 단부들은 각각 교류전원(35) 및 접지에 연결된다. 상기 제1 및 제2 직렬 어레이들은 교류전원(35)과 접지 사이에서 병렬로 연결된다. 즉, 상기 제1 및 제2 직렬 어레이들의 양 단부들은 서로 전기적으로 연결된다.
한편, 상기 제1 및 제2 직렬 어레이들(31, 33)은 서로 반대 방향으로 흐르는 전류에 의해 발광셀들이 구동되도록 배치된다. 즉, 도시한 바와 같이, 제1 직렬 어레이(31)에 포함된 발광셀들의 양극(anode) 및 음극(cathode)과 제2 직렬 어레이(33)에 포함된 발광셀들의 양극 및 음극은 서로 반대 방향으로 배치된다.
따라서, 교류전원(35)이 양의 위상일 경우, 상기 제1 직렬 어레이(31)에 포함된 발광셀들이 턴온되어 발광하며, 제2 직렬 어레이(33)에 포함된 발광셀들은 턴오프된다. 이와 반대로, 교류전원(35)이 음의 위상일 경우, 상기 제1 직렬 어레이(31)에 포함된 발광셀들이 턴오프되고, 제2 직렬 어레이(33)에 포함된 발광셀들이 턴온된다.
결과적으로, 상기 제1 및 제2 직렬 어레이들(31, 33)이 교류전원에 의해 턴온 및 턴오프를 교대로 반복함으로써, 상기 제1 및 제2 직렬 어레이들을 포함하는 발광다이오드 칩은 연속적으로 빛을 방출한다.
하나의 발광다이오드로 구성된 발광다이오드 칩들을 도 6a의 회로와 같이 연결하여 교류전원을 사용하여 구동시킬 수 있으나, 발광다이오드 칩들이 점유하는 공간이 증가한다. 그러나, 본 발명의 발광다이오드 칩은 하나의 칩에 교류전원을 연결하여 구동시킬 수 있으므로, 점유하는 공간이 증가하지 않는다.
한편, 도 6a의 회로는 상기 제1 및 제2 직렬 어레이들의 양단부들이 교류전원(35) 및 접지에 각각 연결되도록 구성하였으나, 상기 양단부들이 교류전원의 양 단자에 연결되도록 구성할 수도 있다. 또한, 상기 제1 및 제2 직렬 어레이들은 각각 세 개의 발광셀들로 구성되어 있으나, 이는 설명을 돕기 위한 예시이고, 발광셀들의 수는 필요에 따라 더 증가될 수 있다. 그리고, 상기 직렬 어레이들의 수도 더 증가될 수 있다.
도 6b를 참조하면, 발광셀들(41a, 41b, 41c, 41d, 41e, 41f)이 직렬 발광셀 어레이(41)를 구성한다. 한편, 교류전원(45)과 직렬 발광셀 어레이(41) 및 접지와 직렬 발광셀 어레이(41) 사이에 다이오드 셀들(D1, D2, D3, D4)을 포함하는 브리지 정류기가 배치된다. 상기 다이오드 셀들(D1, D2, D3, D4)은 발광셀들과 동일한 구조를 가질 수 있으나, 이에 한정되지 않으며, 광을 방출하지 않을 수도 있다. 상기 직렬 발광셀 어레이(41)의 애노드 단자는 상기 다이오드 셀들(D1, D2) 사이의 노드에 연결되고, 캐소드 단자는 다이오드 셀들(D3, D4) 사이의 노드에 연결된다. 한편, 교류전원(45)의 단자는 다이오드 셀들(D1, D4) 사이의 노드에 연결되고, 접지는 다이오드 셀들(D2, D3) 사이의 노드에 연결된다.
상기 교류전원(45)이 양의 위상을 갖는 경우, 브리지 정류기의 다이오드 셀들(D1, D3)이 턴온되고, 다이오드 셀들(D2, D4)이 턴오프된다. 따라서, 전류는 브리지 정류기의 다이오드 셀(D1), 상기 직렬 발광셀 어레이(41) 및 브리지 정류기의 다이오드 셀(D3)을 거쳐 접지로 흐른다.
한편, 상기 교류전원(45)이 음의 위상을 갖는 경우, 브리지 정류기의 다이오드 셀들(D1, D3)이 턴오프되고, 다이오드 셀들(D2, D4)이 턴온된다. 따라서, 전류는 브리지 정류기의 다이오드 셀(D2), 상기 직렬 발광셀 어레이(41) 및 브리지 정류기의 다이오드 셀(D4)을 거쳐 교류전원으로 흐른다.
결과적으로, 직렬 발광셀 어레이(41)에 브리지 정류기를 연결하므로써, 교류전원(45)을 사용하여 직렬 발광셀 어레이(41)를 계속적으로 구동시킬 수 있다. 여기서, 브리지 정류기의 단자들이 교류전원(45) 및 접지에 연결되도록 구성하였으나, 브리지 정류기의 상기 단자들이 교류전원의 양 단자에 연결되도록 구성할 수도 있다. 한편, 교류전원을 사용하여 직렬 발광셀 어레이(41)를 구동함에 따라, 리플(ripple)이 발생할 수 있으며, 이를 방지하기 위해 RC 필터를 연결하여 사용할 수 있다.
본 실시예에 따르면, 하나의 직렬 발광셀 어레이를 교류전원에 전기적으로 연결하여 구동시킬 수 있으며, 도 6a의 발광다이오드 칩에 비해 발광셀의 사용효율을 높일 수 있다.
도 6a 또는 도 6b를 참조하여 설명한 발광셀들은 단일의 발광다이오드 칩 내에 배열된다. 이하, 직렬접속된 발광셀들을 갖는 발광다이오드 칩을 상세히 설명한다.
도 7a 및 도 7b는 본 발명의 일 태양에 따른 직렬접속된 발광셀들을 갖는 발광다이오드 칩을 설명하기 위한 단면도들이다.
도 7a 및 도 7b를 참조하면, 본 발명의 발광다이오드 칩은 기판(20) 상에 서로 이격되고, 배선들(80-1 내지 80-n)에 의해 직렬접속된 복수의 발광셀(100-1 내지 100-n)을 갖는다. 즉, 발광다이오드 칩은 인접한 발광셀(100-1 내지 100-n)의 N형 반도체층(40)과 P형 반도체층(60)이 전기적으로 연결되고, 일 끝단의 발광셀(100-n)의 N형 반도체층(40) 상에 N형 패드(95)가 형성되고, 다른 일 끝단의 발광셀(100-1)의 P형 반도체층(60) 상에 P형 패드(90)가 형성된 복수의 발광셀(100)을 포함한다.
인접한 발광셀(100-1 내지 100-n)의 N형 반도체층(40)과 P형 반도체층(60)이 금속 배선(80)을 통해 전기적으로 접속된다. 또한, 본 발명에서는 발광셀(100-1 내지 100-n)들을 직렬 연결하여 교류 구동이 가능한 전압의 숫자만큼 형성하는 것이 효과적이다. 본 발명에서는 단일 발광셀(100)을 구동하기 위한 전압/전류와 조명용 발광다이오드 칩에 인가되는 교류 구동전압에 따라 직렬 접속되는 발광셀(100)의 개수가 매우 다양할 수 있다. 예를 들어, 220V 교류 구동에서는 일정 구동 전류에 3.3V 짜리 단위 발광셀 66 내지 67개를 직렬로 연결하여 발광다이오드 칩을 제작한다. 또한, 110V 교류 구동에서는 일정 구동 전류에 3.3V 짜리 단위 발광셀 33 내지 34개를 직렬로 연결하여 발광다이오드 칩을 제작한다.
예를 들어 도 7a와 같이, 제 1 내지 제 n의 발광셀(100-1 내지 100-n)이 직렬 접속된 발광다이오드 칩에 있어서, 제 1 발광셀(100-1)의 P형 반도체층(60)상에 P형 패드(90)가 형성되고, 제 1 발광셀(100-1)의 N형 반도체층(40)과 제 2 발광셀(100-2)의 P형 반도체층(60)이 제 1 배선(80-1)을 통해 접속된다. 또한, 제 3 발광셀(100-3)의 N형 반도체층(40)과 제 4 발광셀(미도시)의 P형 반도체층(미도시)이 제 2 배선(80-2)을 통해 접속된다. 그리고, 제 n-2 발광셀(미도시)의 N형 반도체층(미도시)과 제 n-1 발광셀(100-n-1)의 P형 반도체층(60)이 제 n-1 배선(80-n-1)을 통해 접속되고, 제 n-1 발광셀(100-n-1)의 N형 반도체층(40)과, 제 n 발광셀(100-n)의 P형 반도체층(60)이 제 n 배선(80-n)을 통해 접속된다. 또한, 제 n 발광셀(100-n)의 N형 반도체층(40)에 N형 패드(95)가 형성된다.
본 발명의 기판(20)은 복수개의 발광다이오드 칩를 제작할 수 있는 기판일 수 있다. 이에, 도 7a 및 도 7b의 A는 이러한 복수개의 발광다이오드 칩을 개별적으로 절단하기 위한 절단 영역을 나타낸다.
또한, 상술한 발광다이오드 칩은 외부 교류전압을 정류하기 위한 정류용 다이오드 셀들(도 6b의 D1 내지 D4)을 가질 수 있다. 상기 다이오드 셀들은 정류 브리지형태로 배열된다. 상기 다이오드 셀들의 노드들이 각각 발광셀의 N형 패드와 P형 패드에 접속될 수 있다. 상기 다이오드 셀들은 상기 발광셀들과 동일한 구조를 가지는 발광셀들일 수 있다.
이하, 상기 직렬접속된 발광셀들을 갖는 발광다이오드 칩의 제조 방법을 설명한다.
기판(20)상에 버퍼층(30), N형 반도체층(40), 활성층(50) 및 P형 반도체층(60)을 순차적으로 성장시킨다. P형 반도체층(60) 상에 투명 전극층(70)을 더 형성할 수도 있다. 상기 기판(20)은 사파이어(Al2O3), 탄화실리콘(SiC), 산화아연(ZnO), 실리콘(Si), 갈륨비소(GaAs), 갈륨인(GaP)0, 리튬-알루미나(LiAl2O3 ), 질화붕소(BN), 질화알루미늄(AlN) 또는 질화갈륨(GaN) 기판일 수 있으며, 기판(20) 상에 형성될 반도체층의 물질에 따라 선택될 수 있다. 질화갈륨계 반도체층을 사용하는 경우, 사파이어 또는 탄화실리콘(SiC) 기판이 바람직하다.
상기 버퍼층(30)은 결정 성장시에 기판(20)과 후속층들의 격자 부정합을 줄위기 위한 층으로서, 예컨대 갈륨질화막(GaN)일 수 있다. SiC 기판이 전도성 기판일 경우, 상기 버퍼층(30)은 절연층으로 형성되는 것이 바람직하며, 반절연 GaN로 형성될 수 있다. N형 반도체층(40)은 전자가 생성되는 층으로서, N형 화합물 반도체층과 N형 클래드층으로 형성된다. 이때, N형 화합물 반도체 층은 N형 불순물이 도핑되어 있는 GaN을 사용할 수 있다. P형 반도체층(60)은 홀이 생성되는 층으로서, P형 클래드층과 P형 화합물 반도체층으로 형성된다. 이때, P형 화합물 반도체층은 P형 불순물이 도핑되어 있는 AlGaN을 사용할 수 있다.
활성층(50)은 소정의 밴드 갭과 양자 우물이 만들어져 전자 및 홀이 재결합되는 영역으로서, InGaN층을 포함할 수 있다. 또한, 활성층(50)을 이루는 물질의 종류에 따라 전자 및 홀 결합하여 발생하는 발광 파장이 변화된다. 따라서, 목표로 하는 파장에 따라 활성층(50)에 포함되는 반도체 재료를 조절하는 것이 바람직하다.
그 후, 사진 및 식각공정을 사용하여 상기 P형 반도체층(60) 및 활성층(50)들을 패터닝하여 상기 N형 반도체층(40)의 일부를 노출시킨다. 또한, 상기 노출된 N형 반도체층(40)의 일부를 제거하여 각각의 발광셀(100)을 전기적으로 절연한다. 이때, 도 7a에 도시된 바와 같이, 상기 노출된 버퍼층(30)을 제거하여 기판(20) 상부면을 노출시킬 수 있으며, 도 7b와 같이, 버퍼층(30)에서 식각을 정지할 수 있다. 상기 버퍼층(30)이 전도성인 경우, 상기 노출된 버퍼층(30)을 제거하여 발광셀들을 전기적으로 분리시킨다.
상술한 제조 공정과 동일한 방법을 이용하여 정류 브리지용 다이오드 셀들도 함께 형성할 수 있다. 물론, 통상의 반도체 제조 공정을 사용하여 별도로 정류 브리지용 다이오드 셀들을 형성할 수도 있다.
이후, 소정의 브리지(Bridge) 공정 또는 스텝커버(Step Cover) 등의 공정을 통해 각기 인접한 발광셀(100-1 내지 100-n)의 N형 반도체층(40)과 P형 반도체층(60)을 전기적으로 연결하는 도전성 배선(80-1 내지 80-n)을 형성한다. 도전성 배선(80-1 내지 80-n)은 도전성의 물질을 이용하여 형성하되, 금속 또는 불순물로 도핑된 실리콘 화합물을 이용하여 형성한다.
상기 브리지 공정은 에어브리지(air bridge) 공정이라고도 하며, 이 공정에 대해 간단하게 설명한다. 우선, 발광셀들이 형성된 기판 상에 감광막을 형성한 후, 노광기술을 사용하여 노출된 N형 반도체층 및 P형 반도체층 상부의 전극층을 노출시키는 개구부를 갖는 제1 감광막 패턴을 형성한다. 그 후, 전자빔 증착(e-beam evaporation) 기술등을 사용하여 금속물질층을 얇게 형성한다. 상기 금속물질층은 개구부 및 감광막 패턴 상부 전면에 형성된다. 이어서, 상기 감광막 패턴 상부에 다시, 연결하고자 하는 인접한 발광셀들 사이 영역들 및 상기 개구부들의 상기 금속물질층을 노출시키는 제2 감광막 패턴을 형성한다. 그 후, 금 등을 도금기술을 사용하여 형성한 후, 상기 제1 및 제2 감광막 패턴들을 제거한다. 그 결과, 인접한 발광셀들을 연결하는 배선만 남고, 다른 금속물질층 및 감광막 패턴들은 모두 제거되어, 배선이 브리지 형태로 발광셀들을 연결한다.
한편, 스텝커버 공정은 발광셀들을 갖는 기판 상에 절연층을 형성하는 것을 포함한다. 상기 절연층을 사진 및 식각 기술을 사용하여 패터닝하여 P형 반도체층 및 N형 반도체층 상부의 전극층을 노출시키는 개구부를 형성한다. 이어서, 전자빔 증착기술 등을 사용하여 상기 개구부를 채우고 상기 절연층 상부를 덮는 금속층을 형성한다. 그 후, 상기 금속층을 사진 및 식각 기술을 사용하여 패터닝하여 서로 인접한 발광셀들을 연결하는 배선을 형성한다. 이러한, 스텝커버 공정은 다양한 변형예가 가능하다. 스텝커버 공정을 사용하면, 배선이 절연층에 의해 지지되므로 배선에 대한 신뢰성을 증가시킬 수 있다.
한편, 양끝단에 위치한 발광셀(100-1 및 100-n)에 각기 외부와 전기적 접속을 위한 P형 패드(90)와 N형 패드(95)를 형성한다. 정류 브리지용 다이오드 셀들을 P형 패드(90)와 N형 패드(95)에 각각 접속시킬 수도 있고, 본딩와이어들(도 4 또는 도 5의 19a 및 19b)을 P형 패드(90)와 N형 패드(95)에 각각 연결할 수 있다.
상술한 본 발명의 발광다이오드 칩의 제조 방법은 일 실시예일 뿐이며, 이에 한정되지 않고, 다양한 공정과 제조 방법이 소자의 특성 및 공정의 편의에 따라 변경되거나 추가될 수 있다.
예를 들어, N형 전극, N형 반도체층, 활성층, P형 반도체층 및 P형 전극이 순차적으로 적층된 형상의 다수의 수직형 발광셀들을 기판상에 형성하거나, 이러한 구조를 갖는 발광셀들을 기판상에 본딩하여 배열한다. 이후, 인접한 발광셀의 N형 전극 및 P형 전극을 배선으로 연결하여 다수의 발광셀들을 직렬 연결하여 발광다이오드 칩을 제작할 수 있다. 물론 상기의 수직형 발광셀은 상술한 예에 한정된 구조가 아닌 다양한 구조가 가능하다. 또한, 기판 상에 복수개의 발광셀들을 형성한 후, 별도의 호스트 기판 상에 상기 발광셀들을 본딩하고, 상기 기판을 레이저를 사용하여 분리하거나, 화학기계적연마 기술을 사용하여 제거하므로써 호스트 기판 상에 복수개의 발광셀들을 형성하는 것도 가능하다. 그 후, 인접한 발광셀들을 배선으로 직렬연결할 수 있다.
상기 발광셀(100) 각각은 기판(20) 상에 순차적으로 적층된 N형 반도체층(40), 활성층(50) 및 P형 반도체층(60)을 포함하며, 버퍼층(30)이 기판(20)과 발광셀(100) 사이에 개재된다. 상기 발광셀(100) 각각은 상기 P형 반도체층(60) 상에 형성된 투명전극층(70)을 포함한다. 또한, 수직형 발광셀의 경우, N형 반도체층 하부에 위치하는 N형 전극을 포함한다.
N형 본딩 패드와 P형 본딩 패드는 발광셀(100)을 외부의 금속배선 또는 본딩와이어와 전기적으로 연결하기 위한 패드로서, Ti/Au의 적층 구조로 형성할 수 있다. 상기 본딩패드들은 발광셀들 모두의 N형 반도체층 및 P형 반도체층 상에 형성될 수 있다. 또한, 상술한 투명 전극층(70)은 P형 본딩 패드를 통해 입력되는 전압을 P형 반도체층(60)에 균일하게 전달하는 역할을 한다.
도 8a 내지 도 8c는 본 발명의 다른 태양에 따른 직렬접속된 발광셀들을 갖는 발광다이오드 칩(1000)을 설명하기 위한 단면도들이다. 여기서, 발광다이오드 칩(1000)은 플립칩형 발광셀들을 가지며, 상기 발광다이오드 칩(1000)이 서브마운트(2000)에 결합되어 히트싱크(도 4 또는 도 5의 13)에 탑재된다.
도 8a를 참조하면, 상기 발광다이오드 칩(1000)은 기판(110) 상에 다수의 플립칩형 발광셀들이 배열된다. 발광셀 각각은 기판(110) 상에 형성된 N형 반도체층(130)과, N형 반도체층(130)의 일부에 형성된 활성층(140)과, 활성층(140) 상에 형성된 P형 반도체층(150)을 포함한다. 한편, 상기 기판(110)과 발광셀들 사이에 버퍼층(120)이 개재될 수 있다. 이때, P형 반도체층(150)의 콘택 저항을 줄이기 위해 별도의 P형 전극층(160)이 P형 반도체층(150) 상에 형성될 수 있다. 상기 P형 전극층은 투명전극층일 수 있으나, 투명전극층일 필요가 없다. 또한, 상기 발광다이오드 칩(1000)은 P형 전극층(150) 상에 범핑용으로 형성된 P형 금속 범퍼(metal bumper; 170)와, N형 반도체층(130) 상에 범핑용으로 형성된 N형 금속범퍼(180)를 더 포함한다. 또한, P형 전극층(160) 상부에 형성된 반사율 10 내지 100%인 반사층(미도시)을 더 포함할 수 있다. 또한, P형 반도체층(150) 상에 전류의 공급을 원활히 하기 위한 별도의 오믹금속층을 더 형성할 수도 있다.
상기 기판(110), 버퍼층(120), N형 반도체층(130), 활성층(140) 및 P형 반도체층(150)은, 도 7a 및 도 7b를 참조하여 설명한 바와 동일한 기판(20) 및 반도체층들로 형성될 수 있다.
서브 마운트 기판(2000)은 다수의 N영역과 P영역이 정의된 기판(200)과, 상기 기판(200) 표면에 형성된 유전체막(210)과, 인접한 N영역과 P영역을 연결하는 다수의 전극패턴(230)을 포함한다. 또한, 일 가장자리에 위치한 P영역까지 연장된 P형 본딩 패드(240)와, 다른 일 가장자리에 위치한 N영역까지 연장된 N형 본딩 패드(250)를 더 포함한다.
상기의 N영역은 발광다이오드 칩(1000)의 N형 금속 범퍼(180)가 접속될 영역을 지칭하고, P영역은 발광다이오드 칩(1000)의 P형 금속 범퍼(170)가 접속될 영역을 지칭한다.
이때 기판(200)으로는 열전도성이 우수한 기판을 사용한다. 예컨대, SiC, Si, 게르마늄(Ge), 실리콘게르마늄(SiGe), AlN, 금속 기판을 사용할 수 있다. 유전체막(210)으로는 전류가 1㎛이하로 흐르는 모든 유전물질을 사용할 수 있다. 물론 이에 한정되지 않고, 전류가 전혀 흐르지 않는 절연물질을 사용할 수도 있다. 또한, 유전체막(210)은 다층으로 형성할 수도 있다. 상기 기판이 비전도성인 경우, 상기 유전체막(210)은 생략될 수 있다. 상기 유전체막(210)으로는 산화실리콘(SiO2), 산화마그네슘(MgO) 또는 질화질리콘(SiN)을 사용할 수 있다.
전극패턴(230), N형 본딩 패드(250) 및 P형 본딩 패드(240)는 전기 전도성이 우수한 금속을 사용할 수 있다.
이하, 플립칩형 발광셀을 갖는 발광다이오드 칩용 서브 마운트 기판의 제작 방법을 설명한다.
기판(200)을 요철 형상으로 형성하여 N영역과 P영역으로 정의한다. 상기의 N영역과 P영역은 본딩될 발광다이오드 칩(1000)의 N형 금속 범퍼(180)와 P형 금속 범퍼(170)의 크기에 따라 그 폭과 높이 및 형상이 매우 다양하게 변화될 수 있다. 본 실시예에서는, 기판(200)의 철부가 N영역이 되고, 기판의 요부가 P영역(A)이 된다. 이러한 형상의 기판(200)은 별도의 주형을 이용하여 제조될 수도 있고, 소정의 식각공정을 이용하여 제조될 수도 있다. 즉, 기판(200)상에 P영역을 노출시키는 마스크를 형성한 다음, 노출된 기판(200)의 일부를 제거하여 리세스된 P영역을 형성한다. 이후, 마스크를 제거하면 리세스된 P영역과 상대적으로 돌출된 N영역이 형성된다. 또한, 기계적 가공을 통해 리세스된 P영역을 형성할 수도 있다.
이후, 전체 구조상에 유전체막(210)을 형성한다. 이때, 기판(200)으로 도전성 물질을 사용하지 않을 경우에는 유전체막(210)을 형성하지 않을 수도 있다. 열 전도율의 향상을 위해 전기 전도성이 우수한 금속 기판을 사용할 경우, 유전체막(210)을 형성하여 충분한 절연 역할을 할 수 있도록 한다.
유전체막(210) 상에 인접한 N영역과 P영역을 하나의 쌍으로 연결하는 전극패턴들(230)을 형성한다. 스크린 인쇄 방법으로 전극패턴들(230)을 형성하거나, 전극층을 증착한 후, 사진 및 식각공정을 사용하여 패턴닝하여 전극패턴들(230)을 형성할 수 있다.
발광다이오드 칩(1000)의 P형 금속범퍼(170)가 P영역 상의 전극패턴(230)에 본딩되고, N형 금속범퍼(180)가 N영역 상의 전극패턴(230)에 본딩되므로써, 상기 발광다이오드 칩(1000)과 서브 마운트 기판(2000)이 본딩된다. 이때, 상기 발광다이오드 칩(1000)의 발광셀들이 전극패턴들(230)에 의해 직렬 연결되어, 직렬접속된 발광셀 어레이를 형성한다. 상기 직렬접속된 발광셀 어레이의 양단에 P형 본딩패드(240)와 N형 본딩패드(250)가 위치하여 본딩와이어들(도 4 또는 도 5의 19a 및 19b)에 각각 연결된다.
이때, 금속범프(170, 180)와 전극패턴들(230) 및 본딩 패드들(240, 250)은 다양한 본딩 방법을 통해 본딩될 수 있으며, 예컨대 공융온도를 이용한 공융(Eutectic)법을 통해 본딩될 수 있다.
이때, 직렬 접속되는 발광셀의 개수는 사용하고자 하는 전원 및 사용 전력에 따라 다양하게 변화될 수 있으며, 도 7a 및 도 7b를 참조하여 설명한 바와 같은 개수로 형성될 수 있다.
도 8b를 참조하면, 도 8a와 같이 기판(110) 상에 복수개의 발광셀들이 배열되는 것이 아니라, 개개의 발광셀(100a 내지 100c)이 서브 마운트 기판(2000) 상에 별개로 본딩될 수 있다. 또한, 도 8a의 발광다이오드 칩(1000)에서 레이저를 사용하여 기판(110)을 분리하거나, 화학기계적연마기술을 사용하여 상기 기판(110)을제거할 수 있다. 이때, 인접한 발광셀(100a 내지 100c)의 N형 금속 범퍼(170)와 P형 금속범퍼(180)가 서브 마운트 기판(2000)에 형성된 전극패턴들(230)에 본딩되어 상기 발광셀들이 전기적으로 직렬 연결된다.
도 8c를 참조하면, 다수의 N영역과 P영역이 정의된 평평한 기판(200) 상에 인접한 N영역(A)과 P영역(B)을 각각 연결하는 전극패턴들(230)을 형성한 다음, 발광다이오드 칩(1000)을 서브 마운트 기판(2000)에 실장할 수 있다. 즉, 도 8a와 달리, 소정의 패턴이 형성되지 않은 기판(200)상에 전극패턴들(230)을 형성한 다음, 발광다이오드 칩(1000)의 인접한 발광셀의 N형 금속 범퍼(170)와 P형 금속 범퍼(180)가 전기적으로 연결되도록 할 수 있다.
또한, 발광다이오드 칩(1000)내의 발광셀에 N형 및 P형 금속 범퍼(170, 180)를 형성하지 않고, 서브 마운트 기판(2000) 상의 N영역(B) 및 P영역(A)에 각각 금속범퍼(170, 180)를 형성할 수도 있다. 이때, 금속범퍼(170, 180)와 본딩되기 위해 N형 및 P형 반도체층(130, 150) 상에 소정의 금속전극(미도시)이 더 형성될 수도 있다.
또한, 본 발명에서는 가정용 전원에서 사용하기 위해 상기 발광다이오드 칩(1000) 내에 별도의 브리지 회로를 구성할 수 있다. 또한, 상기의 직렬접속된 발광셀 어레이들을 두개 이상 형성되도록 하여 이들을 병렬연결하여 가정용 전원으로 구동시킬 수 있다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 질화물 반도체 발광 칩;
    상기 기판과 상기 질화물 반도체 발광 칩 사이에 위치한 유전체막;
    상기 질화물 반도체 발광 칩과 상기 기판 사이에 위치한 복수의 전극 패턴; 및
    상기 질화물 반도체 발광 칩과 이격되어 상기 기판의 가장자리에 위치한 본딩패드를 포함하고,
    상기 질화물 반도체 발광 칩은,
    제1 질화물 반도체층, 반절연층, 절연성 질화물 반도체층 중 어느 하나를 포함하는 제1 표면과 제2 질화물 반도체층을 포함하는 제2 표면을 포함하고, 상기 제2 표면은 상기 제1 질화물 반도체층의 일부를 노출시키는 복수의 영역을 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  2. 청구항 1에 있어서, 상기 복수의 전극 패턴은 상기 본딩 패드를 상기 질화물 반도체 발광 칩에 접속시키는 것을 특징으로 하는 발광 다이오드 패키지.
  3. 청구항 1에 있어서, 상기 기판은 복수의 요부를 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  4. 청구항 1에 있어서, 교류 전원을 포함하는 회로를 더 포함하며, 상기 질화물 반도체 발광 칩이 상기 회로에 접속된 것을 특징으로 하는 발광 다이오드 패키지.
  5. 청구항 4에 있어서, 상기 회로는 다이오드를 포함하는 정류기를 포함하며, 상기 다이오드는 광을 발하도록 구성된 것을 특징으로 하는 발광 다이오드 패키지.
  6. 청구항 1에 있어서, 상기 질화물 반도체 발광 칩의 상면을 덮는 투명층을 더 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  7. 청구항 1에 있어서, 상기 투명층은 Al2O3, Si, SiC, ZnO, GaAs, GaP, LiAl2O3, BN, AlN 및 GaN 중 하나를 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  8. 청구항 1에 있어서, 상기 유전체막은 다층막을 포함하며, 상기 다층막은 SiO2, MgO 또는 SiN을 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  9. 청구항 1에 있어서, 상기 기판은 전기 전도성 재료를 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  10. 청구항 9에 있어서, 상기 전기 전도성 재료는 SiC, Si, Ge, SiGe, AlN 또는 금속을 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  11. 청구항 1에 있어서, 상기 발광 다이오드 패키지가 배치되는 인쇄회로기판을 더 포함하는 것을 특징으로 하는 발광다이오드 패키지.
  12. 청구항 11에 있어서, 상기 질화물 반도체 발광 칩 상에 배치되는 몰딩 부재를 더 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  13. 청구항 12에 있어서, 상기 몰딩 부재는 렌즈 형태를 포함하는 것을 특징으로 하는 발광다이오드 패키지.
  14. 청구항 12에 있어서, 상기 질화물 반도체 발광 칩의 하부에 배치된 반사면을 더 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  15. 청구항 1에 있어서, 상기 질화물 반도체 발광 칩 상에 배치된 제1 몰딩 부재를 더 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  16. 청구항 15에 있어서, 상기 제1 몰딩 부재와 상기 질화물 반도체 발광 칩 사이에 배치된 형광체를 더 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  17. 청구항 16에 있어서, 상기 제1 몰딩 부재 상에 배치된 제2 몰딩 부재를 더 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  18. 청구항 17에 있어서, 상기 제2 몰딩 부재 또는 상기 제1 몰딩 부재 내에 배치된 형광체를 더 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  19. 청구항 17에 있어서, 상기 제1 몰딩 부재는 단차부를 포함하는 것을 특징으로 하는 발광 다이오드 패키지.
  20. 청구항 19에 있어서, 상기 제2 몰딩 부재는 상기 단차부 상에 배치된 것을 특징으로 하는 발광 다이오드 패키지.
KR1020110055804A 2011-06-09 2011-06-09 발광다이오드 패키지 KR101171292B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110055804A KR101171292B1 (ko) 2011-06-09 2011-06-09 발광다이오드 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110055804A KR101171292B1 (ko) 2011-06-09 2011-06-09 발광다이오드 패키지

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020050026078A Division KR101161384B1 (ko) 2005-03-11 2005-03-29 직렬접속된 발광셀 어레이를 갖는 발광다이오드 칩을탑재한 발광다이오드 패키지

Publications (2)

Publication Number Publication Date
KR20110068966A true KR20110068966A (ko) 2011-06-22
KR101171292B1 KR101171292B1 (ko) 2012-08-07

Family

ID=44401036

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110055804A KR101171292B1 (ko) 2011-06-09 2011-06-09 발광다이오드 패키지

Country Status (1)

Country Link
KR (1) KR101171292B1 (ko)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002329896A (ja) * 2001-05-02 2002-11-15 Kansai Tlo Kk Ｌｅｄ面発光装置
US20040206970A1 (en) * 2003-04-16 2004-10-21 Martin Paul S. Alternating current light emitting device

Also Published As

Publication number Publication date
KR101171292B1 (ko) 2012-08-07

Similar Documents

Publication Publication Date Title
US8076680B2 (en) LED package having an array of light emitting cells coupled in series
KR101186644B1 (ko) 직렬접속된 발광셀 어레이를 갖는 발광다이오드 칩을탑재한 발광다이오드 패키지
US7723736B2 (en) Light emitting device having a plurality of light emitting cells and package mounting the same
KR20060136100A (ko) 직렬접속된 발광셀 어레이를 갖는 발광다이오드 칩을탑재한 발광다이오드 패키지
KR101161384B1 (ko) 직렬접속된 발광셀 어레이를 갖는 발광다이오드 칩을탑재한 발광다이오드 패키지
KR101248513B1 (ko) 직렬접속된 발광셀 어레이를 갖는 발광다이오드 칩을탑재한 고 플럭스 발광다이오드 램프
KR101121730B1 (ko) 발광다이오드 패키지
KR101142961B1 (ko) 직렬접속된 발광셀 어레이를 갖는 발광다이오드 칩을탑재한 발광다이오드 램프
KR101171292B1 (ko) 발광다이오드 패키지
KR101161399B1 (ko) 발광다이오드 칩을 탑재한 발광다이오드 패키지
KR101121727B1 (ko) 직렬접속된 발광셀 어레이를 갖는 발광다이오드 칩을탑재한 발광다이오드 패키지
KR101258231B1 (ko) 발광다이오드 칩을 탑재한 발광다이오드 패키지
KR101216935B1 (ko) 발광 다이오드 패키지의 제조 방법
KR101248516B1 (ko) 발광 다이오드 패키지

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
A302 Request for accelerated examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150608

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160601

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 8