KR20110068238A - 액정표시장치 및 액정표시장치의 구동방법 - Google Patents

액정표시장치 및 액정표시장치의 구동방법 Download PDF

Info

Publication number
KR20110068238A
KR20110068238A KR1020090125100A KR20090125100A KR20110068238A KR 20110068238 A KR20110068238 A KR 20110068238A KR 1020090125100 A KR1020090125100 A KR 1020090125100A KR 20090125100 A KR20090125100 A KR 20090125100A KR 20110068238 A KR20110068238 A KR 20110068238A
Authority
KR
South Korea
Prior art keywords
voltage
thin film
film transistor
gate
electrode
Prior art date
Application number
KR1020090125100A
Other languages
English (en)
Other versions
KR101649698B1 (ko
Inventor
유창일
김용엽
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020090125100A priority Critical patent/KR101649698B1/ko
Publication of KR20110068238A publication Critical patent/KR20110068238A/ko
Application granted granted Critical
Publication of KR101649698B1 publication Critical patent/KR101649698B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/3406—Control of illumination source
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은 액정표시장치 및 액정표시장치의 구동 방법에 관한 것으로서, 각 화소 내에 형성된 박막 트랜지스터의 문턱전압이 변화하는 경우에 변화된 문턱전압에 맞게 조절한 게이트 고전압 및 게이트 저전압을 박막 트랜지스터의 게이트 전극에 공급함으로써, 화상의 품질이 향상된 액정표시장치 및 액정표시장치의 구동 방법에 관한 것이다. 이러한 본 발명에 따른 액정표시장치는, 표시 영역과 비표시 영역이 정의되며, 상기 표시 영역에는 다수의 게이트 라인과 데이터 라인이 교차하여 다수의 화소가 정의되고, 상기 게이트 라인에는 게이트 고전압과 게이트 저전압이 인가되고 데이터 라인에는 데이터 전압이 인가되는 기판; 상기 각 화소의 게이트 라인과 데이터 라인이 교차하는 영역에 형성된 제 1 박막 트랜지스터; 상기 기판 상의 비표시 영역에 형성되며, 제 1 박막 트랜지스터와 동일한 특성을 가지는 제 2 박막 트랜지스터; 및 소정 시간 동안 상기 제 2 박막 트랜지스터의 게이트 전극에는 게이트 고전압과 게이트 저전압과 유사한 전압을 인가하고 소스 전극에는 데이터 전압과 유사한 전압을 인가한 후에, 상기 제 2 박막 트랜지스터의 게이트 전극에 인가하는 제 1 전압을 변화시키면서 소스 전극에 제 2 전압을 인가하여 드레인 전극으로부터 피드백 받은 제 3 전압을 분석하여 제 2 박막 트랜지스터의 문턱전압을 알아내어 상기 문턱전압이 게이트 고전압과 게이트 저전압 사이에 있도록 게이트 고전압과 게이트 저전압을 변화시키는 피드백 분석부; 를 포함하여 구성된다.
액정표시장치, 박막 트랜지스터, 문턱 전압

Description

액정표시장치 및 액정표시장치의 구동방법{LIGUID CRYSTAL DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 액정표시장치 및 액정표시장치의 구동 방법에 관한 것으로서, 각 화소 내에 형성된 박막 트랜지스터의 문턱전압이 변화하는 경우에 변화된 문턱전압에 맞게 조절한 게이트 고전압 및 게이트 저전압을 박막 트랜지스터의 게이트 전극에 공급함으로써, 화상의 품질이 향상된 액정표시장치 및 액정표시장치의 구동 방법에 관한 것이다.
일반적으로 액정표시장치는 경량, 박형, 저소비 전력구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 이에 따라 액정표시장치는 노트북 PC와 같은 휴대용 컴퓨터, 사무 자동화 기기, 오디오/비디오 기기 등으로 널리 이용되고 있다.
통상적으로 액정표시장치는 매트릭스형태로 배열된 다수의 제어용 스위칭 소자에 인가되는 영상신호에 따라 광의 투과량이 조절되어 화면에 원하는 화상을 표시하게 된다.
이러한 액정표시장치는 상부기판인 컬러필터 기판과 하부기판인 박막트랜지 스터 어레이 기판이 서로 대향하고 상기 두 기판 사이에는 액정층이 충진된 액정패널과, 상기 액정패널에 주사신호 및 화상정보를 공급하여 액정패널을 동작시키는 구동부를 포함하여 구성된다.
이하, 첨부한 도면을 참조하여 종래의 일반적인 액정표시장치에 대하여 설명하면 다음과 같다.
종래의 일반적인 액정표시장치는 박막 트랜지스터 어레이 기판과 컬러필터 기판으로 이루어지고 상기 두 기판 사이에 액정층이 형성된 액정패널이 구비된다.
도 1을 참조하면, 상기 박막 트랜지스터 어레이 기판(10)에는 게이트 라인(4)과 데이터 라인(5)이 교차하여 다수의 화소가 정의되고, 상기 각 화소에는 게이트 라인(4)과 데이터 라인(5)이 교차하는 영역에 박막 트랜지스터(2)가 형성되며, 각 화소에는 상기 박막 트랜지스터(2)와 연결된 화소전극(5)이 형성된다. 그리고, 도면에 상세히 도시하지 않았지만, 상기 컬러필터 기판(미도시)에는 상기 화소전극(3)과 함께 전계를 형성하여 각 화소를 구동하는 공통전극(미도시)이 형성된다.
상기와 같은 구성을 가지는 종래의 일반적인 액정표시장치는 사용 과정에서 각 화소 내에 형성된 박막 트랜지스터(2)의 문턱전압(Vth)의 변화에 의해 화상의 품질이 저하되는 문제가 발생하여 왔다.
각 화소 내에 형성된 박막 트랜지스터(2)의 문턱전압이 변화하는 주된 요인은 구동 시에 받는 스트레스이며, 박막 트랜지스터(2)의 문턱전압이 변화하는 정도는 박막 트랜지스터(2)를 이루고 있는 재료 또는 공정 조건에 따라 달라진다.
도 2a 내지 도 2c에는 게이트 라인(4)을 통해 박막 트랜지스터(2)의 게이트 전극에 공급되는 게이트 전압(VG)의 파형과, 데이터 라인(5)을 통해 박막 트랜지스터(2)의 소스 전극에 공급되는 데이터 전압(VD)의 파형과, 공통전압(Vcom)의 파형과, 각 화소의 충전/방전 특성 파형을 도시하였으며, 특히 도 2a는 박막 트랜지스터(2)의 문턱전압이 게이트 고전압(VGH)과 게이트 저전압(VGL) 사이에 있는 경우의 파형을 도시하였고, 도 2b는 박막 트랜지스터(2)의 문턱전압이 게이트 저전압(VGL)보다 낮은 경우의 파형을 도시하였으며, 도 2c는 박막 트랜지스터(2)의 문턱전압이 게이트 고전압(VGH)보다 높은 경우의 파형을 도시하였다.
도 2a를 참조하면, 박막 트랜지스터(2)의 문턱전압이 게이트 고전압(VGH)과 게이트 저전압 사이(VGL)에 있는 경우에, 각 화소는 데이터 전압(VD)에 의한 풀 차징이 이루어져서 정상 구동되므로 액정패널의 화질 저하 문제가 발생하지 않는다.
하지만, 도 2b를 참조하면, 박막 트랜지스터(2)의 문턱전압이 게이트 저전압(VGL)보다 낮은 경우에, 각 화소 내의 박막 트랜지스터(2)는 항상 구동되므로 데이터 전압(VD)이 인가될 때마다 차징 파형이 변동되어 액정패널의 화질이 저하되는 문제가 발생한다.
또한, 도 2c를 참조하면, 박막 트랜지스터(2)의 문턱전압이 게이트 고전압(VGH)보다 높은 경우에, 각 화소 내의 박막 트랜지스터(2)는 데이터 전압(VD)에 의한 풀차징이 이루어지지 못하여 액정패널의 화질이 저하되는 문제가 발생한다.
이와 같이, 액정표시장치의 사용 과정에서 박막 트랜지스터(2)의 문턱전압이 변화하여 액정표시장치의 제조 시에 설정한 문턱전압보다 낮아져서 게이트 저전압(VGL)보다 낮거나, 또는 액정표시장치의 제조 시에 설정한 문턱전압보다 높아져서 게이트 고전압(VGH)보다 높은 경우에는 액정패널의 화질이 저하되는 문제가 발생하게 됨을 알 수 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 각 화소 내에 형성된 박막 트랜지스터의 문턱전압이 변화하는 경우에 변화된 문턱전압에 맞게 조절한 게이트 고전압 및 게이트 저전압을 박막 트랜지스터의 게이트 전극에 공급하여, 화상의 품질이 향상된 액정표시장치 및 액정표시장치의 구동 방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 액정표시장치는, 표시 영역과 비표시 영역이 정의되며, 상기 표시 영역에는 다수의 게이트 라인과 데이터 라인이 교차하여 다수의 화소가 정의되고, 상기 게이트 라인에는 게이트 고전압과 게이트 저전압이 인가되고 데이터 라인에는 데이터 전압이 인가되는 기판; 상기 각 화소의 게이트 라인과 데이터 라인이 교차하는 영역에 형성된 제 1 박막 트랜지스터; 상기 기판 상의 비표시 영역에 형성되며, 제 1 박막 트랜지스터와 동일한 특성을 가지는 제 2 박막 트랜지스터; 및 소정 시간 동안 상기 제 2 박막 트랜지스터의 게이트 전극에는 게이트 고전압과 게이트 저전압과 유사한 전압을 인가하고 소스 전극에는 데이터 전압과 유사한 전압을 인가한 후에, 상기 제 2 박막 트랜지스터의 게이트 전극에 인가하는 제 1 전압을 변화시키면서 소스 전극에 제 2 전압을 인가하여 드레인 전극으로부터 피드백 받은 제 3 전압을 분석하여 제 2 박막 트랜지스터의 문턱전압을 알아내어 상기 문턱전압이 게이트 고전압 과 게이트 저전압 사이에 있도록 게이트 고전압과 게이트 저전압을 변화시키는 피드백 분석부; 를 포함하여 구성된 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 액정표시장치의 구동방법은, 각 화소에 제 1 박막 트랜지스터가 형성되고 각 화소를 제외한 영역에 상기 제 1 박막 트랜지스터와 동일한 특성을 가지는 제 2 박막 트랜지스터가 형성된 액정패널에 있어서, 소정 시간 동안 상기 제 2 박막 트랜지스터의 게이트 전극에는 제 1 박막 트랜지스터의 게이트 전극에 공급하는 전압과 유사한 전압을 인가하고 제 2 박막 트랜지스터의 소스 전극에는 제 1 박막 트랜지스터의 소스 전극에 공급하는 전압과 유사한 전압을 인가하는 단계; 상기 제 2 박막 트랜지스터의 게이트 전극에 인가하는 제 1 전압을 변화시키면서 소스 전극에 제 2 전압을 인가하여 드레인 전극으로부터 제 3 전압을 피드백 받는 단계; 피드백 받은 상기 제 3 전압을 분석하여 제 2 박막 트랜지스터의 문턱전압을 알아내는 단계; 및 상기 제 1 박막 트랜지스터의 게이트 전극에 공급하는 게이트 고전압과 게이트 저전압을 변화시켜 상기 문턱전압이 게이트 고전압과 게이트 저전압 사이에 있도록 하는 단계; 를 포함하여 이루어지는 것을 특징으로 한다.
상기와 같은 구성 및 구동 방법을 가지는 본 발명의 바람직한 실시예에 따른 액정표시장치는, 각 화소 내에 형성된 제 1 박막 트랜지스터와 동일한 특성을 가지는 제 2 박막 트랜지스터를 기판 상의 여유 공간에 형성하여 상기 제 2 박막 트랜지스터의 문턱전압을 알아낸 후에 제 1 박막 트랜지스터의 게이트 전극에 공급되는 게이트 고전압과 게이트 저전압을 변화시켜 제 2 박막 트랜지스터의 문턱전압이 게이트 고전압과 게이트 저전압 사이에 있도록 함으로써 제 1 박막 트랜지스터의 문턱전압도 게이트 고전압과 게이트 저전압 사이에 있도록 하여, 각 화소가 액정표시장치의 제조 시에 설계한 바와 같은 충전/방전 특성을 갖게 되므로, 화상의 품질이 향상되게 되는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 액정표시장치 및 액정표시장치의 제조 방법에 대하여 상세히 설명한다.
먼저, 본 발명의 바람직한 실시예에 따른 액정표시장치의 구성에 대하여 설명한다.
도 3에 도시한 바와 같이 본 발명의 바람직한 실시예에 따른 액정표시장치는, 표시 영역과 비표시 영역이 정의되며, 상기 표시 영역에는 다수의 게이트 라인(104)과 데이터 라인(105)이 교차하여 다수의 화소가 정의되고, 상기 게이트 라인(104)에는 게이트 고전압과 게이트 저전압이 인가되고 데이터 라인(105)에는 데이터 전압이 인가되는 제 1 기판(101); 상기 각 화소의 게이트 라인(104)과 데이터 라인(105)이 교차하는 영역에 형성된 제 1 박막 트랜지스터(102); 상기 제 1 기판(101) 상의 비표시 영역에 형성되며, 제 1 박막 트랜지스터(102)와 동일한 특성을 가지는 제 2 박막 트랜지스터(106); 및 소정 시간 동안 상기 제 2 박막 트랜지스터(106)의 게이트 전극에는 게이트 고전압과 게이트 저전압과 유사한 전압을 인 가하고 소스 전극에는 데이터 전압(VD)과 유사한 전압을 인가한 후에, 상기 제 2 박막 트랜지스터(106)의 게이트 전극에 인가하는 제 1 전압(V1)을 변화시키면서 소스 전극에 제 2 전압(V2)을 인가하여 드레인 전극(V3)으로부터 피드백 받은 제 3 전압(V3)을 분석하여 제 2 박막 트랜지스터(106)의 문턱전압을 알아내어 상기 문턱전압이 게이트 고전압과 게이트 저전압 사이에 있도록 게이트 고전압과 게이트 저전압을 변화시키는 피드백 분석부(108); 를 포함하여 구성된다.
그리고, 상기 제 2 박막 트랜지스터(106)의 드레인 전극과 접지 사이에 연결된 저항 소자(107)가 추가로 형성되며, 상기 제 3 전압(V3)의 레벨은 제 2 박막 트랜지스터(106)의 제 1 저항값과 상기 저항 소자(107)의 제 2 저항값에 의한 전압 분배에 의해 결정된다.
그리고, 상기 피드백 분석부(108)는 제 2 박막 트랜지스터(106)의 게이트 전극에 인가하는 제 1 전압(V1)을 변화시킬 때마다 제 2 박막 트랜지스터(106)의 드레인 전극으로부터 제 3 전압(V3)을 피드백 받으며, 상기 피드백 분석부(108)는 현재 피드백 받은 제 3 전압(V3)과 이전에 피드백 받은 제 3 전압(V3)의 레벨 차이가 소정 레벨 이상이면, 이전에 피드백 받은 제 3 전압(V3)에 대응되는 제 1 전압(V1)의 레벨을 제 2 박막 트랜지스터(106)의 문턱 전압이라고 결정한다.
이와 같은 구성을 가지는 본 발명의 바람직한 실시예에 따른 액정표시장치의 각 구성 요소에 대하여 상세히 설명하면 다음과 같다.
본 발명의 바람직한 실시예에 따른 액정표시장치는 박막 트랜지스터 어레이 기판인 제 1 기판(101)과 컬러필터 기판인 제 2 기판(미도시)으로 구성된 액정패널이 구비되며, 상기 액정패널의 제 1 기판(101)과 제 2 기판 사이에는 액정층(미도시)이 형성된다.
상기 제 1 기판(101)에는 표시 영역과 비표시 영역이 정의되며, 상기 표시 영역에는 다수의 게이트 라인(104)과 다수의 데이터 라인(105)이 서로 교차하여 정의된 다수의 화소가 마련된다.
상기 제 1 기판(101)의 표시 영역에 있어서 각 화소의 게이트 라인(104)과 데이터 라인(105)이 교차하는 영역에는 제 1 박막 트랜지스터(102)가 형성되고, 각 화소 내에는 상기 제 1 박막 트랜지스터(102)와 연결된 화소전극(103)이 형성된다.
도면에는 도시하지 않았지만, 상기 제 2 기판(미도시) 상에는 공통전압이 공급되는 공통전극(미도시)이 형성되는데, 상기 공통전극에 공급되는 공통전압은 화소전극에 공급되는 데이터 전압과 함께 수직 전계를 형성하여 액정을 구동한다. 이때, 상기 공통전극이 제 2 기판 상에 형성된 것을 예로 한 것은 설명의 편의를 위한 것이며, 상기 공통전극은 제 1 기판(101) 상에 형성됨으로써 공통전극에 인가된 공통전압이 화소전극(103)에 인가된 데이터 전압과 함께 수평 전계를 형성함으로써 액정을 구동할 수도 있을 것이다.
본 발명의 바람직한 실시예에 따른 액정표시장치는 제 1 기판(101) 상에 정의된 다수의 화소를 구동하기 위하여 타이밍 콘트롤러(109), 게이트 구동부(110), 데이터 구동부(111)와 같은 다양한 구동 수단이 구비된다.
상기 타이밍 콘트롤러(109)는 외부로부터 입력된 신호들을 이용하여 게이트 구동부(110)를 제어하기 위한 게이트 제어신호를 생성하고, 데이터 구동부(111)를 제어하기 위한 데이터 제어신호를 생성하며, 외부로부터의 화소 신호를 재정렬한 후에 데이터 구동부(111)에 공급한다.
상기 게이트 제어신호로는 게이트 스타트 펄스(Gate Start Pulse ; GSP), 게이트 시프트 클럭(Gate Shift Clock ; GSC), 게이트 출력 인에이블 신호(Gate Output Enable ; GOE) 등이 있으며, 데이터 제어신호는 소스 스타트 펄스(Source Start Pulse ; SSP), 소스 시프트 클럭(Source Shift Clock ; SSC), 소스 출력 인에이블 신호(Source Output Enable ; SOE), 극성제어 신호(Polarity ; POL) 등이 있다.
상기 게이트 구동부(110)는 타이밍 제어부(109)로부터 공급받은 게이트 스타트 펄스(GSP)를 게이트 시프트 클럭(GSC)에 따라 시프트시켜 게이트 라인(104)에 순차적으로 게이트 고전압을 공급하여 해당 게이트 라인(104)에 연결된 제 1 박막 트랜지스터(102)가 턴온되도록 하고, 게이트 라인(104)에 게이트 고전압을 공급하지 않는 기간에는 게이트 저전압을 공급한다.
상기 데이터 구동부(111)는 타이밍 제어부(109)로부터 공급받은 소스 스타트 펄스(SSP)를 소스 시프트 클럭(SSC)에 따라 시프트시켜 샘플링 신호를 발생하며, 상기 샘플링 신호에 응답하여 상기 화소 신호를 일정 단위씩 순차적으로 입력하여 래치한 후에, 래치된 하나의 수평화소열분의 디지털 화소 신호를 아날로그 정극성 데이터 전압 또는 부극성 데이터 전압으로 변환하여 데이터 라인에 공급한다. 따라 서, 게이트 고전압에 의해 턴온된 제 1 박막 트랜지스터(102)와 연결된 화소전극(103)에는 화소전압이 공급되게 된다.
도 3을 참조하면, 상기 제 1 기판(101) 상의 비표시 영역에는 제 1 박막 트랜지스터(102)와 동일한 특성을 가지는 제 2 박막 트랜지스터(106)가 형성되고, 상기 제 2 박막 트랜지스터(106)의 드레인 전극과 접지 사이에 연결된 저항 소자(107)가 형성된다. 이때, 상기 제 2 박막 트랜지스터(106)의 드레인 전극과 저항 소자(107)의 접점의 전압 레벨은 제 2 박막 트랜지스터(106)의 제 1 저항값과 저항 소자(107)의 제 2 저항값에 의한 전압 분배에 의해 결정된다.
도 3에는 상기 제 2 박막 트랜지스터(106) 및 저항 소자(107)가 제 1 기판(101)의 왼쪽 상부 모서리에 형성된 것을 그 예로 하였지만 본 발명이 이에 한정되는 것은 아니며, 상기 제 2 박막 트래지스터(106) 및 저항 소자(107)는 제 1 기판(101) 상의 모서리를 비롯하여 여유 공간이라면 어느 곳이든 형성가능할 것이다.
상기 제 2 박막 트랜지스터(106)의 게이트 전극, 소스 전극 및 드레인 전극은 피드백 분석부(108)에 연결된다.
상기 피드백 분석부(108)는 소정 시간 동안 제 2 박막 트랜지스터(106)의 게이트 전극에는 표시 영역 내의 화소에 공급되는 게이트 전압과 유사한 파형의 전압을 인가하고 소스 전극에는 데이터 전압과 유사한 파형의 전압을 인가한 후에, 제 2 박막 트랜지스터(106)의 게이트 전극에 인가하는 제 1 전압(V1)을 변화시키면서 소스 전극에 제 2 전압(V2)을 인가하여 드레인 전극으로부터 피드백 받은 제 3 전압(V3)을 분석하여 제 2 박막 트랜지스터(106)의 문턱전압을 알아낸 후에, 상기 게 이트 고전압과 게이트 저전압을 변화시켜 문턱전압이 게이트 고전압과 게이트 저전압 사이에 있도록 한다. 이때, 상기 피드백 분석부(108)는 상기 제 2 박막 트랜지스터(106)를 제 1 박막 트랜지스터(102)와 유사하게 구동하는 제 1 구동과, 제 2 박막 트랜지스터(106)의 드레인 전극으로부터 제 3 전압(V3)을 피드백 받아 분석하여 게이트 고전압과 게이트 저전압을 변화시켜 문턱전압이 게이트 고전압과 게이트 저전압 사이에 있도록 하는 제 2 구동은 소정 주기로 반복 수행한다.
즉, 상기 피드백 분석부(106)는 제 2 박막 트랜지스터(106)의 게이트 전극에 인가하는 제 1 전압(V1)을 변화시킬 때마다 제 2 박막 트랜지스터(106)의 드레인 전극으로부터 제 3 전압(V3)을 피드백 받으며, 현재 피드백 받은 제 3 전압(V3)과 이전에 피드백 받은 제 3 전압(V3)의 레벨 차이가 소정 레벨 이상이면, 이전에 피드백 받은 제 3 전압(V3)에 대응되는 제 1 전압(V1)과 현재 피드백 받은 제 3 전압(V3)에 대응되는 제 1 전압(V1) 사이에 제 2 박막 트랜지스터(106)의 문턱전압이 존재한다고 할 수 있다.
상기 제 1 박막 트랜지스터(102)와 제 2 박막 트랜지스터(106)는 특성이 동일하고 특성이 변화하는 정도도 유사하므로, 상기와 같이 피드백 분석부(108)가 제 2 박막 트랜지스터(106)의 문턱전압을 알아낸 후에 게이트 고전압과 게이트 저전압이 변화되도록 하여 제 2 박막 트랜지스터(106)의 문턱전압이 게이트 고전압과 게이트 저전압 사이에 있도록 하되 그 게이트 고전압과 게이트 저전압이 제 1 박막 트랜지스터(102)에 공급된다면 각 화소가 정상적인 충전/방전 특성을 가지게 되도록 최적화하면, 제 1 박막 트랜지스터(102)의 문턱전압이 게이트 고전압과 게이트 저전압 사이에 있되 각 화소가 정상적인 충전/방전 특성을 가질 수 있도록 최적화되게 되므로 제 1 박막 트랜지스터(102)는 액정표시장치의 제조 시에 설계한 바와 같이 정상적으로 구동되게 된다.
이때, 상기 피드백 분석부(108)가 게이트 고전압과 게이트 저전압이 변화되도록 하여 제 2 박막 트랜지스터(106)의 문턱전압이 게이트 고전압과 게이트 저전압 사이에 있도록 하기 위해서는, 게이트 고전압과 게이트 저전압을 변화시키기 위한 명령 신호를 타이밍 콘트롤러(108) 또는 게이트 구동부(110)에 제공하며, 이로써 타이밍 콘트롤러(108) 또는 게이트 구동부(110)는 그 명령 신호를 이용하여 게이트 라인(104)에 공급되는 게이트 고전압과 게이트 저전압의 레벨이 변화되도록 한다.
도 3에는 상기 피드백 분석부(108)가 타이밍 콘트롤러(109) 내부에 형성된 것을 그 예로 하였지만 본 발명이 이에 한정되는 것은 아니며, 상기 피드백 분석부(108)는 타이밍 콘트롤러(109)와는 별도로 구성될 수 있으며 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 예가 가능할 것이다.
이하, 상술한 바와 같은 구성을 가지는 본 발명의 바람직한 실시예에 따른 액정표시장치를 구동하는 방법에 대하여 설명하면 다음과 같다.
먼저, 소정 시간동안 상기 제 2 박막 트랜지스터(102)의 게이트 전극에는 제 1 박막 트랜지스터(102)의 게이트 전극에 공급하는 게이트 고전압 및 게이트 저전압과 유사한 전압을 공급하고, 소스 전극에는 제 1 박막 트랜지스터(102)의 소스 전극에 공급하는 데이터 전압과 유사한 전압을 공급함으로써 제 2 박막 트랜지스터(106)를 제 1 박막 트랜지스터(102)와 유사하게 구동한다.
다음으로, 상기 제 2 박막 트랜지스터(106)의 게이트 전극에 인가하는 제 1 전압(V1)을 변화시키면서 소스 전극에 제 2 전압(V2)을 인가하여 드레인 전극으로부터 제 3 전압(V3)을 피드백 받는다. 이때, 상기 제 2 박막 트랜지스터(106)의 게이트 전극에 인가하는 제 1 전압(V1)을 변화시킬 때마나 제 2 박막 트랜지스터(106)의 드레인 전극으로부터 제 3 전압(V3)을 피드백 받는다.
다음으로, 피드백 받은 상기 제 3 전압(V3)을 분석하여 제 2 박막 트랜지스터(106)의 문턱전압을 알아낸다. 이때, 현재 타이밍에 피드백 받은 제 3 전압(V3)과 이전 타이밍에 피드백 받은 제 3 전압(V3)의 레벨 차이가 소정 레벨 이상이면, 이전 타이밍에 피드백 받은 제 3 전압(V3)에 대응되는 제 1 전압(V1)의 레벨을 제 2 박막 트랜지스터(106)의 문턱 전압이라고 결정한다.
다음으로, 상기 제 1 박막 트랜지스터(102)의 게이트 전극에 공급하는 게이트 고전압과 게이트 저전압을 변화시켜 상기 제 2 박막 트랜지스터(106)의 문턱전압이 게이트 고전압과 게이트 저전압 사이에 있도록 한다. 이와 같이 제 2 박막 트랜지스터(106)의 문턱전압이 게이트 고전압과 게이트 저전압 사이에 있도록 하되 그 게이트 고전압과 게이트 저전압이 제 1 박막 트랜지스터(102)에 공급된다면 각 화소가 정상적인 충전/방전 특성을 가지게 되도록 최적화하면, 제 1 박막 트랜지스터(102)의 문턱전압이 게이트 고전압과 게이트 저전압 사이에 있되 각 화소가 정상적인 충전/방전 특성을 가질 수 있도록 최적화되게 되는데, 이는 상기 제 1 박막 트랜지스터(102)와 제 2 박막 트랜지스터(106)는 특성이 동일하고 특성이 변화하는 정도도 유사하기 때문이다.
상기 제 2 박막 트랜지스터(106)를 제 1 박막 트랜지스터(102)와 유사하게 구동하는 첫 번째 단계와, 제 2 박막 트랜지스터(106)를 제 1 박막 트랜지스터(102)와 유사하게 구동하는 첫 번째 단계를 제외한 나머지 단계들은 수정 주기를 두고 반복 수행된다.
상술한 바와 같은 본 발명의 바람직한 실시예에 따른 액정표시장치를 구동하는 방법의 일 예를 도 5와 도 6을 참조하여 제시하면 다음과 같다.
도 5에는 제 2 박막 트랜지스터(106)의 게이트 전극에 인가하는 제 1 전압(V1)의 파형과 제 2 전압(V2)의 파형의 일 예를 도시하였다. 그리고, 도 6에는 제 2 박막 트랜지스터(106)의 게이트 전극에 인가하는 제 1 전압(V1)을 변화시키면서 제 3 전압(V3)을 측정하였을 때 제 3 전압(V3)의 파형의 일 예를 도시하였으며, 즉 제 1 전압(V1)을 -10[V], -5[V], 0[V], 5[V], 10[V]로 변화시키면서 제 3 전압(V3)을 측정하였을 때 제 3 전압(V3)의 파형의 일 예를 도시하였다.
도 6을 참조하면, 상기 제 2 박막 트랜지스터(106)의 게이트 전극에 인가하는 제 1 전압(V1)을 -5[V]에서 0[V]로 변화시켰을 때 제 3 전압(V3)의 파형의 변화 폭이 급격히 늘어났으므로, 제 2 박막 트랜지스터(106)의 문턱전압은 -5[V]~0[V]라고 추측할 수 있다.
따라서, 본 발명의 바람직한 실시예에 따른 액정표시장치에서는 제 3 전 압(V3)의 일정 전압 변동 폭을 기준으로 하여 이와 동일한 수준의 전압 변동을 발생시키는 제 1 전압(V1)을 모니터링하여, 최초 추출된 제 2 박막 트랜지스터(106)의 문턱 전압에서 다음 추출 시에 변화된 만큼 게이트 고전압과 게이트 저전압을 변화시키면, 문턱 전압, 게이트 고전압 및 게이트 저전압 간의 상대적인 전위가 항상 동일하게 유지되게 된다. 이로써 각 화소는 최초 설계한 바와 같이 충/방전 특성을 사용기간 동안 계속 유지할 수 있게 된다.
도 1은 종래의 일반적인 액정표시장치의 박막 트랜지스터 어레이 기판을 나타낸 회로도.
도 2a에는 박막 트랜지스터의 문턱전압이 게이트 고전압과 게이트 저전압 사이에 있는 경우에 있어서 게이트 전압, 데이터 전압, 공통전압 및 각 화소의 충전/방전 특성 파형을 시뮬레이션한 결과.
도 2b에는 박막 트랜지스터의 문턱전압이 게이트 저전압보다 낮은 경우에 있어서 게이트 전압, 데이터 전압, 공통전압 및 각 화소의 충전/방전 특성 파형을 시뮬레이션한 결과.
도 2c에는 박막 트랜지스터의 문턱전압이 게이트 고전압보다 높은 경우에 있어서 게이트 전압, 데이터 전압, 공통전압 및 각 화소의 충전/방전 특성 파형을 시뮬레이션한 결과.
도 3은 본 발명의 바람직한 실시예에 따른 액정표시장치의 제 1 기판을 나타낸 회로도.
도 4는 도 3의 제 2 박막 트랜지스터와 저항소자가 형성된 영역을 확대하여 도시한 회로도.
도 5는 도 3의 제 2 박막 트랜지스터의 게이트 전극에 인가하는 제 1 전압의 파형과 제 2 전압의 파형의 일 예를 시뮬레이션한 결과.
도 6은 도 3의 제 2 박막 트랜지스터의 게이트 전극에 인가하는 제 1 전압을 변화시키면서 제 3 전압을 측정하였을 때 제 3 전압의 파형의 일 예를 시뮬레이션 한 결과.
**도면의 주요 부분에 대한 부호의 설명**
101 : 제 1 기판 102 : 제 1 박막 트랜지스터
103 : 화소 전극 104 : 게이트 라인
105 : 데이터 라인 106 : 제 2 박막 트랜지스터
107 : 저항 소자 108 : 피드백 분석부
109 : 타이밍 콘트롤러 110 : 게이트 구동부
111 : 데이터 구동부

Claims (9)

  1. 표시 영역과 비표시 영역이 정의되며, 상기 표시 영역에는 다수의 게이트 라인과 데이터 라인이 교차하여 다수의 화소가 정의되고, 상기 게이트 라인에는 게이트 고전압과 게이트 저전압이 인가되고 데이터 라인에는 데이터 전압이 인가되는 기판;
    상기 각 화소의 게이트 라인과 데이터 라인이 교차하는 영역에 형성된 제 1 박막 트랜지스터;
    상기 기판 상의 비표시 영역에 형성되며, 제 1 박막 트랜지스터와 동일한 특성을 가지는 제 2 박막 트랜지스터; 및
    소정 시간 동안 상기 제 2 박막 트랜지스터의 게이트 전극에는 게이트 고전압과 게이트 저전압과 유사한 전압을 인가하고 소스 전극에는 데이터 전압과 유사한 전압을 인가한 후에, 상기 제 2 박막 트랜지스터의 게이트 전극에 인가하는 제 1 전압을 변화시키면서 소스 전극에 제 2 전압을 인가하여 드레인 전극으로부터 피드백 받은 제 3 전압을 분석하여 제 2 박막 트랜지스터의 문턱전압을 알아내어 상기 문턱전압이 게이트 고전압과 게이트 저전압 사이에 있도록 게이트 고전압과 게이트 저전압을 변화시키는 피드백 분석부;
    를 포함하여 구성된 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서, 상기 제 2 박막 트랜지스터의 드레인 전극과 접지 사이에 연결된 저항 소자가 추가로 형성되며,
    상기 제 3 전압의 레벨은 제 2 박막 트랜지스터의 제 1 저항값과 상기 저항 소자의 제 2 저항값에 의한 전압 분배에 의해 결정되는 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서, 상기 피드백 분석부는 제 2 박막 트랜지스터의 게이트 전극에 인가하는 제 1 전압을 변화시킬 때마다 제 2 박막 트랜지스터의 드레인 전극으로부터 제 3 전압을 피드백 받으며,
    상기 피드백 분석부는 현재 피드백 받은 제 3 전압과 이전에 피드백 받은 제 3 전압의 레벨 차이가 소정 레벨 이상이면, 이전에 피드백 받은 제 3 전압에 대응되는 제 1 전압과 현재 피드백 받은 제 3 전압에 대응되는 제 1 전압 사이에 제 2 박막 트랜지스터의 문턱 전압이 존재한다고 결정하는 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서, 상기 제 2 박막 트랜지스터는 기판의 모서리에 대응되는 영역에 형성된 것을 특징으로 하는 액정표시장치.
  5. 제 1 항에 있어서, 상기 피드백 분석부는 소정 시간 동안 상기 제 2 박막 트랜지스터의 게이트 전극에는 게이트 고전압과 게이트 저전압과 유사한 전압을 인가하고 소스 전극에는 데이터 전압과 유사한 전압을 인가하는 제 1 구동과, 상기 제 2 박막 트랜지스터의 게이트 전극에 인가하는 제 1 전압을 변화시키면서 소스 전극에 제 2 전압을 인가하여 드레인 전극으로부터 피드백 받은 제 3 전압을 분석하여 제 2 박막 트랜지스터의 문턱전압을 알아내어 상기 문턱전압이 게이트 고전압과 게이트 저전압 사이에 있도록 게이트 고전압과 게이트 저전압을 변화시키되 상기 게이트 고전압과 게이트 전압이 제 1 박막 트랜지스터에 공급된다면 각 화소가 정상적인 충전/방전 특성을 가지게 되도록 최적화하는 제 2 구동을 소정 주기로 반복 수행하는 것을 특징으로 하는 것을 특징으로 하는 액정표시장치.
  6. 각 화소에 제 1 박막 트랜지스터가 형성되고 각 화소를 제외한 영역에 상기 제 1 박막 트랜지스터와 동일한 특성을 가지는 제 2 박막 트랜지스터가 형성된 액정패널에 있어서,
    소정 시간 동안 상기 제 2 박막 트랜지스터의 게이트 전극에는 제 1 박막 트랜지스터의 게이트 전극에 공급하는 전압과 유사한 전압을 인가하고 제 2 박막 트랜지스터의 소스 전극에는 제 1 박막 트랜지스터의 소스 전극에 공급하는 전압과 유사한 전압을 인가하는 단계;
    상기 제 2 박막 트랜지스터의 게이트 전극에 인가하는 제 1 전압을 변화시키면서 소스 전극에 제 2 전압을 인가하여 드레인 전극으로부터 제 3 전압을 피드백 받는 단계;
    피드백 받은 상기 제 3 전압을 분석하여 제 2 박막 트랜지스터의 문턱전압을 알아내는 단계; 및
    상기 제 1 박막 트랜지스터의 게이트 전극에 공급하는 게이트 고전압과 게이트 저전압을 변화시켜 상기 문턱전압이 게이트 고전압과 게이트 저전압 사이에 있도록 하되 상기 게이트 고전압과 게이트 저전압이 제 1 박막 트랜지스터에 공급된다면 각 화소가 정상적인 충전/방전 특성을 가지게 되도록 최적화하는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 액정표시장치의 구동 방법.
  7. 제 6 항에 있어서, 상기 액정패널에는 제 2 박막 트랜지스터의 드레인 전극과 접지 사이에 연결된 저항 소자가 추가로 형성되며,
    상기 제 3 전압을 피드백 받는 단계에서, 제 3 전압의 레벨은 제 2 박막 트랜지스터의 제 1 저항값과 상기 저항 소자의 제 2 저항값에 의한 전압 분배에 의해 결정되는 것을 특징으로 하는 액정표시장치의 구동 방법.
  8. 제 6 항에 있어서, 상기 제 2 박막 트랜지스터의 게이트 전극에 인가하는 제 1 전압을 변화시키면서 소스 전극에 제 2 전압을 인가하여 드레인 전극으로부터 제 3 전압을 피드백 받는 단계에서, 상기 제 2 박막 트랜지스터의 게이트 전극에 인가하는 제 1 전압을 변화시킬 때마다 제 2 박막 트랜지스터의 드레인 전극으로부터 제 3 전압을 피드백 받는 것을 특징으로 하는 액정표시장치의 구동 방법.
  9. 제 6 항에 있어서, 상기 피드백 받은 제 3 전압을 분석하여 제 2 박막 트랜지스터의 문턱전압을 알아내는 단계에서, 현재 타이밍에 피드백 받은 제 3 전압과 이전 타이밍에 피드백 받은 제 3 전압의 레벨 차이가 소정 레벨 이상이면, 이전 타이밍에 피드백 받은 제 3 전압에 대응되는 제 1 전압과 현재 피드백 받은 제 3 전압에 대응되는 제 1 전압 사이에 제 2 박막 트랜지스터의 문턱 전압이 존재한다고 결정하는 것을 특징으로 하는 액정표시장치의 구동 방법.
KR1020090125100A 2009-12-15 2009-12-15 액정표시장치 및 액정표시장치의 구동방법 KR101649698B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090125100A KR101649698B1 (ko) 2009-12-15 2009-12-15 액정표시장치 및 액정표시장치의 구동방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090125100A KR101649698B1 (ko) 2009-12-15 2009-12-15 액정표시장치 및 액정표시장치의 구동방법

Publications (2)

Publication Number Publication Date
KR20110068238A true KR20110068238A (ko) 2011-06-22
KR101649698B1 KR101649698B1 (ko) 2016-08-31

Family

ID=44400512

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090125100A KR101649698B1 (ko) 2009-12-15 2009-12-15 액정표시장치 및 액정표시장치의 구동방법

Country Status (1)

Country Link
KR (1) KR101649698B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140049130A (ko) * 2012-10-12 2014-04-25 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
US8749300B2 (en) 2011-10-10 2014-06-10 Electronics And Telecommunications Research Institute DC voltage conversion circuit of liquid crystal display apparatus
KR101441958B1 (ko) * 2012-09-28 2014-09-18 엘지디스플레이 주식회사 박막트랜지스터 보상회로를 포함하는 액정표시장치
KR20160073446A (ko) * 2014-12-16 2016-06-27 엘지디스플레이 주식회사 액정표시장치
US10339886B2 (en) 2016-10-24 2019-07-02 Lg Display Co., Ltd. Display panel having gate driving circuit and method of monitoring characteristics of gate driving circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020064358A (ko) * 2000-10-23 2002-08-07 마쯔시다덴기산교 가부시키가이샤 액정표시장치 및 그 제조방법
KR20060033376A (ko) * 2004-10-15 2006-04-19 엘지전자 주식회사 유기 전계 발광 소자 및 이를 구동하는 방법
KR20080072588A (ko) * 2007-02-02 2008-08-06 인더스트리얼 테크놀로지 리서치 인스티튜트 게이트 드라이버를 위한 쉬프트 레지스터
KR20090072779A (ko) * 2007-12-28 2009-07-02 엘지디스플레이 주식회사 포토센서와 그 구동방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020064358A (ko) * 2000-10-23 2002-08-07 마쯔시다덴기산교 가부시키가이샤 액정표시장치 및 그 제조방법
KR20060033376A (ko) * 2004-10-15 2006-04-19 엘지전자 주식회사 유기 전계 발광 소자 및 이를 구동하는 방법
KR20080072588A (ko) * 2007-02-02 2008-08-06 인더스트리얼 테크놀로지 리서치 인스티튜트 게이트 드라이버를 위한 쉬프트 레지스터
KR20090072779A (ko) * 2007-12-28 2009-07-02 엘지디스플레이 주식회사 포토센서와 그 구동방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8749300B2 (en) 2011-10-10 2014-06-10 Electronics And Telecommunications Research Institute DC voltage conversion circuit of liquid crystal display apparatus
KR101441958B1 (ko) * 2012-09-28 2014-09-18 엘지디스플레이 주식회사 박막트랜지스터 보상회로를 포함하는 액정표시장치
US9019187B2 (en) 2012-09-28 2015-04-28 Lg Display Co., Ltd. Liquid crystal display device including TFT compensation circuit
KR20140049130A (ko) * 2012-10-12 2014-04-25 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
KR20160073446A (ko) * 2014-12-16 2016-06-27 엘지디스플레이 주식회사 액정표시장치
US10339886B2 (en) 2016-10-24 2019-07-02 Lg Display Co., Ltd. Display panel having gate driving circuit and method of monitoring characteristics of gate driving circuit

Also Published As

Publication number Publication date
KR101649698B1 (ko) 2016-08-31

Similar Documents

Publication Publication Date Title
CN109147688B (zh) 显示面板数据电压的控制方法、显示面板及显示设备
CN103295540B (zh) 有源矩阵显示面板的驱动方法及驱动装置、显示器
US9799291B2 (en) Pixel driving circuit and driving method thereof
CN107993629B (zh) 液晶显示装置的驱动方法
KR101798489B1 (ko) 감마전압 생성장치, 이를 포함하는 액정표시장치 및 액정표시장치의 구동방법
KR102371896B1 (ko) 표시 패널의 구동 방법 및 이를 수행하는 표시 장치
EP2178074B1 (en) Display apparatuses and methods of driving the same
KR20080001593A (ko) 액정표시장치 및 그 구동방법
KR101649698B1 (ko) 액정표시장치 및 액정표시장치의 구동방법
US9978326B2 (en) Liquid crystal display device and driving method thereof
KR102488272B1 (ko) 게이트 구동 회로를 가지는 표시패널
TW201314335A (zh) 像素防護線及多閘極線組態
KR20070116408A (ko) 액정 표시 장치 및 그의 구동 방법
KR20100074858A (ko) 액정표시장치
EP3038093A2 (en) Display device and driving method thereof
KR100965822B1 (ko) 액정 표시 장치 및 그의 구동 방법
KR102023949B1 (ko) 액정 표시장치 및 그 구동방법
KR20100063170A (ko) 액정표시장치
CN112673416A (zh) 控制装置及液晶显示装置
CN105374327B (zh) 液晶显示器
KR101457694B1 (ko) 액정표시장치와 그 구동방법
KR101117983B1 (ko) 액정표시장치 및 이의 구동방법
KR20180014337A (ko) 액정표시장치
CN217008621U (zh) 显示调节电路以及显示装置
KR101237157B1 (ko) 표시장치의 다운 샘플링 방법 및 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20190723

Year of fee payment: 4