KR20110067346A - Method for manufacturing a semiconductor memory device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor memory device is provided to prevent the attack of a gate dud to the step height between a gate and a source/drain region by forming a contact hole on the contact hole and the source/drain on the gate. CONSTITUTION: In a method for manufacturing a semiconductor memory device, a tunnel oxide film(120), a floating gate(130), and an ONO(Oxide-Nitride-Oxide) layer(140) are formed on a semiconductor substrate(100). The source/drain region is formed within the semiconductor substrate adjacent to the gate. An inter-layer insulating film(200) is formed in the front side of the semiconductor including the gate. The top of the inter-layer insulating film on the source/drain region is etched firstly to form a first contact hole. The bottom of the first contact hole is etched to form a second contact hole.

Description

반도체 메모리 소자의 제조 방법{Method for manufacturing a semiconductor memory device}Method for manufacturing a semiconductor memory device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 메모리 소자의 컨택 홀 형성방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming contact holes in a semiconductor memory device.

반도체 메모리 소자의 제조 기술은 고집적화와 고성능화를 위해 게이트 선폭의 축소 및 구리 배선 공정을 채용하는 등 많은 발전이 있어 왔다. 반도체 메모리 소자가 고집적화, 소형화됨에 따라 금속 배선은 다층 배선 구조를 채택하고 있으며, 이에 따라 콘택 홀 형성 및 금속 배선 형성은 반도체 메모리 소자의 제조 공정에 있어서 중요한 요소가 되고 있다. BACKGROUND OF THE INVENTION There have been many advances in the manufacturing technology of semiconductor memory devices, such as reducing the gate line width and employing a copper wiring process for high integration and high performance. As semiconductor memory devices have been highly integrated and miniaturized, metal wirings have a multilayer wiring structure. Accordingly, contact hole formation and metal wiring formation have become important factors in the manufacturing process of semiconductor memory devices.

반도체 메모리 소자에서 콘택(Contact)이란 반도체 기판에 형성된 반도체 소자의 소정 영역(예컨대, MOSFET 트랜지스터의 게이트 또는 소스/드레인 영역)을 금속 배선과 선택적으로 수직 연결(vertical interconnection)시키는 부분을 말한다. In a semiconductor memory device, a contact refers to a portion that selectively vertically interconnects a predetermined region (eg, a gate or source / drain region of a MOSFET transistor) of a semiconductor element formed on a semiconductor substrate with a metal wire.

도 1은 일반적인 반도체 메모리 소자의 단면도이다. 1 is a cross-sectional view of a general semiconductor memory device.

도 1을 참조하면, 일반적인 반도체 메모리 소자의 메모리 셀은 고집적화를 위해 반도체 기판 상에 플로팅 게이트(floating gate,10)에서부터 컨트롤 게이 트(control gate,20)까지 적층되는 스택(stack) 구조를 하고 있다. Referring to FIG. 1, a memory cell of a general semiconductor memory device has a stack structure in which a floating gate 10 to a control gate 20 are stacked on a semiconductor substrate for high integration. .

이로 인해 소스 및 드레인(30)에 전압을 인가하기 위한 콘택 홀과 게이트 전압을 인가하기 위한 층간 절연막(40) 내의 콘택 홀과의 높이 차는 2500Å 내지 3000Å까지 차이를 보이고 있다. As a result, the height difference between the contact hole for applying the voltage to the source and drain 30 and the contact hole in the interlayer insulating film 40 for applying the gate voltage varies from 2500 kV to 3000 kV.

이는 일반적인 반도체 기판 상의 층간 절연막의 두께가 5000Å 내지 8000Å인 것을 감안하면, 비교적 콘택 홀의 깊이 차이가 큰 것이다. This is a relatively large difference in depth of contact holes, considering that the thickness of the interlayer insulating film on a general semiconductor substrate is 5000 kPa to 8000 kPa.

이 때문에 콘택 홀을 식각하는 공정에서 게이트와 반도체 기판으로부터의 높이 차를 극복하기 위해 나이트라이드(nitiride)를 이용하여 에치 스탑 레이어(etch stop layer)로 사용하고 있으나, 공정 마진(margin) 부족으로 인하여 게이트 상부가 오버 에치(over etch)되는 문제가 발생되게 된다. For this reason, in order to overcome the height difference between the gate and the semiconductor substrate in the process of etching the contact hole, nitride is used as an etch stop layer, but due to lack of process margin The problem is that the gate top is over etched.

본 발명이 이루고자 하는 기술적 과제는 공정 마진 부족으로 인해 스택 구조의 게이트 및 소스/드레인 콘택 홀 형성시 상기 스택 구조의 게이트의 폴리 실리콘에 어택(attack)을 방지하는 반도체 메모리 소자의 제조방법을 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a semiconductor memory device which prevents an attack on polysilicon of a gate of a stack structure when forming a gate and a source / drain contact hole of a stack structure due to a lack of process margin. have.

본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법은 반도체 기판 상에 게이트를 형성하고, 상기 게이트에 인접한 상기 반도체 기판 내에 소스/드레인 영역을 형성하는 단계와, 상기 게이트를 포함하는 상기 반도체 기판 전면에 층간 절연막을 증착하는 단계와, 상기 소스/드레인 영역 상의 상기 층간 절연막의 상부 를 1차적으로 식각하여 제1 콘택 홀을 형성하는 단계와, 2차적으로 상기 제1 콘택 홀 하부를 식각하여 제2 콘택 홀을 형성함과 동시에 상기 게이트 상의 콘택 홀을 식각하여 게이트 콘택 홀을 형성하는 단계 및 상기 층간 절연막 상에 도전 물질을 도포하여 상기 제1, 제2 콘택 홀 및 게이트 콘택 홀을 매립하는 단계를 포함함을 특징으로 한다.A method of manufacturing a semiconductor memory device according to an embodiment of the present invention includes forming a gate on a semiconductor substrate, forming a source / drain region in the semiconductor substrate adjacent to the gate, and forming a front surface of the semiconductor substrate including the gate. Depositing an interlayer insulating layer in the first layer, first etching an upper portion of the interlayer insulating layer on the source / drain region to form a first contact hole, and secondly etching a lower portion of the first contact hole in a second manner Simultaneously forming a contact hole and etching the contact hole on the gate to form a gate contact hole and applying a conductive material on the interlayer insulating layer to fill the first and second contact holes and the gate contact hole. It is characterized by including.

본 발명의 실시 예에 따른 반도체 메모리 소자의 제조 방법은 소스/드레인 상의 층간 절연막을 1차적으로 소정의 두께만큼 식각하고, 2차적으로 게이트 상의 콘택 홀과 소스/드레인 상의 콘택 홀을 동시에 형성함으로써, 게이트 콘택과 소스/드레인 콘택의 두께 차이로 인한 층간 절연막 식각 공정의 공정 마진을 확보할 수 있다. In the method of manufacturing a semiconductor memory device according to an embodiment of the present invention, by first etching the interlayer insulating film on the source / drain by a predetermined thickness, and secondly forming a contact hole on the gate and a contact hole on the source / drain at the same time, Due to the difference in thickness between the gate contact and the source / drain contact, the process margin of the interlayer insulation layer etching process may be secured.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.Hereinafter, the technical objects and features of the present invention will be apparent from the description of the accompanying drawings and the embodiments. Looking at the present invention in detail.

도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 메모리 소자의 형성 방법을 나타내는 단면도이다.2A through 2E are cross-sectional views illustrating a method of forming a semiconductor memory device in accordance with an embodiment of the present invention.

먼저 도 2a에 도시된 바와 같이, 반도체 기판(100)에 활성 영역 및 소자 분리 영역(미도시)을 형성한다. First, as shown in FIG. 2A, an active region and a device isolation region (not shown) are formed in the semiconductor substrate 100.

상기 소자 분리 영역(미도시)은 R-LOCOS(Recessed-Local Oxidation of Silicon) 공정 또는 STI(Shallow trench isolation) 공정을 통하여 형성될 수 있다. 상술한 바와 달리 소자 분리 영역을 먼저 반도체 기판(100)에 형성한 후 선택적인 이온 주입 공정을 수행하여 웰(예컨대, n-well)을 형성할 수도 있다.The device isolation region (not shown) may be formed through a recessed-local oxide of silicon (R-LOCOS) process or a shallow trench isolation (STI) process. Unlike the above, the device isolation region may be first formed on the semiconductor substrate 100, and then a well (eg, n-well) may be formed by performing a selective ion implantation process.

반도체 기판(100) 상에 터널 산화막(120)을 증착하고, 터널 산화막(120) 상에 폴리 실리콘을 증착하고, 이에 포토리쏘그라피(Photolithography) 공정을 수행하여 터널 산화막(120) 상에 상기 폴리 실리콘을 패터닝함으로써 플로팅 게이트(130)를 형성한다. The tunnel oxide layer 120 is deposited on the semiconductor substrate 100, the polysilicon is deposited on the tunnel oxide layer 120, and a photolithography process is performed on the tunnel oxide layer 120. The floating gate 130 is formed by patterning.

다음, 플로팅 게이트(130) 상에 ONO(Oxide-Nitride-Oxide)층(140)을 형성하고, ONO층(140) 상에 콘트롤 게이트(150)를 형성함으로써 게이트 패턴(160)을 형성한다. 게이트 패턴(160)의 사이에 드러난 반도체 기판(100)에 LDD(Lightly Doped Drain) 주입 공정을 실시하여 LDD영역을 형성한다. Next, an oxide-nitride-oxide (ONO) layer 140 is formed on the floating gate 130, and a gate pattern 160 is formed by forming the control gate 150 on the ONO layer 140. An LDD (Lightly Doped Drain) implantation process is performed on the semiconductor substrate 100 exposed between the gate patterns 160 to form an LDD region.

다음, 반도체 기판(100) 전면에 산화막 및 질화실리콘막 SiN을 차례로 도포하고, 반도체 기판(100) 전면을 에치백(etch-back) 공정하여 상기 질화실리콘막을 식각하여 게이트 패턴(160) 측벽에 스페이서(180)가 형성되게 한다. Next, an oxide film and a silicon nitride film SiN are sequentially applied to the entire surface of the semiconductor substrate 100, and the silicon nitride film is etched by etching the entire surface of the semiconductor substrate 100 to spacer the sidewalls of the gate pattern 160. 180 is formed.

그리고, 스페이서(180)를 이온 주입 마스크로 하여 반도체 기판(100) 내에 불순물 이온을 주입함으로써, 소스 영역 및 드레인 영역(190)을 형성한다.The source region and the drain region 190 are formed by implanting impurity ions into the semiconductor substrate 100 using the spacer 180 as an ion implantation mask.

다음, 스페이서(180)가 형성된 게이트 패턴(160)을 포함하는 반도체 기판(100) 전면에 층간 절연막(200)을 증착하고, 이를 CMP(Chemical Mechanical Polishing) 공정으로 평탄화한다. Next, an interlayer insulating layer 200 is deposited on the entire surface of the semiconductor substrate 100 including the gate pattern 160 on which the spacers 180 are formed, and planarized by a chemical mechanical polishing (CMP) process.

도 2b에 도시된 바와 같이, 소스/드레인 영역(190) 상의 층간 절연막(200)을 1차적으로 포토 및 노광 공정을 이용하여 소정의 두께만큼 식각하여 제1 콘택 홀(210)을 형성한다. 여기서, 제1 콘택홀(210)은 소스/드레인 영역(190) 상의 층간 절연막(200) 상부를 1000Å 내지 3000Å만큼 식각하여 형성할 수 있다.As illustrated in FIG. 2B, the interlayer insulating layer 200 on the source / drain region 190 is first etched by a predetermined thickness using a photo and exposure process to form a first contact hole 210. Here, the first contact hole 210 may be formed by etching an upper portion of the interlayer insulating layer 200 on the source / drain region 190 by 1000 to 3000 ms.

도 2c에 도시된 바와 같이, 제1 콘택 홀(210) 하부의 층간 절연막(200)을 2차적으로 식각하여 제2 콘택 홀(220)을 형성함으로써, 소스/드레인 영역(190)을 오픈시키는 소스/드레인 콘택 홀을 형성한다.As illustrated in FIG. 2C, the second interlayer insulating layer 200 under the first contact hole 210 is etched second to form the second contact hole 220, thereby opening the source / drain region 190. / Drain contact hole is formed.

이때, 제2 콘택 홀(220)을 식각함과 동시에 게이트 콘택 홀(미도시)을 동시에 식각한다. 제2 콘택 홀(220)과 게이트 콘택 홀을 동시에 식각함으로써, 종래와 같은 게이트 및 소스/드레인 영역 상의 콘택 홀의 단차 차이로 인한 게이트의 어택(attack) 현상을 방지할 수 있다. At this time, the second contact hole 220 is etched and the gate contact hole (not shown) is simultaneously etched. By simultaneously etching the second contact hole 220 and the gate contact hole, it is possible to prevent the attack of the gate due to the step difference between the contact holes on the gate and the source / drain region.

즉, 소스/드레인 영역(190) 상의 콘택 홀을 단계적으로 식각하여 게이트 콘택 홀 과의 단차를 줄임으로써, 콘택 홀 형성을 위한 식각 공정의 마진을 개선할 수 있다. That is, the step of etching the contact hole on the source / drain region 190 may be reduced to reduce the step difference with the gate contact hole, thereby improving the margin of the etching process for forming the contact hole.

여기서, 제1 콘택홀(210)의 너비는 제2 콘택홀(220)의 너비보다 넓게 형성하여 공정 마진을 확보할 수 있다. Here, the width of the first contact hole 210 may be wider than the width of the second contact hole 220 to secure a process margin.

도 2d에 도시된 바와 같이, 제1, 제2 콘택홀(210, 220) 및 게이트 콘택 홀이 형성된 층간 절연막(200) 상에 도전 물질(예를 들어, 텅스텐, 230)을 매립한다. As illustrated in FIG. 2D, a conductive material (eg, tungsten, 230) is embedded in the interlayer insulating layer 200 in which the first and second contact holes 210 and 220 and the gate contact hole are formed.

도 2e에 도시된 바와 같이, 도전 물질(230)이 매립된 층간 절연막(200) 상부를 CMP 공정을 이용하여 평탄화시키고, 평탄화된 층간 절연막(200) 상에 금속 층(240)을 형성할 수 있다.As illustrated in FIG. 2E, the upper portion of the interlayer insulating layer 200 in which the conductive material 230 is embedded may be planarized using a CMP process, and a metal layer 240 may be formed on the planarized interlayer insulating layer 200. .

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 일반적인 반도체 메모리 소자의 단면도이다.1 is a cross-sectional view of a general semiconductor memory device.

도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 공정 단면도이다. 2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with an embodiment of the present invention.

Claims (5)

반도체 기판 상에 게이트를 형성하고, 상기 게이트에 인접한 상기 반도체 기판 내에 소스/드레인 영역을 형성하는 단계;Forming a gate on the semiconductor substrate, and forming a source / drain region in the semiconductor substrate adjacent the gate; 상기 게이트를 포함하는 상기 반도체 기판 전면에 층간 절연막을 증착하는 단계;Depositing an interlayer insulating film over the semiconductor substrate including the gate; 상기 소스/드레인 영역 상의 상기 층간 절연막의 상부를 1차적으로 식각하여 제1 콘택 홀을 형성하는 단계;First etching an upper portion of the interlayer insulating layer on the source / drain region to form a first contact hole; 2차적으로 상기 제1 콘택 홀 하부를 식각하여 제2 콘택 홀을 형성함과 동시에 상기 게이트 상의 콘택 홀을 식각하여 게이트 콘택 홀을 형성하는 단계; 및Secondly etching a lower portion of the first contact hole to form a second contact hole and simultaneously etching a contact hole on the gate to form a gate contact hole; And 상기 층간 절연막 상에 도전 물질을 도포하여 상기 제1, 제2 콘택 홀 및 게이트 콘택 홀을 매립하는 단계를 포함함을 특징으로 하는 반도체 메모리 소자의 제조방법.And filling the first and second contact holes and the gate contact hole by applying a conductive material on the interlayer insulating film. 제 1 항에 있어서, The method of claim 1, 상기 소스/드레인 영역 상의 제1 콘택 홀은 The first contact hole on the source / drain region is 상기 층간 절연막의 상부로부터 1000Å 내지 3000Å 두께로 식각함을 특징으로 하는 반도체 메모리 소자의 제조방법. And etching 1000 m to 3000 m thick from an upper portion of the interlayer insulating film. 제 1 항에 있어서,The method of claim 1, 상기 제1 콘택 홀은 The first contact hole is 상기 소스/드레인 영역과 상기 게이트로부터 상기 층간 절연막 상부까지의 단차 이내의 두께로 식각함을 특징으로 하는 반도체 메모리 소자의 제조방법. And etching to a thickness within a step from the source / drain region and the gate to an upper portion of the interlayer insulating layer. 제 1 항에 있어서, 상기 제1 콘택 홀의 너비는 제2 콘택홀의 너비보다 넓게 형성함을 특징으로 하는 반도체 메모리 소자의 제조방법.The method of claim 1, wherein the width of the first contact hole is wider than the width of the second contact hole. 제 1 항에 있어서, 상기 제1 및 제2 콘택 홀은 상기 소스/드레인 영역을 오픈시키는 콘택 홀임을 특징으로 하는 반도체 메모리 소자의 제조방법. The method of claim 1, wherein the first and second contact holes are contact holes that open the source / drain regions.
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