KR20110066749A - Liquid crystal display device - Google Patents

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Abstract

PURPOSE: A liquid crystal display device is provided to improve display quality by minimizing the generation of a ripple in a common voltage which is supplied to a common voltage line. CONSTITUTION: A liquid crystal display device comprises a substrate(101) in which a plurality of pixels are defined by crossing a plurality of gate lines(102) with data lines(103), TFT(104) which are formed on every intersection region in which the gate line and the data line meets, pixel electrodes(105) which are formed on each pixel, n driving integrated circuit(106) for driving the data lines, and a data link line(107) which forms n groups formed on a non-display area of the first substrate.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}[0001] LIQUID CRYSTAL DISPLAY DEVICE [0002]

각 화소마다 화소전극의 가장 자리와 오버랩되도록 형성된 공통전압 라인에 공급되는 공통전압의 파형에 리플이 형성되는 것을 최소화함으로써 화면 표시 품질이 향상된 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display device having improved display quality by minimizing ripples in a waveform of a common voltage supplied to a common voltage line formed to overlap an edge of a pixel electrode for each pixel.

일반적으로 액정표시장치는 경량, 박형, 저소비 전력구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 이에 따라 액정표시장치는 노트북 PC와 같은 휴대용 컴퓨터, 사무 자동화 기기, 오디오/비디오 기기 등으로 널리 이용되고 있다.BACKGROUND ART In general, liquid crystal display devices have tended to be gradually widened due to their light weight, thinness, and low power consumption. Accordingly, the liquid crystal display device is widely used as a portable computer such as a notebook PC, office automation equipment, audio / video equipment, and the like.

통상적으로 액정표시장치는 매트릭스형태로 배열된 다수의 제어용 스위칭 소자에 인가되는 영상신호에 따라 광의 투과량이 조절되어 화면에 원하는 화상을 표시하게 된다.In general, a liquid crystal display device displays a desired image on a screen by adjusting the amount of light transmitted according to image signals applied to a plurality of control switching elements arranged in a matrix.

이러한 액정표시장치는 상부기판인 컬러필터 기판과 하부기판인 박막트랜지스터 어레이 기판이 서로 대향하고 상기 두 기판 사이에는 액정층이 충진된 액정패널과, 상기 액정패널에 주사신호 및 화상정보를 공급하여 액정패널을 동작시키는 구동부를 포함하여 구성된다.The liquid crystal display device includes a liquid crystal panel in which a color filter substrate as an upper substrate and a thin film transistor array substrate as a lower substrate are opposed to each other, and a liquid crystal layer is filled between the two substrates, and a scan signal and image information are supplied to the liquid crystal panel to provide a liquid crystal. It comprises a drive unit for operating the panel.

이하, 첨부한 도면을 참조하여 종래의 일반적인 액정표시장치에 대하여 설명하면 다음과 같다.Hereinafter, a conventional liquid crystal display device will be described with reference to the accompanying drawings.

도 1에 도시한 바와 같이 종래의 일반적인 액정표시장치는 다수의 게이트 라인과 데이터 라인이 교차하여 다수의 화소가 정의된 박막 트랜지스터 어레이 기판(1)을 포함하는 액정패널과, 상기 액정패널의 게이트 라인을 구동하기 위한 것으로서 박막 트랜지스터에 게이트 인 패널(gate in panel; GIP) 방식으로 실장되어 있는 게이트 구동부와, 데이터 라인을 구동하기 위한 것으로서 다수의 집적 회로(itegrated circuit; IC, 6)를 포함하는 데이터 구동부로 구성된다.As shown in FIG. 1, a conventional liquid crystal display device includes a liquid crystal panel including a thin film transistor array substrate 1 in which a plurality of pixels are defined by crossing a plurality of gate lines and data lines, and a gate line of the liquid crystal panel. Data including a gate driver mounted on a thin film transistor in a gate in panel (GIP) manner for driving a circuit, and a plurality of integrated circuits (IC) 6 for driving a data line. It consists of a drive unit.

상기 박막 트랜지스터 어레이 기판(1)은 다수의 게이트 라인과 다수의 데이터 라인이 교차하여 다수의 화소가 정의되어 있는 표시 영역(AA)과, 상기 표시 영역(AA)을 제외한 영역인 비표시 영역(NA)이 정의되며, 상기 비표시 영역(NA)에는 상기 데이터 구동부의 집적회로(6)와 데이터 라인을 연결하는 데이터 링크 라인(7)이 형성되어 있다.The thin film transistor array substrate 1 has a display area AA in which a plurality of pixels are defined by crossing a plurality of gate lines and a plurality of data lines, and a non-display area NA which is an area excluding the display area AA. In the non-display area NA, a data link line 7 connecting the integrated circuit 6 and the data line of the data driver is formed.

도 2 내지 도 5를 참조하여 상기 박막 트랜지스터 기판과 관련하여 상세히 설명하면 다음과 같다.Hereinafter, the thin film transistor substrate will be described in detail with reference to FIGS. 2 to 5.

도 2에는 상기 박막 트랜지스터 기판의 회로도를 상세히 도시하였으며, 도 3, 도 4, 도 5 각각에는 도 2의 A 영역, B 영역, C 영역의 상세한 구조를 평면도로 도시하였다.FIG. 2 illustrates a circuit diagram of the thin film transistor substrate in detail, and FIGS. 3, 4, and 5 respectively show detailed structures of regions A, B, and C of FIG. 2 in plan view.

도 2 내지 도 5를 참조하면, 상기 박막 트랜지스터 기판(1)에는 데이터 라인(3)과 나란한 방향으로 좌/우 비표시 영역에 형성된 제 1 공통전압 라인(8)과, 게이트 라인(2)과 나란한 방향으로 상부 비표시 영역에 형성된 제 2 공통전압 라인(9)과, 상기 제 1 공통전압 라인(8)과 연결되도록 각 화소 내에 화소 전극(5)의 가장자리 영역과 오버랩되도록 형성되며 좌/우 화소 간에 서로 연결된 제 3 공통전압 라인(10)이 형성되며, 일 단부가 데이터 라인(2)에 연결되고 타 단부가 제 2 공통전압 라인(9)에 연결된 상부 정전기 회로(16)가 비표시 영역에 형성되어 있고, 일 단부가 데이터 라인(2)에 연결되고 타 단부가 접지 라인(18)에 연결된 하부 정전기 회로(17)가 비표시 영역에 형성되어 있으며, 상기 제 3 공통전압 라인(10)은 콘택홀(19)과 연결라인(20)을 통해 서로 연결되어 있다.2 to 5, the thin film transistor substrate 1 includes a first common voltage line 8 formed in a left / right non-display area in a direction parallel to the data line 3, a gate line 2, and the like. The second common voltage line 9 formed in the upper non-display area in the side-by-side direction and the edge area of the pixel electrode 5 are overlapped in each pixel so as to be connected to the first common voltage line 8. A third common voltage line 10 connected to each other is formed between the pixels, and an upper electrostatic circuit 16 having one end connected to the data line 2 and the other end connected to the second common voltage line 9 is a non-display area. A lower electrostatic circuit 17 formed in the non-display area, the lower end of which is connected to the data line 2 and the other end of which is connected to the ground line 18, and the third common voltage line 10. Are connected to each other through the contact hole 19 and the connection line 20 There.

최근, 액정표시장치에 있어서 일반 비율(예: 5 대 4) 화면을 제공하는 모델에서 와이드 비율(예 : 16 대 9) 화면을 제공하는 모델로의 변화가 이루어지고 있으며, 와이드 비율 화면을 제공하는 액정표시장치에 있어서는 제 2 공통전압 라인(9) 및 제 3 공통전압 라인(10)의 길이가 일반 비율 화면을 제공하는 액정표시장치보다 길어져서, 제 2 공통전압 라인(9) 및 제 3 공통전압 라인(10)을 통해 화소에 인가되는 공통전압의 파형에 리플(ripple)이 형성되는 문제점이 발생하며, 이와 같은 문제점을 해결하기 위해서 상기에 언급한 바와 같이 콘택홀(19)과 연결라인(20)을 통해 상/하로 인접한 화소 내의 제 3 공통전압 라인(10)을 서로 연결하여 리플을 감소시키는 방안이 고안되었으나, 제 2 공통전압 라인(9)에서는 여전히 공통전압의 리플이 발생하므로 결국 제 2 공통전압 라인(9)을 통해서 제 3 공통전압 라인(10)에 인가된 공통전압도 리플을 포함하게 되어 각 화소에는 리플이 포함된 공통전압이 인가되므로 액정패널의 화면 표시 품질을 떨어뜨리는 문제점이 있어왔 다.Recently, there has been a change from a model providing a general ratio (eg 5 to 4) screen to a model providing a wide ratio (eg 16 to 9) screen in a liquid crystal display device. In the liquid crystal display device, the length of the second common voltage line 9 and the third common voltage line 10 is longer than that of the liquid crystal display device providing a general ratio screen, so that the second common voltage line 9 and the third common voltage line are long. The ripple is formed in the waveform of the common voltage applied to the pixel through the voltage line 10. In order to solve such a problem, as described above, the contact hole 19 and the connection line ( Although a scheme has been devised to reduce the ripple by connecting the third common voltage lines 10 in the pixels adjacent to each other through the upper and lower sides 20, the ripple of the common voltage still occurs in the second common voltage line 9. 2 common Since the common voltage applied to the third common voltage line 10 through the voltage line 9 also includes ripple, a common voltage including ripple is applied to each pixel, thereby degrading display quality of the LCD panel. Came.

이에 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 각 화소마다 화소전극의 가장 자리와 오버랩되도록 형성된 공통전압 라인에 공급되는 공통전압에 리플이 형성되는 것을 최소화하여 화면 표시 품질이 향상된 액정표시장치를 제공하는 것이다.Accordingly, an object of the present invention is to solve the above problems, and an object of the present invention is to minimize the formation of ripples in a common voltage supplied to a common voltage line formed to overlap an edge of a pixel electrode for each pixel, thereby improving display quality. An improved liquid crystal display device is provided.

상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 액정표시장치는, 표시 영역과 비표시 영역이 정의되며, 상기 표시 영역에는 다수의 게이트 라인과 데이터 라인이 교차하여 다수의 화소가 정의된 기판; 상기 각 화소의 게이트 라인과 데이터 라인이 교차하는 영역마다 형성된 박막 트랜지스터; 상기 박막 트랜지스터와 연결되도록 각 화소마다 형성된 화소전극; 상기 다수의 데이터 라인을 n개의 그룹으로 나누어 구동하기 위한 n개의 데이터 구동 집적회로; 상기 다수의 데이터 라인과 데이터 구동 집적회로를 연결하도록 제 1 기판의 비표시 영역에 형성되어 n개의 그룹을 이루고 있는 데이터 링크 라인; 상기 기판의 좌/우 비표시 영역에 형성된 제 1 공통전압 라인; 상기 기판의 상/하 비표시 영역에 형성되며 제 1 공통전압 라인과 연결된 제 2 공통전압 라인; 상기 기판 상에 정의된 다수의 화소마다 화소전극의 가장 자리와 오버랩되도록 형성되며, 제 1 및 제 2 공통전압 라인에 연결된 제 3 공통전압 라인; 상기 기판의 데이터 링크 라인의 n개의 그룹 사이의 영역에 형성되어 공통전압을 공급받는 더미 라인; 및 상기 기판의 데이터 라인의 n개의 그룹 사이의 영역에 형성되며, 일 단부는 더미 라인에 연결되고 타 단부는 상부의 제 2 공통전압 라인에 연결된 제 4 공통전압 라인; 을 포함하여 구성된 것을 특징으로 한다.According to an exemplary embodiment of the present invention, a display area and a non-display area are defined, and a plurality of pixels are defined by crossing a plurality of gate lines and data lines in the display area. Substrate; A thin film transistor formed in each region where the gate line and the data line of each pixel cross each other; A pixel electrode formed for each pixel to be connected to the thin film transistor; N data driving integrated circuits for driving the plurality of data lines into n groups; Data link lines formed in a non-display area of a first substrate to form the n groups so as to connect the plurality of data lines with data driving integrated circuits; A first common voltage line formed in the left / right non-display area of the substrate; A second common voltage line formed in an upper / lower non-display area of the substrate and connected to a first common voltage line; A third common voltage line formed to overlap the edge of the pixel electrode for each of the plurality of pixels defined on the substrate and connected to first and second common voltage lines; A dummy line formed in an area between n groups of data link lines of the substrate to receive a common voltage; And a fourth common voltage line formed in an area between n groups of data lines of the substrate, one end of which is connected to a dummy line and the other end of which is connected to a second common voltage line at an upper portion thereof; And a control unit.

상기와 같은 구성을 가지는 본 발명의 바람직한 실시에에 따른 액정표시장치는, n개의 그룹을 이루는 데이터 라인 중에서 동일 그룹 내에서 좌/우로 인접한 데이터 라인 사이에 제 1 정전기 회로가 연결됨으로써 데이터 라인의 각 그룹 사이의 영역에는 제 1 정전기 회로가 형성되지 않아 여유 공간이 확보되므로, 상기 데이터 링크 라인의 n개의 그룹 사이의 영역에 형성되어 공통전압을 공급받는 더미 라인에 일단부가 연결되고 제 2 공통전압 라인에 타 단부가 연결되는 제 4 공통전압 라인이 상기 여유 공간에 형성되어, 제 2 공통전압 라인에 공급된 공통전압의 파형에 리플이 형성되는 문제가 최소화되게 된다.In the liquid crystal display according to the preferred embodiment of the present invention having the above-described configuration, the first electrostatic circuit is connected between left and right adjacent data lines in the same group among the n groups of data lines. Since the first electrostatic circuit is not formed in the region between the groups, the free space is secured. Therefore, one end is connected to the dummy line formed in the region between the n groups of the data link line and supplied with the common voltage, and the second common voltage line is provided. The fourth common voltage line connected to the other end is formed in the free space, thereby minimizing the problem of ripple in the waveform of the common voltage supplied to the second common voltage line.

이에 따라 액정패널에 구현된 화면의 표시 품질이 향상되게 된다.Accordingly, the display quality of the screen implemented in the liquid crystal panel is improved.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 액정표시장치에 대하여 상세히 설명한다.Hereinafter, a liquid crystal display according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 6 내지 9에 도시한 바와 같이 본 발명의 바람직한 실시예에 따른 액정표시장치는, 표시 영역과 비표시 영역이 정의되며, 상기 표시 영역에는 다수의 게이트 라인(102)과 데이터 라인(103)이 교차하여 다수의 화소가 정의된 제 1 기판(101); 상기 각 화소의 게이트 라인(102)과 데이터 라인(103)이 교차하는 영역마 다 형성된 박막 트랜지스터(104); 상기 박막 트랜지스터(104)와 연결되도록 각 화소마다 형성된 화소전극(105); 상기 다수의 데이터 라인(103)을 n개의 그룹으로 나누어 구동하기 위한 n개의 데이터 구동 집적회로(106); 상기 다수의 데이터 라인(103)과 데이터 구동 집적회로(106)를 연결하도록 제 1 기판(101)의 비표시 영역에 형성되어 n개의 그룹을 이루고 있는 데이터 링크 라인(107); 상기 제 1 기판(101)의 좌/우 비표시 영역에 형성된 제 1 공통전압 라인(108a, 108b); 상기 제 1 기판(101)의 상/하 비표시 영역에 형성되며 제 1 공통전압 라인(108a, 108b)과 연결된 제 2 공통전압 라인(109a, 109b); 상기 제 1 기판(101) 상에 정의된 다수의 화소마다 화소전극(105)의 가장 자리와 오버랩되도록 형성되며, 제 1 및 제 2 공통전압 라인(108a, 108b)에 연결된 제 3 공통전압 라인(110); 상기 제 1 기판(101)의 데이터 링크 라인(107)의 n개의 그룹 사이의 영역에 형성되어 공통전압을 공급받는 더미 라인(111); 및 상기 제 1 기판(101)의 데이터 라인(103)의 n개의 그룹 사이의 영역에 형성되며, 일 단부는 더미 라인(111)에 연결되고 타 단부는 상부의 제 2 공통전압 라인(109a)에 연결된 제 4 공통전압 라인(114); 을 포함하여 구성된 것을 특징으로 한다.As shown in FIGS. 6 to 9, a liquid crystal display according to an exemplary embodiment of the present invention includes a display area and a non-display area, and a plurality of gate lines 102 and data lines 103 are defined in the display area. A first substrate 101 crossing and defining a plurality of pixels; A thin film transistor 104 formed at an area where the gate line 102 and the data line 103 of each pixel cross each other; A pixel electrode 105 formed for each pixel to be connected to the thin film transistor 104; N data driving integrated circuits (106) for driving the plurality of data lines (103) in n groups; Data link lines 107 formed in a non-display area of the first substrate 101 so as to connect the plurality of data lines 103 and the data driving integrated circuits 106 to form n groups; First common voltage lines 108a and 108b formed in the left and right non-display areas of the first substrate 101; Second common voltage lines 109a and 109b formed in upper and lower non-display areas of the first substrate 101 and connected to first common voltage lines 108a and 108b; A third common voltage line formed to overlap the edge of the pixel electrode 105 for each of the plurality of pixels defined on the first substrate 101 and connected to the first and second common voltage lines 108a and 108b. 110); A dummy line 111 formed in an area between n groups of data link lines 107 of the first substrate 101 to receive a common voltage; And an area between n groups of the data lines 103 of the first substrate 101, one end of which is connected to the dummy line 111 and the other end of which is connected to the second common voltage line 109a of the upper portion. A fourth common voltage line 114 connected; And a control unit.

이와 같은 구성을 가지는 본 발명의 바람직한 실시예에 따른 액정표시장치에 구비된 각 구성 요소에 대하여 상세히 설명하면 다음과 같다.Each component included in the liquid crystal display according to the preferred embodiment of the present invention having such a configuration will be described in detail as follows.

본 발명의 바람직한 실시예에 따른 액정표시장치는 박막 트랜지스터 어레이 기판인 제 1 기판(101)과 컬러필터 기판인 제 2 기판(미도시)으로 구성된 액정패널 이 구비되며, 상기 액정패널의 제 1 기판(101)과 제 2 기판 사이에는 액정층이 형성된다.A liquid crystal display according to an exemplary embodiment of the present invention includes a liquid crystal panel including a first substrate 101 which is a thin film transistor array substrate and a second substrate which is a color filter substrate (not shown), and the first substrate of the liquid crystal panel. The liquid crystal layer is formed between the 101 and the second substrate.

상기 제 1 기판(101)에는 표시 영역과 비표시 영역이 정의되며, 상기 표시 영역에는 다수의 게이트 라인(102)과 다수의 데이터 라인(103)이 서로 교차하여 정의된 다수의 화소가 마련된다.A display area and a non-display area are defined in the first substrate 101, and a plurality of pixels in which a plurality of gate lines 102 and a plurality of data lines 103 cross each other are provided.

그리고, 상기 제 1 기판(101)의 표시 영역에 있어서 각 화소의 게이트 라인(102)과 데이터 라인(103)이 교차하는 영역에는 박막 트랜지스터(104)가 형성되고, 각 화소 내에는 상기 박막 트랜지스터(104)와 연결된 화소전극(105)이 형성된다.In the display area of the first substrate 101, a thin film transistor 104 is formed in an area where the gate line 102 and the data line 103 of each pixel cross each other, and each thin film transistor ( The pixel electrode 105 connected with the 104 is formed.

상기 제 2 기판(미도시)에는 공통전압이 공급되는 공통전극(미도시)이 형성되는데, 상기 공통전극에 공급되는 공통전압은 화소전극(105)에 공급되는 화소 전압과 함께 수직 전계를 형성하여 액정을 구동한다. 이때, 상기 공통전극이 제 2 기판 상에 형성된 것을 예로 한 것은 설명의 편의를 위한 것이며, 상기 공통전극은 제 1 기판(101) 상에 형성됨으로써 공통전극에 인가된 공통전압이 화소전극(105)에 인가된 화소 전압과 함께 수평 전계를 형성함으로서 액정을 구동할 수도 있을 것이다.A common electrode (not shown) to which a common voltage is supplied is formed on the second substrate (not shown). The common voltage supplied to the common electrode forms a vertical electric field together with the pixel voltage supplied to the pixel electrode 105. Drive the liquid crystal. In this case, the common electrode is formed on the second substrate as an example for convenience of description, and the common electrode is formed on the first substrate 101 so that the common voltage applied to the common electrode is the pixel electrode 105. The liquid crystal may be driven by forming a horizontal electric field together with the pixel voltage applied to it.

본 발명의 바람직한 실시예에 따른 액정표시장치는 제 1 기판(101) 상에 정의된 다수의 화소를 구동하기 위하여 게이트 구동부와 데이터 구동부를 포함한 다양한 구동 수단이 구비된다.The liquid crystal display according to the exemplary embodiment of the present invention includes various driving means including a gate driver and a data driver to drive a plurality of pixels defined on the first substrate 101.

도면에 상세히 도시하지는 않았지만, 상기 게이트 구동부는 게이트 인 패 널(gate in panel; GIP) 방식으로 제 1 기판(101)의 비표시 영역에 직접 실장될 수 있으며, 또는 데이터 구동 집적회로(106)에 함께 형성되거나, 또는 별도로 형성되어 제 1 기판(101)에 부착된다.Although not shown in detail in the drawing, the gate driver may be directly mounted in the non-display area of the first substrate 101 by a gate in panel (GIP) method, or in the data driving integrated circuit 106. They are formed together or formed separately and attached to the first substrate 101.

도 6을 참조하면, 상기 데이터 구동부는 집적회로(integrated circuit; IC) 방식으로 제조되어 다수의 데이터 라인(103)을 n개의 그룹으로 나누어 구동하기 위한 n개의 데이터 구동 집적회로(106)를 포함하여 구성된다. 상기 n개의 데이터 구동 집적회로(106)는 연성 인쇄회로기판(115) 상에 실장되고 연성 인쇄회로기판(115)은 제 1 기판(101)의 비표시 영역에 부착되며, 이로써 데이터 구동 집적회로(106)는 데이터 라인(103)에 연결되게 된다.Referring to FIG. 6, the data driver includes n data driver integrated circuits 106 that are manufactured in an integrated circuit (IC) scheme to drive a plurality of data lines 103 into n groups. It is composed. The n data driving integrated circuits 106 are mounted on the flexible printed circuit board 115, and the flexible printed circuit board 115 is attached to the non-display area of the first substrate 101, whereby the data driving integrated circuit ( 106 is connected to the data line 103.

도 6 및 도 8을 참조하면, 상기 제 1 기판(101)의 비표시 영역에는 데이터 구동 집적회로(106)와 데이터 라인(103)을 연결하는 데이터 링크 라인(107)이 형성되며, 상기 데이터 링크 라인(107)은 데이터 라인(103)의 각 그룹에 대응되는 n개의 그룹을 이룬다.6 and 8, a data link line 107 connecting the data driving integrated circuit 106 and the data line 103 is formed in the non-display area of the first substrate 101. Line 107 forms n groups corresponding to each group of data lines 103.

상기 제 1 기판(101)의 좌/우 비표시 영역에는 제 1 공통전압 라인(108a, 108b)이 형성되며, 상/하 비표시 영역에는 상기 제 1 공통전압 라인(108a, 108b)과 연결된 제 2 공통전압 라인(109a, 109b)이 형성된다. 이때, 상기 제 2 공통전압 라인(109a, 109b) 중에 하부에 형성된 제 2 공통전압 라인(109b)은 도 9에 도시한 바와 같이 데이터 라인(103)과 오버랩되는 영역이 오버랩되지 않는 영역보다 좁은 폭으로 형성됨으로써 데이터 라인(103)을 통해 각 화소의 화소전극(105)에 공급되는 화소 전압에 지연(delay)이 발생하는 것을 방지하는 것이 바람직하다.First common voltage lines 108a and 108b are formed in the left and right non-display areas of the first substrate 101, and first and second non-display areas are connected to the first common voltage lines 108a and 108b. Two common voltage lines 109a and 109b are formed. In this case, the second common voltage line 109b formed below the second common voltage lines 109a and 109b has a narrower width than the region where the overlapping region with the data line 103 does not overlap as shown in FIG. 9. It is preferable to prevent the delay from occurring in the pixel voltage supplied to the pixel electrode 105 of each pixel through the data line 103.

상기 제 1 기판(101) 상에 정의된 다수의 화소에는 화소전극(105)의 가장 자리에 오버랩되도록 형성되어 제 1 및 제 2 공통전압(108a, 108b, 109a, 109b) 라인에 연결된 제 3 공통전압 라인(110)이 형성되며, 이러한 제 3 공통전압 라인(110)은 화소전극(105)과 함께 스토리지 커패시터를 이루어서 각 화소에 충전된 전압이 1 프레임동안 유지될 수 있도록 한다.A plurality of pixels defined on the first substrate 101 are formed to overlap the edges of the pixel electrode 105 and are connected to the first and second common voltages 108a, 108b, 109a, and 109b lines. The voltage line 110 is formed, and the third common voltage line 110 forms a storage capacitor together with the pixel electrode 105 to maintain the voltage charged in each pixel for one frame.

도 8에는 상기 제 3 공통전압 라인(110)이 화소전극(105)의 가장 자리와 U자 형상으로 오버랩된 것을 그 예로 하였지만 본 발명이 이에 한정되는 것은 아니며, 상기 제 3 공통전압 라인(110)의 형상은 화소전극(105)의 일부와 오버랩될 수 있다면 다양한 예가 가능할 것이다.In FIG. 8, the third common voltage line 110 overlaps the edge of the pixel electrode 105 in a U-shape, but the present invention is not limited thereto, and the third common voltage line 110 is not limited thereto. Various shapes may be possible if the shape of may overlap with a part of the pixel electrode 105.

또한, 도 8에는 좌/우로 인접한 화소 내에 형성된 제 3 공통전압 라인(110)은 두 개의 연결부(110a)를 통해 서로 연결된 것을 그 예로 하였지만 본 발명이 이에 한정되는 것은 아니며, 좌/우로 인접한 화소 내에 형성된 제 3 공통전압 라인(110)은 하나, 또는 세 개 이상의 연결부(110a)를 통해 서로 연결되는 등 서로 연결될 수 있다면 다양한 예가 가능할 것이다.In addition, although FIG. 8 illustrates that the third common voltage line 110 formed in the left and right adjacent pixels is connected to each other through two connection parts 110a, the present invention is not limited thereto. The third common voltage line 110 formed may be connected to each other through one or three or more connection units 110a.

상기 제 1 기판(101) 상에 정의된 다수의 화소가 이루는 다수의 수평 화소열에 있어서 각 수평 화소열 내에 형성된 제 3 공통전압 라인(110)은 동일 층에 형성되어 있으며, 제 1 연결 라인(120) 및 제 1 콘택홀(119)을 통해 서로 연결된다. 이때, 상기 제 1 연결 라인(120)은 제 3 공통전압 라인(110)의 상부 층 또는 하부 층에 형성되며, 일 예로서 화소전극(105)과 동일한 층에 동일한 물질로 형성될 수 있을 것이다.In the plurality of horizontal pixel columns formed by the plurality of pixels defined on the first substrate 101, the third common voltage line 110 formed in each horizontal pixel column is formed on the same layer, and the first connection line 120 is provided. ) And the first contact hole 119 are connected to each other. In this case, the first connection line 120 may be formed on the upper layer or the lower layer of the third common voltage line 110. For example, the first connection line 120 may be formed of the same material on the same layer as the pixel electrode 105.

도 6 및 도 8에는 상기 제 1 기판(101) 상에 정의된 다수의 화소가 이루는 다수의 수직 화소열에 있어서 인접한 3개의 수직 화소열 중에 하나의 수직 화소열 내에서 상/하로 서로 인접한 화소 내의 제 3 공통전압 라인(110)이 제 1 연결 라인(120)과 제 1 콘택홀(119)을 통해 서로 연결된 것을 그 예로 하였지만, 본 발명이 이에 한정되는 것은 아니며, 필요에 따라 본 발명의 요지를 벗어나지 않는 범위 내에서 제 1 연결라인(120)과 제 1 콘택홀(119)의 수를 늘리거나 줄이는 것이 가능하며, 제 1 연결 라인(120)과 제 1 콘택홀(119)의 위치를 변경하는 것이 가능할 것이다.6 and 8, in the plurality of vertical pixel columns formed by the plurality of pixels defined on the first substrate 101, the first and second pixels in the adjacent vertical pixels in one vertical pixel column among the three adjacent vertical pixel columns. Although the common voltage line 110 is connected to each other through the first connection line 120 and the first contact hole 119 as an example, the present invention is not limited thereto. It is possible to increase or decrease the number of the first connection line 120 and the first contact hole 119 within the range, and to change the position of the first connection line 120 and the first contact hole 119. It will be possible.

그리고, 상기 제 1 기판(101) 상에 정의된 다수의 화소가 이루는 다수의 수평 화소열에 있어서 각 수평 화소열 내에 형성된 제 3 공통전압 라인(110)은 제 2 공통전압 라인(109a, 109b)과 동일 층에 형성되어 있고, 첫 번째 및 마지막 번째 수평 화소열 내에 형성된 제 3 공통전압 라인(110)은 제 2 연결라인(122) 및 제 2 콘택홀(121)을 통해 상/하의 제 2 공통전압 라인(109a, 109b)과 연결된다. 이때, 상기 제 2 연결라인(122)은 제 3 공통전압 라인(110)의 상부 층 또는 하부 층에 형성되며, 일 예로서 화소전극(105)과 동일한 층에 동일한 물질로 형성될 수 있을 것이다.In the plurality of horizontal pixel columns formed by the plurality of pixels defined on the first substrate 101, the third common voltage line 110 formed in each horizontal pixel column includes the second common voltage lines 109a and 109b. The third common voltage line 110 formed on the same layer and formed in the first and last horizontal pixel columns is connected to the upper and lower second common voltages through the second connection line 122 and the second contact hole 121. Is connected to lines 109a and 109b. In this case, the second connection line 122 may be formed on the upper layer or the lower layer of the third common voltage line 110. For example, the second connection line 122 may be formed of the same material on the same layer as the pixel electrode 105.

도 6 및 도 8에는 다수의 수직 화소열에 있어서 인접한 3개의 수직 화소열 중에 하나의 수직 화소열 내에서 제 2 공통전압 라인(109a, 109b)과 제 3 공통전압 라인(110)이 제 2 연결라인(122)과 제 2 콘택홀(121)을 통해 서로 연결된 것을 그 예로 하였지만, 본 발명이 이에 한정되는 것은 아니며, 필요에 따라 본 발명의 요 지를 벗어나지 않는 범위 내에서 제 2 연결라인(122)과 제 2 콘택홀(121)의 수를 늘리거나 줄이는 것이 가능하며, 제 2 연결라인(122)과 제 2 콘택홀(121)의 위치를 변경하는 것이 가능할 것이다.6 and 8, the second common voltage line 109a and 109b and the third common voltage line 110 are connected to the second connection line in one vertical pixel column among three adjacent vertical pixel columns in the plurality of vertical pixel columns. Although the example is connected to each other through the 122 and the second contact hole 121, the present invention is not limited thereto, and the second connection line 122 and the second connection line 122 may be made within the scope of the present invention as necessary. It is possible to increase or decrease the number of the second contact holes 121 and to change the positions of the second connection line 122 and the second contact hole 121.

상기 제 1 기판(101) 상의 데이터 링크 라인(107)의 각 그룹 사이의 영역에는 더미 라인(111)이 형성되어 있으며, 상기 더미 라인(111)을 통해 공통전압을 공급받아 상부의 제 2 공통전압 라인(109a)에 인가하는 제 4 공통전압 라인(114)이 데이터 라인(103)의 각 그룹 사이의 영역에 형성된다. 이때, 상기 제 4 공통전압 라인(114)은 데이터 링크 라인(107) 및 데이터 라인(103)과 동일 층에 형성되어 있으며, 제 3 연결라인(124) 및 제 3 콘택홀(123)을 통해 상부의 제 2 공통전압 라인(109a)에 연결된다. 이때, 상기 제 3 연결라인(124)은 제 4 공통전압 라인(114)의 상부 층 또는 하부 층에 형성되며, 일 예로서 화소전극(105)과 동일한 층에 동일한 물질로 형성될 수 있을 것이다.A dummy line 111 is formed in an area between each group of data link lines 107 on the first substrate 101, and receives a common voltage through the dummy line 111 to receive a second common voltage thereon. A fourth common voltage line 114 applied to the line 109a is formed in the region between each group of the data lines 103. In this case, the fourth common voltage line 114 is formed on the same layer as the data link line 107 and the data line 103, and is formed through the third connection line 124 and the third contact hole 123. Is connected to the second common voltage line 109a. In this case, the third connection line 124 may be formed on the upper layer or the lower layer of the fourth common voltage line 114. For example, the third connection line 124 may be formed of the same material on the same layer as the pixel electrode 105.

상기 제 1 기판(101)의 상부 비표시 영역에는 n개 그룹을 이루는 데이터 라인(103) 중에서 동일 그룹 내에서 좌/우로 인접한 데이터 라인(103) 사이에 연결된 제 1 정전기 회로(116)가 형성된다.A first electrostatic circuit 116 connected between left and right adjacent data lines 103 is formed in the same group among the n groups of data lines 103 formed in the upper non-display area of the first substrate 101. .

이와 같이 상기 제 1 정전기 회로(116)가 n개의 그룹을 이루는 데이터 라인(103) 중에서 동일 그룹 내에서 좌/우로 인접한 데이터 라인(103) 사이에 연결되게 되면 데이터 라인(103)의 각 그룹 사이의 영역에는 제 1 정전기 회로(116)가 형성되지 않아 여유 공간이 확보되게 되며, 상기와 같은 여유 공간에는 더미 라인(111)과 상부의 제 2 공통전압 라인(109a)을 연결하는 제 4 공통전압 라인(114) 을 형성할 수 있으므로, 제 2 공통전압 라인(109a, 109b)에 공급된 공통전압에 리플이 포함되는 문제가 최소화되게 된다.As such, when the first electrostatic circuit 116 is connected between the left and right adjacent data lines 103 within the same group among the n groups of data lines 103, the first electrostatic circuit 116 may be connected to each group of the data lines 103. The first electrostatic circuit 116 is not formed in the region so that a free space is secured. A fourth common voltage line connecting the dummy line 111 and the second common voltage line 109a to the free space is provided in the free space. Since 114 can be formed, the problem that ripple is included in the common voltage supplied to the second common voltage lines 109a and 109b is minimized.

상기 제 1 정전기 회로(116)의 구체적인 구성은 다양한 예가 가능하지만, 본 발명의 설명에 있어서는 도 7에 도시한 바와 같이 동일 그룹 내에서 좌/우로 인접한 데이터 라인(103) 사이에 접속된 제 1 내지 제 3 트랜지스터(Tr1, Tr2, Tr3)를 포함하여 구성되고, 상기 제 1 및 제 2 트랜지스터(Tr1, Tr2)는 동일 그룹 내에서 좌/우로 인접한 데이터 라인(103) 사이에 접속되며, 제 3 트랜지스터(Tr3)는 게이트 전극이 제 1 및 제 2 트랜지스터(Tr1, Tr2)의 접점에 연결되고 소스 전극이 제 1 트랜지스터(Tr1)의 게이트 전극에 연결되고 드레인 전극이 제 2 트랜지스터(Tr2)의 게이트 전극에 연결된 것을 그 예로 하였다.Although the specific configuration of the first electrostatic circuit 116 may be various examples, in the description of the present invention, as illustrated in FIG. 7, the first through the first to the left and right adjacent data lines 103 are connected within the same group. And a third transistor Tr1, Tr2, and Tr3, wherein the first and second transistors Tr1 and Tr2 are connected between left and right adjacent data lines 103 in the same group, and a third transistor. Tr3 has a gate electrode connected to the contacts of the first and second transistors Tr1 and Tr2, a source electrode connected to the gate electrode of the first transistor Tr1, and a drain electrode of the second transistor Tr2. Is connected to the example.

도 6과 도 9를 참조하면, 상기 제 1 기판(101) 상의 하부 비표시 영역에는 접지 라인(118)이 형성되는데, 상기 접지 라인(118)과 데이터 라인(103) 사이에 제 2 정전기 회로(117)가 형성되며, 상기 제 2 정전기 회로(117)의 구체적인 구성은 다양한 예가 가능하며, 위에서 언급한 바와 같은 제 1 정전기 회로(116)의 구성과 동일한 구성도 가능할 것이다.6 and 9, a ground line 118 is formed in a lower non-display area on the first substrate 101, and a second electrostatic circuit (B) is formed between the ground line 118 and the data line 103. 117 is formed, and the specific configuration of the second electrostatic circuit 117 may be various examples, and the same configuration as that of the first electrostatic circuit 116 as described above may be possible.

상술한 바와 같은 구성을 가지는 본 발명의 바람직한 실시예에 따른 액정표시장치는 각 화소마다 화소전극(105)의 가장 자리에 오버랩되도록 형성된 제 3 공통전압 라인(110)에 공급되는 공통전압에 리플이 포함되는 문제가 최소화되므로, 화면 표시 품질이 향상되게 된다.In the liquid crystal display according to the exemplary embodiment of the present invention having the configuration as described above, the ripple is applied to the common voltage supplied to the third common voltage line 110 formed to overlap the edge of the pixel electrode 105 for each pixel. Since the problem to be included is minimized, the screen display quality is improved.

도 1은 종래의 일반적인 액정표시장치의 개략적인 평면도.1 is a schematic plan view of a conventional general liquid crystal display device.

도 2는 도 1의 액정표시장치에 구비된 액정패널의 박막 트랜지스터 기판의 회로 구성을 도시한 회로도.FIG. 2 is a circuit diagram illustrating a circuit configuration of a thin film transistor substrate of a liquid crystal panel included in the liquid crystal display of FIG. 1.

도 3은 도 2의 A 영역을 상세히 도시한 평면도.3 is a plan view illustrating region A of FIG. 2 in detail;

도 4는 도 2의 B 영역을 상세히 도시한 평면도.4 is a plan view illustrating region B of FIG. 2 in detail;

도 5는 도 2의 C 영역을 상세히 도시한 평면도.5 is a plan view illustrating region C of FIG. 2 in detail;

도 6은 본 발명의 바람직한 실시예에 따른 액정표시장치에 구비된 액정패널의 박막 트랜지스터 기판의 회로 구성을 도시한 회로도.6 is a circuit diagram showing a circuit configuration of a thin film transistor substrate of a liquid crystal panel provided in a liquid crystal display according to a preferred embodiment of the present invention.

도 7은 도 6의 제 1 정전기 회로부의 구성 예를 도시한 회로도.FIG. 7 is a circuit diagram showing an example of the configuration of a first electrostatic circuit portion in FIG.

도 8은 도 6의 제 1 정전기 회로부 및 제 4 공통전압 라인이 형성된 영역을 상세히 도시한 평면도.8 is a plan view illustrating in detail a region in which a first electrostatic circuit portion and a fourth common voltage line of FIG. 6 are formed;

도 9는 도 6의 제 2 정전기 회로부, 하부 제 2 공통전압 라인 및 접지 라인이 형성된 영역을 상세히 도시한 평면도.9 is a plan view illustrating in detail a region in which a second electrostatic circuit portion, a lower second common voltage line, and a ground line of FIG. 6 are formed;

**도면의 주요 부분에 대한 부호의 설명**** Description of the symbols for the main parts of the drawings **

101 : 제 1 기판 102 : 게이트 라인101: first substrate 102: gate line

103 : 데이터 라인 104 : 박막 트랜지스터103: data line 104: thin film transistor

105 : 화소전극 106 : 데이터 구동 집적회로105: pixel electrode 106: data driving integrated circuit

107 : 데이터 링크 라인 108a, 108b : 제 1 공통전압 라인107: data link lines 108a, 108b: first common voltage line

109a, 109b : 제 2 공통전압 라인 110 : 제 3 공통전압 라인109a, 109b: second common voltage line 110: third common voltage line

110a : 연결부 111 : 더미 라인110a: connection 111: dummy line

114 : 제 4 공통전압 라인 115 : 연성 인쇄회로기판114: fourth common voltage line 115: flexible printed circuit board

116 : 제 1 정전기 회로 117 : 제 2 정전기 회로116: first electrostatic circuit 117: second electrostatic circuit

118 : 접지 라인 119 : 제 1 콘택홀118: ground line 119: first contact hole

120 : 제 1 연결 라인 121 : 제 2 콘택홀120: first connection line 121: second contact hole

122 : 제 2 연결 라인 123 : 제 3 콘택홀122: second connection line 123: third contact hole

124 : 제 3 연결 라인124: third connection line

Claims (8)

표시 영역과 비표시 영역이 정의되며, 상기 표시 영역에는 다수의 게이트 라인과 데이터 라인이 교차하여 다수의 화소가 정의된 기판;A display area and a non-display area, wherein the display area includes a substrate in which a plurality of pixels are defined by crossing a plurality of gate lines and data lines; 상기 각 화소의 게이트 라인과 데이터 라인이 교차하는 영역마다 형성된 박막 트랜지스터;A thin film transistor formed in each region where the gate line and the data line of each pixel cross each other; 상기 박막 트랜지스터와 연결되도록 각 화소마다 형성된 화소전극;A pixel electrode formed for each pixel to be connected to the thin film transistor; 상기 다수의 데이터 라인을 n개의 그룹으로 나누어 구동하기 위한 n개의 데이터 구동 집적회로;N data driving integrated circuits for driving the plurality of data lines into n groups; 상기 다수의 데이터 라인과 데이터 구동 집적회로를 연결하도록 제 1 기판의 비표시 영역에 형성되어 n개의 그룹을 이루고 있는 데이터 링크 라인;Data link lines formed in a non-display area of a first substrate to form the n groups so as to connect the plurality of data lines with data driving integrated circuits; 상기 기판의 좌/우 비표시 영역에 형성된 제 1 공통전압 라인;A first common voltage line formed in the left / right non-display area of the substrate; 상기 기판의 상/하 비표시 영역에 형성되며 제 1 공통전압 라인과 연결된 제 2 공통전압 라인;A second common voltage line formed in an upper / lower non-display area of the substrate and connected to a first common voltage line; 상기 기판 상에 정의된 다수의 화소마다 화소전극의 가장 자리와 오버랩되도록 형성되며, 제 1 및 제 2 공통전압 라인에 연결된 제 3 공통전압 라인;A third common voltage line formed to overlap the edge of the pixel electrode for each of the plurality of pixels defined on the substrate and connected to first and second common voltage lines; 상기 기판의 데이터 링크 라인의 n개의 그룹 사이의 영역에 형성되어 공통전압을 공급받는 더미 라인; 및A dummy line formed in an area between n groups of data link lines of the substrate to receive a common voltage; And 상기 기판의 데이터 라인의 n개의 그룹 사이의 영역에 형성되며, 일 단부는 더미 라인에 연결되고 타 단부는 상부의 제 2 공통전압 라인에 연결된 제 4 공통전 압 라인;A fourth common voltage line formed in an area between n groups of data lines of the substrate, one end of which is connected to a dummy line and the other end of which is connected to a second common voltage line at an upper portion thereof; 을 포함하여 구성된 것을 특징으로 하는 액정표시장치.Liquid crystal display device comprising a. 제 1 항에 있어서, 상기 기판의 비표시 영역 중에 상부에는 n개 그룹의 데이터 라인 중에서 동일 그룹 내에서 좌/우로 인접한 데이터 라인 사이에 연결된 제 1 정전기 회로가 추가로 형성된 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 1, wherein a first electrostatic circuit is further formed at an upper portion of the non-display area of the substrate, the first electrostatic circuit being connected between left and right adjacent data lines within the same group. . 제 1 항에 있어서, 상기 기판 중에 비표시 영역 중에 하부에는 접지라인이 추가로 형성되며, 상기 접지 라인과 데이터 라인 사이에 연결된 제 2 정전기 회로가 추가로 형성된 것을 특징으로 하는 액정표시장치.The liquid crystal display device of claim 1, wherein a ground line is further formed below the non-display area of the substrate, and a second electrostatic circuit connected between the ground line and the data line is further formed. 제 3 항에 있어서, 상기 하부의 제 2 공통전압 라인은 데이터 라인과 오버랩되는 영역이 오버랩되지 않는 영역보다 좁은 폭으로 형성된 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 3, wherein the lower second common voltage line is formed to have a narrower width than a region in which the region overlapping the data line does not overlap. 제 1 항에 있어서, 상기 다수의 화소는 다수의 수평 화소열을 이루며, 상기 수평 화소열 내에 형성된 제 3 공통전압 라인 각각은 동일 층에 형성되어 있고, 제 3 공통전압 라인의 상부 또는 하부 층에 형성된 제 1 연결 라인 및 제 1 콘택홀을 통해 서로 연결된 것을 특징으로 하는 액정표시장치.The display device of claim 1, wherein the plurality of pixels form a plurality of horizontal pixel columns, and each of the third common voltage lines formed in the horizontal pixel columns is formed on the same layer, and is disposed on the upper or lower layer of the third common voltage line. And a first connection line and a first contact hole. 제 1 항에 있어서, 상기 다수의 화소는 다수의 수평 화소열을 이루며, 첫 번째 수평 화소열 내에 형성된 제 3 공통전압 라인과 상부의 제 2 공통전압 라인은 동일 층에 형성되어 있고, 제 3 공통전압 라인의 상부 또는 하부 층에 형성된 제 2 연결라인 및 제 2 콘택홀을 통해 서로 연결된 것을 특징으로 하는 액정표시장치.The display device of claim 1, wherein the plurality of pixels form a plurality of horizontal pixel columns, and the third common voltage line and the second common voltage line formed in the first horizontal pixel column are formed on the same layer, and the third common And a second connection line and a second contact hole formed on the upper or lower layer of the voltage line. 제 1 항에 있어서, 상기 다수의 화소는 다수의 수평 화소열을 이루며, 마지막 번째 수평 화소열 내에 형성된 제 3 공통전압 라인과 하부의 제 2 공통전압 라인은 동일 층에 형성되어 있고, 제 3 공통전압 라인의 상부 또는 하부 층에 형성된 제 2 연결라인 및 제 2 콘택홀을 통해 서로 연결된 것을 특징으로 하는 액정표시장치.The display device of claim 1, wherein the plurality of pixels form a plurality of horizontal pixel columns, and the third common voltage line and the lower second common voltage line formed in the last horizontal pixel column are formed on the same layer, and the third common And a second connection line and a second contact hole formed on the upper or lower layer of the voltage line. 제 1 항에 있어서, 상기 제 4 공통전압 라인은 데이터 링크 라인이 이루는 각 그룹 사이의 영역에 형성된 더미 라인을 통해 공통전압을 공급받아 제 2 공통전압 라인에 인가하는 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 1, wherein the fourth common voltage line receives a common voltage through a dummy line formed in a region between each group of the data link line, and applies the common voltage to the second common voltage line.
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