KR20110064551A - Vertical nand flash memory device having oxide semiconductor channel - Google Patents

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KR20110064551A
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황철성
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서울대학교산학협력단
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Abstract

PURPOSE: A vertical NAND flash memory device with an oxide semiconductor channel is provided to indefinitely increase the number of cells per a unit area, thereby drastically increasing the integration degree of devices. CONSTITUTION: A vertical oxide semiconductor channel(160) is long toward the top of a substrate(100). A lower insulating layer(110), a laminated structure(120), a tunneling insulating film(130), a charge capturing film(140), and an upper insulating layer(170) surround the vertical channel. A blocking insulating film(150) is formed between the charge capturing film and the laminated structure. The vertical oxide semiconductor channel is made of IGZO(In,Ga,Zn,O).

Description

산화물 반도체 채널을 갖는 수직형 낸드 플래시 메모리 소자{Vertical NAND flash memory device having oxide semiconductor channel}Vertical NAND flash memory device having oxide semiconductor channel

본 발명은 낸드 플래시 메모리 소자에 관한 것으로, 보다 상세하게는 수직형 낸드 플래시 메모리 소자에 관한 것이다.The present invention relates to a NAND flash memory device, and more particularly, to a vertical NAND flash memory device.

플래시 메모리 소자는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.The flash memory device is called a nonvolatile memory because the memory information does not disappear even when the power is turned off. In this regard, the flash memory device is different from a DRAM (Dynamic RAM) and a Static RAM (SRAM).

플래시 메모리 소자는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 노어(NOR)형 구조와, 직렬로 배치된 낸드(NAND)형 구조로 나눌 수 있다. 병렬 구조인 노어 플래시 메모리 소자는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 낸드 플래시 메모리 소자는 셀 사이즈가 DRAM 또는 노어형 플래시에 비하여 작아 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점이 있다.Flash memory devices can be divided into NOR-type structures in which cells are disposed in parallel between bit lines and ground, and NAND-type structures arranged in series, according to a cell array scheme. NOR flash memory devices, which are parallel structures, are widely used for mobile phone booting because they allow high-speed random access when performing read operations. NAND flash memory devices, which are serial structures, have smaller cell sizes than DRAM or NOR flash, and usually store data. It is advantageous in that it is suitable for use and advantageous in miniaturization.

낸드 플래시 메모리 소자 중 플로팅 게이트 플래시 메모리 소자는 통상 그 주위가 절연체로 둘러싸인 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.Among NAND flash memory devices, floating gate flash memory devices typically include a floating gate formed of polycrystalline silicon surrounded by an insulator, and the channel hot carrier injection or FN tunneling (Fowler-Nordheim Tunneling) on the floating gate. Charges are injected or released, thereby storing and erasing data.

이러한 낸드 플래시 메모리 소자는 현존하는 반도체 소자 중에서 가장 높은 집적도를 가지면서, 스트링 선택 트랜지스터, 접지 선택 트랜지스터 및 이들 사이에 배치되는 복수개의 셀 트랜지스터들을 구비한다. 이러한 낸드 플래시 메모리 소자의 구조에 따르면, 상기 두 선택 트랜지스터들 사이에 배치되는 셀 트랜지스터들의 수가 증가할수록, 전체 셀 어레이 영역에서 차지하는 상기 선택 트랜지스터들의 면적은 줄어든다. 이에 따라, 선택 트랜지스터들의 점유 면적이 감소할수록, 상기 낸드 플래시 메모리의 집적도는 증가한다.The NAND flash memory device has a highest integration degree among existing semiconductor devices, and includes a string select transistor, a ground select transistor, and a plurality of cell transistors disposed therebetween. According to the structure of the NAND flash memory device, as the number of cell transistors disposed between the two selection transistors increases, the area of the selection transistors occupying the entire cell array area decreases. Accordingly, as the area occupied by the select transistors decreases, the density of the NAND flash memory increases.

그러나 직렬로 연결되는 셀 트랜지스터들의 개수가 증가할 경우, 읽기 동작에서 저항이 증가하여 셀에서의 읽기 전류가 센싱 회로에서 감지할 수 있는 전류의 최소 크기보다 작아지는 문제가 발생한다. 이 경우, 정상적인 읽기 동작이 수행될 수 없기 때문에, 현재 대부분의 낸드 플래시 메모리 소자에서 상기 선택 트랜지스터들 사이에 배치되는 셀 트랜지스터의 수는 32개로 제한되고 있다. 결과적으로, 감지가능한 최소 전류의 한계는 낸드 플래시 메모리 소자에서 상기 선택 트랜지스터들이 점유하는 면적을 줄일 수 없게 만드는 원인이 되어, 집적도를 증가시키는 것에 한계가 되고 있다.However, when the number of cell transistors connected in series increases, a resistance increases in a read operation, which causes a problem that the read current in the cell is smaller than the minimum amount of current detectable by the sensing circuit. In this case, since a normal read operation cannot be performed, the number of cell transistors disposed between the select transistors is currently limited to 32 in most NAND flash memory devices. As a result, the limit of the minimum detectable current causes the area occupied by the select transistors in the NAND flash memory device to be reduced, thereby limiting the increase in the degree of integration.

최근, 플로팅 게이트 대신에 전하를 포획할 수 있는 물질을 이용한 전하 트랩 플래시 메모리 소자(charge trap flash memory, CTF)에 대해서도 많은 연구가 이루어지고 있으나, 전하 트랩 플래시 메모리 소자 또한 선택 트랜지스터들이 점유하는 면적 때문에, 집적도를 증가시키는 것에 한계가 있다.Recently, much research has been conducted on charge trap flash memory devices (CTFs) using materials that can capture charges instead of floating gates, but charge trap flash memory devices also have a large area occupied by select transistors. However, there is a limit to increasing the degree of integration.

본 발명이 해결하고자 하는 기술적 과제는 집적도를 증가시키기 위해, 수직 방향의 산화물 반도체 채널을 갖는 수직형 낸드 플래시 메모리 소자를 제공하는 데에 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a vertical NAND flash memory device having an oxide semiconductor channel in a vertical direction in order to increase the degree of integration.

상기의 기술적 과제를 해결하기 위한, 본 발명에 따른 수직형 낸드 플래시 메모리 소자는 트랜지스터가 형성되어 있는 기판; 상기 트랜지스터의 소스/드레인 영역 상에 상기 기판의 상측 방향으로 길게 뻗은 형상으로 형성된 산화물 반도체 수직 채널; 상기 소스/드레인 영역 상에 상기 수직 채널을 감싸도록 형성되어 있는 하부 절연층; 상기 하부 절연층 상에 상기 수직 채널을 감싸도록 형성되며, 복수의 전도층과 복수의 절연층이 교번적으로 적층되어 있는 적층 구조물; 상기 수직 채널과 상기 적층 구조물 사이에 상기 수직 채널을 감싸도록 형성되어 있는 터널링 절연막; 상기 터널링 절연막과 상기 적층 구조물 사이에 상기 수직 채널을 감싸도록 형성되어 있는 전하 포획막; 상기 전하 포획막과 상기 적층 구조물 사이에 형성되어 있는 블로킹 절연막; 및 상기 적층 구조물 상에 상기 수직 채널을 감싸도록 형성되어 있는 상부 절연층;을 구비한다.In order to solve the above technical problem, the vertical NAND flash memory device according to the present invention includes a substrate on which a transistor is formed; An oxide semiconductor vertical channel formed on the source / drain region of the transistor in a shape extending in an upward direction of the substrate; A lower insulating layer formed to surround the vertical channel on the source / drain region; A stack structure formed to surround the vertical channel on the lower insulating layer, wherein a plurality of conductive layers and a plurality of insulating layers are alternately stacked; A tunneling insulating layer formed to surround the vertical channel between the vertical channel and the stack structure; A charge trapping film formed between the tunneling insulating film and the stack structure to surround the vertical channel; A blocking insulating film formed between the charge trapping film and the stack structure; And an upper insulating layer formed to surround the vertical channel on the stack structure.

상기 산화물 반도체 수직 채널은 IGZO(In-Ga-Zn-O)로 이루어질 수 있으며, 상기 전하 포획막은 전하를 포획할 수 있는 절연성 물질 또는 전하를 포획할 수 있는 나노 입자를 포함할 수 있다.The oxide semiconductor vertical channel may be formed of IGZO (In-Ga-Zn-O), and the charge trap layer may include an insulating material capable of capturing charge or nanoparticles capable of trapping charge.

본 발명에 따르면, 수직 방향의 산화물 반도체 채널을 이용하므로, 단위 면적 당 셀의 개수를 무한히 증가시킬 수 있게 되어, 소자의 집적도를 현격히 증가시킬 수 있다.According to the present invention, since the oxide semiconductor channel in the vertical direction is used, the number of cells per unit area can be infinitely increased, and the degree of integration of the device can be significantly increased.

이하에서 첨부된 도면들을 참조하여 본 발명에 따른 산화물 반도체 채널을 갖는 수직형 낸드 플래시 메모리 소자의 바람직한 실시예에 대해 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, exemplary embodiments of a vertical NAND flash memory device having an oxide semiconductor channel according to the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you.

도 1은 본 발명에 따른 수직형 낸드 플래시 메모리 소자의 개략적인 구조를 나타내는 단면도이고, 도 2는 도 1에 도시된 수직형 낸드 플래시 메모리 소자의 일부 단면 사시도이다.1 is a cross-sectional view illustrating a schematic structure of a vertical NAND flash memory device according to the present invention, and FIG. 2 is a partial cross-sectional perspective view of the vertical NAND flash memory device illustrated in FIG. 1.

도 1 및 도 2를 참조하면, 본 발명에 따른 수직형 낸드 플래시 메모리 소자(10)는 기판(100), 산화물 반도체 수직 채널(160), 하부 절연층(110), 적층 구조물(120), 터널링 절연막(130), 전하 포획막(140), 블로킹 절연막(150), 상부 절연층(170) 및 비트 라인(180)을 구비한다.1 and 2, the vertical NAND flash memory device 10 according to the present invention may include a substrate 100, an oxide semiconductor vertical channel 160, a lower insulating layer 110, a stack structure 120, and tunneling. The insulating layer 130, the charge trapping layer 140, the blocking insulating layer 150, the upper insulating layer 170, and the bit line 180 are provided.

기판(100)으로는 실리콘 기판이 이용될 수 있으며, 기판(100)에는 트랜지스터가 형성되어 있다. 이를 위해 기판(100)의 일부 영역에는 소스/드레인 영역(101, 102)이 형성되어 있으며, 소스/드레인 영역(101, 102) 사이의 채널 영역 상에는 게이트 절연막(103)과 게이트 전극(105)이 형성되어 있다. 본 실시예에서는 기판(100)에 형성되어 있는 소스/드레인 영역(101, 102)이 낸드 스트링(NAND string)을 이루어 공통 소스(common source) 라인을 구성한다.A silicon substrate may be used as the substrate 100, and a transistor is formed on the substrate 100. To this end, source / drain regions 101 and 102 are formed in a portion of the substrate 100, and a gate insulating layer 103 and a gate electrode 105 are formed on a channel region between the source / drain regions 101 and 102. Formed. In the present embodiment, the source / drain regions 101 and 102 formed on the substrate 100 form a NAND string to form a common source line.

산화물 반도체 수직 채널(160)은 기판(100)의 상측 방향으로 길게 뻗은 형상으로 소스/드레인 영역(101) 상에 형성되며, 산화물 반도체로 이루어진다. 산화물 반도체 수직 채널(160)은 예컨대, ZnO 계열의 물질로서 구체적으로 GIZO(Ga-In-Zn-O)로 형성될 수 있다. GIZO는 a(In2O3)·b(Ga2O3)·c(ZnO)의 형태로 형성될 수 있다. 일반적인 MOSFET(Metal Oxide Semiconductor FET)에서는 소수 캐리어(minority carrier)가 반전(inversion)된 상태일 때 채널이 열리지만, 본 발명과 같이 산화물 반도체로 이루어진 채널을 이용하는 경우는 다수 캐리어(majority carrier)가 산화물 반도체층에 축적(accumulation)된 상태일 때 채널이 열리고, 다수 캐리어가 소모(depletion)된 상태일 때 채널이 닫힌다.The oxide semiconductor vertical channel 160 is formed on the source / drain region 101 in a shape extending in an upward direction of the substrate 100 and is formed of an oxide semiconductor. The oxide semiconductor vertical channel 160 is, for example, a ZnO-based material, and may be specifically formed of GIZO (Ga-In-Zn-O). GIZO may be formed in the form of a (In 2 O 3 ) · b (Ga 2 O 3 ) · c (ZnO). In a typical MOSFET, the channel is opened when the minority carrier is inverted. However, in the case of using a channel made of an oxide semiconductor as in the present invention, the majority carrier is an oxide. The channel is opened when it is accumulated in the semiconductor layer, and the channel is closed when the majority carrier is depleted.

하부 절연층(110)은 소스/드레인 영역(101) 상에 수직 채널(160)을 감싸도록 형성되며, 절연성 물질로 이루어진다. 하부 절연층(110)은 적층 구조물(120)과 소스/드레인 영역(101)을 전기적으로 분리시킨다.The lower insulating layer 110 is formed to surround the vertical channel 160 on the source / drain region 101 and is made of an insulating material. The lower insulating layer 110 electrically separates the stacked structure 120 and the source / drain regions 101.

적층 구조물(120)은 하부 절연층(110) 상에 수직 채널(160)을 감싸도록 형성되며, 적층 구조물(120)은 복수의 전도층(121)과 복수의 절연층(122)이 교번적으로 적층되어 있는 구조를 가진다. 전도층(121)은 전도성 물질로 이루어져, 콘트롤 게 이트(control gate)로서 기능하게 된다. 그리고 전도층(121)은 워드라인과 연결되어, 전도층(121)에 소정의 전압을 인가함으로써 전하 포획막(140)에 전하가 포획(trap)되도록 하거나 전하 포획막(140)에 포획된 전하가 방출(detrap)되도록 한다. The stacked structure 120 is formed to surround the vertical channel 160 on the lower insulating layer 110, and the stacked structure 120 alternately includes a plurality of conductive layers 121 and a plurality of insulating layers 122. It has a stacked structure. The conductive layer 121 is made of a conductive material to function as a control gate. In addition, the conductive layer 121 is connected to the word line to apply a predetermined voltage to the conductive layer 121 so that the charge is trapped in the charge trapping layer 140 or the charge trapped in the charge trapping layer 140. To be trapped.

터널링 절연막(130), 전하 포획막(140) 및 블로킹 절연막(150)은 수직 채널(160)과 적층 구조물(120) 사이에 수직 채널(160)을 감싸도록 형성된다. 이때, 수직 채널(160)에서 적층 구조물(120)을 향하는 방향으로 터널링 절연막(130), 전하 포획막(140) 및 블로킹 절연막(150)이 순차적으로 배치된다.The tunneling insulating layer 130, the charge trapping layer 140, and the blocking insulating layer 150 are formed to surround the vertical channel 160 between the vertical channel 160 and the stack structure 120. In this case, the tunneling insulating layer 130, the charge trapping layer 140, and the blocking insulating layer 150 are sequentially disposed in the direction toward the stack structure 120 in the vertical channel 160.

터널링 절연막(130)과 블로킹 절연막(150)은 절연성 물질로 이루어진다. 터널링 절연막(130)은 수직 채널(160)과 전하 포획막(140) 사이에 배치되어, 수직 채널(160)과 전하 포획막(140) 사이에서 전하 이동 통로가 된다. 이때, 전하의 이동은 전도층(121)에 인가되는 전압에 의해 터널링에 의해 이루어진다. 블로킹 절연막(150)은 전하 포획막(140)과 적층 구조물(120) 사이에 배치되어, 전하 포획막(140)에 포획된 전하가 전도층(121)로 방출되는 것을 방지하고, 전도층(121)의 전하가 전하 포획막(140)에 포획되는 것을 방지한다.The tunneling insulating layer 130 and the blocking insulating layer 150 are made of an insulating material. The tunneling insulating layer 130 is disposed between the vertical channel 160 and the charge trapping layer 140 to become a charge transfer path between the vertical channel 160 and the charge trapping layer 140. At this time, the movement of the charge is made by tunneling by the voltage applied to the conductive layer 121. The blocking insulating layer 150 is disposed between the charge trapping layer 140 and the stack structure 120 to prevent the charge trapped in the charge trapping layer 140 from being released into the conductive layer 121, and the conductive layer 121 is formed. ) Is prevented from being captured by the charge trapping film 140.

전하 포획막(140)은 터널링 절연막(130)과 블로킹 절연막(150)의 사이에 배치되며, 전하를 포획할 수 있는 절연성 물질 또는 전하를 포획할 수 있는 나노 입자를 포함한다. 따라서 전하 포획막(140)이 전하를 포획한 상태와 전하를 포획하지 않은 상태로 정보를 저장할 수 있다.The charge trapping film 140 is disposed between the tunneling insulating film 130 and the blocking insulating film 150 and includes an insulating material capable of capturing charge or nanoparticles that can capture charge. Therefore, the charge trapping layer 140 may store information in a state in which charge is captured and in a state in which the charge is not captured.

상부 절연층(170)은 적층 구조물(120) 상에 수직 채널(160)을 감싸도록 형성 되며, 절연성 물질로 이루어진다. 상부 절연층(170)은 적층 구조물(120)과 비트라인(180)을 전기적으로 분리시킨다.The upper insulating layer 170 is formed to surround the vertical channel 160 on the stack structure 120 and is made of an insulating material. The upper insulating layer 170 electrically separates the stacked structure 120 and the bit line 180.

비트라인(180)은 수직 채널(160)의 상측에 형성되며, 전도성 물질로 이루어진다.The bit line 180 is formed above the vertical channel 160 and is made of a conductive material.

도 1 및 도 2에 도시된 형태로 소자가 구성되면, 상술한 바와 같이, 전도층(121)은 콘트롤 게이트로서 기능하게 된다. 그리고 비트라인(180)과 기판 상에 형성되어 있는 소스/드레인 영역(101, 102)으로 이루어진 공통 소스 라인과 전도층(121)과 전기적으로 연결되어 있는 워드라인에 소정의 전압을 인가함으로써, 전하 포획막(140)에 전하가 포획(trap)되도록 하거나 전하 포획막(140)에 포획된 전하가 방출(detrap)되도록 한다. 그리고 전하 포획막(140)에 전하가 포획된 상태인지, 전하가 포획되어 있지 않은 상태인지를 판별할 수 있다. When the device is configured in the form shown in Figs. 1 and 2, as described above, the conductive layer 121 functions as a control gate. In addition, a predetermined voltage is applied to the common source line including the bit line 180 and the source / drain regions 101 and 102 formed on the substrate and the word line electrically connected to the conductive layer 121. Charges are trapped in the capture film 140 or charges trapped in the charge capture film 140 are trapped. In addition, it is possible to determine whether the charge is captured in the charge trapping film 140 or the state in which the charge is not captured.

결국, 본 실시예에서는 전하 포획막(140)에 전하를 포획시킴으로써 정보를 기록할 수 있으며, 포획된 전하를 방출시킴으로써 기록된 정보를 소거할 수 있고, 전하 포획막(140)의 전하 포획 여부를 판별하여 기록된 정보를 판독할 수 있다. 따라서 전도층(121)과 인접하고 있는 터널링 절연막(130), 전하 포획막(140) 및 블로킹 절연막(150)이 하나의 메모리 셀로서 기능하게 된다. 이러한 형태로 플래시 메모리가 구성되면, 하나의 수직 채널(160) 당 전도층(121)의 개수만큼의 메모리 셀이 존재하게 되므로, 집적도를 크게 증가시킬 수 있다.As a result, in the present exemplary embodiment, information may be recorded by capturing charge in the charge trapping film 140, and the recorded information may be erased by releasing the captured charge. The recorded information can be read by discriminating. Therefore, the tunneling insulating film 130, the charge trapping film 140, and the blocking insulating film 150 adjacent to the conductive layer 121 function as one memory cell. When the flash memory is configured in this manner, since there are as many memory cells as the number of conductive layers 121 per vertical channel 160, the degree of integration can be greatly increased.

그리고 전하 포획막(140)이 다른 셀들의 전하 포획막과 연결되어 있더라도, 전하 포획막(140)은 전도성 물질로 이루어진 것이 아니라, 전하를 포획할 수 있는 절연성 물질 또는 전하를 포획할 수 있는 나노 입자로 이루어져 있으므로, 하나의 셀의 전하 포획막에 포획된 전하가 다른 셀의 전하 포획막으로 이동하지는 않는다. 즉, 포획된 전하가 다른 영역으로 이동할 염려가 없기 때문에, 본 실시예에서와 같이 전하 포획막(140)이 절연체로 전기적으로 분리되어 있지 않고 연결되어 있더라도 소자의 동작에는 영향을 미치지 않는다. 결국 하나의 연결된 전하 포획막을 형성하여 여러 셀을 구성하게 되므로, 소자의 제조 공정 수가 감소하게 된다.And even if the charge trapping film 140 is connected to the charge trapping film of other cells, the charge trapping film 140 is not made of a conductive material, but an insulating material capable of capturing a charge or a nanoparticle that can capture a charge. Since the charge trapped in the charge trapping film of one cell does not move to the charge trapping film of another cell. That is, since there is no fear of the captured charges moving to other regions, even if the charge trapping film 140 is connected to the insulator rather than electrically separated as in the present embodiment, the operation of the device is not affected. Eventually, one connected charge trapping film is formed to form several cells, thereby reducing the number of manufacturing processes of the device.

도 3 내지 도 14는 본 발명에 따른 수직형 낸드 플래시 메모리 소자를 제조하는 방법을 설명하기 위한 도면들이다.3 to 14 are diagrams for describing a method of manufacturing a vertical NAND flash memory device according to the present invention.

본 발명에 따른 수직형 낸드 플래시 메모리 소자를 제조하는 방법은 우선, 도 3에 도시된 바와 같이, 기판(100) 상에 트랜지스터를 형성한다. 즉, 기판의 일부 영역에 불순물을 도핑하여 소스/드레인 영역(101, 102)를 형성하고, 소스/드레인 영역(101, 102) 사이의 채널 영역 상에 게이트 절연막(103)과 게이트 전극(105)를 형성한다.In the method of manufacturing a vertical NAND flash memory device according to the present invention, first, as illustrated in FIG. 3, a transistor is formed on a substrate 100. That is, the source / drain regions 101 and 102 are formed by doping impurities in a portion of the substrate, and the gate insulating layer 103 and the gate electrode 105 are formed on the channel region between the source / drain regions 101 and 102. To form.

다음으로, 도 4에 도시된 바와 같이, 소스/드레인 영역(101) 상에 하부 절연층(110)을 형성한 후, 하부 절연층(110) 상에 적층 구조물(120)을 형성한다. 이 적층 구조물(120)은 복수의 전도층(121)과 복수의 절연층(122)이 교번적으로 증착하여 형성한다. 전도층(121)은 금속과 같은 전도성 물질을 스퍼터링(sputtering), 증발법(evaporation) 또는 화학적 기상증착법(chemical vapor deposition, CVD)을 이용하여 형성할 수 있고, 절연층(122)은 산화 실리콘(SiO2)과 같은 절연성 물질을 스 퍼터링, 화학적 기상증착법을 이용하여 형성할 수 있다.Next, as shown in FIG. 4, after forming the lower insulating layer 110 on the source / drain region 101, the stacked structure 120 is formed on the lower insulating layer 110. The laminated structure 120 is formed by alternately depositing a plurality of conductive layers 121 and a plurality of insulating layers 122. The conductive layer 121 may be formed of a conductive material such as metal by sputtering, evaporation, or chemical vapor deposition (CVD), and the insulating layer 122 may be formed of silicon oxide ( Insulating materials such as SiO 2 ) may be formed using sputtering or chemical vapor deposition.

다음으로, 도 5에 도시된 바와 같이, 소스/드레인 영역(101)의 표면 일부가 노출되도록, 적층 구조물(120)과 하부 절연층(110)을 관통하는 관통홀(125)을 형성한다. 이 관통홀(125)은 포토리쏘그라피(photolithography) 공정과 이방성 건식 식각 공정(dry etching)을 통해 형성할 수 있다.Next, as shown in FIG. 5, a through hole 125 penetrating the stack structure 120 and the lower insulating layer 110 is formed to expose a portion of the surface of the source / drain region 101. The through hole 125 may be formed through a photolithography process and an anisotropic dry etching process.

다음으로, 도 6에 도시된 바와 같이, 관통홀(125)의 측벽에 블로킹 절연막(150)을 형성한다. 이 블로킹 절연막(150)은 산화 실리콘과 같은 절연성 물질을 원자층 증착법(atomic layer deposition, ALD)을 이용하여 형성할 수 있다. 증착 공정 상 블로킹 절연막(150)은 소스/드레인 영역(101)의 표면과 적층 구조물(120)의 상부에도 형성된다. 그리고 도 7에 도시된 바와 같이, 블로킹 절연막(150) 상에 전하 포획막(140)을 형성한다. 전하 포획막(140) 역시 원자층 증착법을 이용하여 형성할 수 있으며, 전하 포획막(140)은 전하를 포획(trap)할 수 있는 절연성 물질 또는 전하를 포획할 수 있는 나노입자가 포함된 물질로 형성한다. 그리고 도 8에 도시된 바와 같이, 전하 포획막(140) 상에 터널링 절연막(130)을 형성한다. 터널링 절연막(130) 또한 산화 실리콘과 같은 절연성 물질을 원자층 증착법을 이용하여 형성할 수 있다.Next, as illustrated in FIG. 6, a blocking insulating layer 150 is formed on the sidewall of the through hole 125. The blocking insulating layer 150 may be formed of an insulating material such as silicon oxide using atomic layer deposition (ALD). The blocking insulating layer 150 is formed on the surface of the source / drain region 101 and the upper portion of the stacked structure 120 in the deposition process. As shown in FIG. 7, the charge trapping film 140 is formed on the blocking insulating film 150. The charge trapping layer 140 may also be formed by using an atomic layer deposition method, and the charge trapping layer 140 may be formed of an insulating material capable of trapping charge or a material containing nanoparticles capable of trapping charge. Form. 8, a tunneling insulating layer 130 is formed on the charge trapping layer 140. The tunneling insulating layer 130 may also form an insulating material such as silicon oxide using an atomic layer deposition method.

상술한 과정을 수행하면, 적층 구조물(120)과 소스/드레인 영역(101)의 상측 표면에 블로킹 절연막(150), 전하 포획막(140) 및 터널링 절연막(130)이 순차적으로 적층된다. 블로킹 절연막(150), 전하 포획막(140) 및 터널링 절연막(130)은 관통홀(125)의 내부 측벽에만 형성되는 것이 바람직하므로, 적층 구조물(120)과 소스 /드레인 영역(101)의 상측 표면에 순차적으로 적층되어 있는 블로킹 절연막(150), 전하 포획막(140) 및 터널링 절연막(130)은 도 9에 도시된 바와 같이 제거한다. 블로킹 절연막(150), 전하 포획막(140) 및 터널링 절연막(130)을 도 9에 도시된 바와 같이 제거하는 공정은 포토리쏘그라피 공정과 이방성 건식 식각 공정을 이용하여 수행할 수 있다.When the above-described process is performed, the blocking insulating layer 150, the charge trapping layer 140, and the tunneling insulating layer 130 are sequentially stacked on the upper surfaces of the stack structure 120 and the source / drain region 101. Since the blocking insulating layer 150, the charge trapping layer 140, and the tunneling insulating layer 130 are preferably formed only on the inner sidewall of the through hole 125, the upper surface of the stacked structure 120 and the source / drain region 101 may be formed. The blocking insulating film 150, the charge trapping film 140, and the tunneling insulating film 130 which are sequentially stacked on the substrate are removed as shown in FIG. 9. 9, the blocking insulating layer 150, the charge trapping layer 140, and the tunneling insulating layer 130 may be removed using a photolithography process and an anisotropic dry etching process.

다음으로, 도 10에 도시된 바와 같이, 산화물 반도체 수직 채널(160)을 터널링 절연막(130) 상에 형성하여, 관통홀(125)을 갭-필(gap-fill)한다. 산화물 반도체 수직 채널(160)은 예컨대, ZnO 계열의 물질로서 구체적으로 GIZO(Ga-In-Zn-O)로 형성될 수 있다. GIZO는 a(In2O3)·b(Ga2O3)·c(ZnO)의 형태로 형성될 수 있다. 이와 같이 산화물 반도체 수직 채널(160)을 형성하면, 산화물 반도체 수직 채널(160)의 하단은 소스/드레인 영역(101)과 연결된다. 그리고 도 11에 도시된 바와 같이, 적층 구조물(120)과 블로킹 절연막(150), 전하 포획막(140) 및 터널링 절연막(130) 상에 형성되어 있던 산화물 반도체 수직 채널(160)을 제거한다. 이 산화물 반도체 수직 채널(160)을 제거하는 공정은 포토리쏘그라피 공정과 이방성 건식 식각 공정을 이용하여 수행할 수 있다.Next, as shown in FIG. 10, the oxide semiconductor vertical channel 160 is formed on the tunneling insulating layer 130 to gap-fill the through hole 125. The oxide semiconductor vertical channel 160 is, for example, a ZnO-based material, and may be specifically formed of GIZO (Ga-In-Zn-O). GIZO may be formed in the form of a (In 2 O 3 ) · b (Ga 2 O 3 ) · c (ZnO). When the oxide semiconductor vertical channel 160 is formed as described above, the lower end of the oxide semiconductor vertical channel 160 is connected to the source / drain region 101. As shown in FIG. 11, the oxide semiconductor vertical channel 160 formed on the stack structure 120, the blocking insulating layer 150, the charge trapping layer 140, and the tunneling insulating layer 130 is removed. The process of removing the oxide semiconductor vertical channel 160 may be performed using a photolithography process and an anisotropic dry etching process.

다음으로, 도 12에 도시된 바와 같이, 적층 구조물(120), 블로킹 절연막(150), 전하 포획막(140), 터널링 절연막(130) 및 산화물 반도체 수직 채널(160)이 함께 덮이도록 상부 절연층(170)을 형성한다. 상부 절연층(170)은 산화 실리콘(SiO2)과 같은 절연성 물질을 스퍼터링, 화학적 기상증착법을 이용하여 형성할 수 있다. 그리고 도 13에 도시된 바와 같이, 비트라인(180)을 형성하기 위한 홈부(175)를 상부 절연층(170)에 형성한다. 이 홈부(175)는 산화물 반도체 수직 채널(160)의 표면이 노출되도록 형성된다. 그리고 도 14에 도시된 바와 같이 홈부(175)에 비트라인(180)을 형성한다. 비트라인(180)은 금속과 같은 전도성 물질을 스퍼터링 또는 증발법을 이용하여 형성할 수 있다.Next, as shown in FIG. 12, the upper insulating layer 120 is covered with the stack structure 120, the blocking insulating layer 150, the charge trapping layer 140, the tunneling insulating layer 130, and the oxide semiconductor vertical channel 160. Form 170. The upper insulating layer 170 may form an insulating material such as silicon oxide (SiO 2 ) by sputtering or chemical vapor deposition. As shown in FIG. 13, a groove 175 for forming the bit line 180 is formed in the upper insulating layer 170. The groove 175 is formed to expose the surface of the oxide semiconductor vertical channel 160. 14, the bit line 180 is formed in the groove 175. The bit line 180 may form a conductive material such as metal by sputtering or evaporation.

도 3 내지 도 14에 도시된 방법을 이용하면, 산화물 반도체 수직 채널을 갖는 수직형 낸드 플래시 메모리 소자를 제조할 수 있다. 이와 같은 방법으로 산화물 반도체 수직 채널을 갖는 수직형 낸드 플래시 메모리 소자를 제조하면, 하나의 산화물 반도체 수직 채널 당 전도층의 개수만큼의 메모리 셀이 존재하게 되므로, 집적도를 크게 증가시킬 수 있다.By using the method illustrated in FIGS. 3 to 14, a vertical NAND flash memory device having an oxide semiconductor vertical channel can be manufactured. When manufacturing a vertical NAND flash memory device having an oxide semiconductor vertical channel in this manner, since there are as many memory cells as one oxide semiconductor vertical channel, integration can be greatly increased.

이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.Although the preferred embodiments of the present invention have been shown and described above, the present invention is not limited to the specific preferred embodiments described above, and the present invention belongs to the present invention without departing from the gist of the present invention as claimed in the claims. Various modifications can be made by those skilled in the art, and such changes are within the scope of the claims.

도 1은 본 발명에 따른 수직형 낸드 플래시 메모리 소자의 개략적인 구조를 나타내는 단면도이고, 도 2는 도 1에 도시된 수직형 낸드 플래시 메모리 소자의 일부 단면 사시도이다.1 is a cross-sectional view illustrating a schematic structure of a vertical NAND flash memory device according to the present invention, and FIG. 2 is a partial cross-sectional perspective view of the vertical NAND flash memory device illustrated in FIG. 1.

도 3 내지 도 14는 본 발명에 따른 수직형 낸드 플래시 메모리 소자를 제조하는 방법을 설명하기 위한 도면들이다.3 to 14 are diagrams for describing a method of manufacturing a vertical NAND flash memory device according to the present invention.

Claims (3)

트랜지스터가 형성되어 있는 기판;A substrate on which transistors are formed; 상기 트랜지스터의 소스/드레인 영역 상에 상기 기판의 상측 방향으로 길게 뻗은 형상으로 형성된 산화물 반도체 수직 채널;An oxide semiconductor vertical channel formed on the source / drain region of the transistor in a shape extending in an upward direction of the substrate; 상기 소스/드레인 영역 상에 상기 수직 채널을 감싸도록 형성되어 있는 하부 절연층;A lower insulating layer formed to surround the vertical channel on the source / drain region; 상기 하부 절연층 상에 상기 수직 채널을 감싸도록 형성되며, 복수의 전도층과 복수의 절연층이 교번적으로 적층되어 있는 적층 구조물;A stack structure formed to surround the vertical channel on the lower insulating layer, wherein a plurality of conductive layers and a plurality of insulating layers are alternately stacked; 상기 수직 채널과 상기 적층 구조물 사이에 상기 수직 채널을 감싸도록 형성되어 있는 터널링 절연막;A tunneling insulating layer formed to surround the vertical channel between the vertical channel and the stack structure; 상기 터널링 절연막과 상기 적층 구조물 사이에 상기 수직 채널을 감싸도록 형성되어 있는 전하 포획막;A charge trapping film formed between the tunneling insulating film and the stack structure to surround the vertical channel; 상기 전하 포획막과 상기 적층 구조물 사이에 형성되어 있는 블로킹 절연막; 및A blocking insulating film formed between the charge trapping film and the stack structure; And 상기 적층 구조물 상에 상기 수직 채널을 감싸도록 형성되어 있는 상부 절연층;을 포함하는 것을 특징으로 하는 수직형 낸드 플래시 메모리 소자.And an upper insulating layer formed to surround the vertical channel on the stack structure. 제1항에 있어서,The method of claim 1, 상기 산화물 반도체 수직 채널은 IGZO(In-Ga-Zn-O)로 이루어진 것을 특징으 로 하는 수직형 낸드 플래시 메모리 소자.The oxide semiconductor vertical channel is IGZO (In-Ga-Zn-O) characterized in that the vertical NAND flash memory device. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 전하 포획막은 전하를 포획할 수 있는 절연성 물질 또는 전하를 포획할 수 있는 나노 입자를 포함하는 것을 특징으로 하는 수직형 낸드 플래시 메모리 소자.The charge trap layer is a vertical NAND flash memory device, characterized in that it comprises an insulating material that can capture the charge or nanoparticles that can capture the charge.
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