KR20110060280A

KR20110060280A - 표시장치

Info

Publication number: KR20110060280A
Application number: KR1020090116823A
Authority: KR
Inventors: 김현철; 서승표
Original assignee: 엘지디스플레이 주식회사
Priority date: 2009-11-30
Filing date: 2009-11-30
Publication date: 2011-06-08
Also published as: KR101615771B1

Abstract

본 발명은, 표시패널; 표시패널에 게이트신호를 공급하는 게이트구동부; 및 표시패널에 데이터신호를 공급하며 제1구간 동안 바이어스 전류의 슬루율(slew rate)이 제어되는 바이어스 전류부를 포함하는 데이터구동부를 포함하는 표시장치를 제공한다.

표시장치, 데이터구동부, 소비전력

Description

표시장치{Display Device}

본 발명은 표시장치에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.

이와 같은 표시장치는 텔레비전(TV)이나 비디오 등의 가전분야에서 노트북(Note book)과 같은 컴퓨터나 핸드폰과 등과 같은 산업분야 등에서 다양한 용도로 사용되고 있다.

앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치는 매트릭스 형태로 배치된 복수의 서브 픽셀을 구동하는 구동부에 의해 구동된다. 구동부에는 타이밍구동부, 게이트구동부 및 데이터구동부 등이 포함된다.

게이트구동부는 타이밍구동부로부터 공급된 게이트 타이밍 제어신호 등에 의해 표시패널에 공급할 게이트신호를 생성한다. 그리고 데이터구동부는 타이밍구동부로부터 공급된 데이터 타이밍 제어신호와 디지털 데이터신호에 의해 표시패널에 공급할 아날로그 데이터신호를 생성한다.

그런데, 종래 표시장치에 사용되는 데이터 구동부의 경우 표시패널에 표시되는 영상에 영향을 미치지 않는 구간에서도 동일한 바이어스 전류를 흘려주어 불필요한 전류 소모 따른 소비전력 증가를 야기하므로 이의 개선이 요구된다.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은, 화상을 미표시하는 구간 동안 불필요한 전류 소모를 방지하여 소비전력을 저감할 수 있는 표시장치를 제공하는 것이다.

상술한 과제 해결 수단으로 본 발명은, 표시패널; 표시패널에 게이트신호를 공급하는 게이트구동부; 및 표시패널에 데이터신호를 공급하며 제1구간 동안 바이어스 전류의 슬루율(slew rate)이 제어되는 바이어스 전류부를 포함하는 데이터구동부를 포함하는 표시장치를 제공한다.

바이어스 전류부는, 제1구간 동안 바이어스 전류의 슬루율(slew rate)이 느려질 수 있다.

제1구간은, 표시패널에 데이터신호가 미공급되는 수직블랭크구간(Vertical Blank Interval; VBI)일 수 있다.

바이어스 전류부는, 외부로부터 공급된 바이어스 전류 제어신호와 데이터 인에이블 신호에 의해 바이어스 전류의 슬루율이 제어될 수 있다.

바이어스 전류 제어신호는, 상호 동일하거나 다른 제1바이어스 전류 제어신호와 제2바이어스 전류 제어신호의 조합으로 구성될 수 있다.

바이어스 전류의 슬루율은, 제1바이어스 전류 제어신호와 제2바이어스 전류 제어신호가 모두 로직 로우(Low)일 때 가장 느려질 수 있다.

바이어스 전류부는, 제1바이어스 전류 제어신호를 공급받는 제1제어단자와, 제2바이어스 전류 제어신호를 공급받는 제2제어단자와, 데이터 인에이블 신호를 공급받는 제3제어단자를 포함할 수 있다.

표시패널은, 액정표시패널 또는 유기전계발광표시패널일 수 있다.

본 발명은, 화상을 미표시하는 구간 동안 데이터구동부에 포함된 바이어스 전류부의 바이어스 전류의 슬루율을 낮추어 불필요한 전류 소모를 방지하고 소비전력을 저감할 수 있는 표시장치를 제공하는 효과가 있다.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시장치의 블록도 이고, 도 2 및 도 3은 표시패널의 단면 예시도 이며, 도 4는 게이트구동부의 블록도 이고, 도 5는 데이터구동부의 블록도 이다.

도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 표시장치는, 표시패널(PNL), 타이밍구동부(TCN), 게이트구동부(SDRV) 및 데이터구동부(DDRV)를 포함한다.

타이밍구동부(TCN)는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK), 데이터신호(DDATA)를 공급받는다. 타이밍구동부(TCN)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK) 등의 타이밍신호를 이용하여 데이터구동부(DDRV)와 게이트구동부(SDRV)의 동작 타이밍을 제어한다. 타이밍구동부(TCN)는 1 수평기간의 데이터 인에이블 신호(DE)를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 타이밍구동부(TCN)에서 생성되는 제어신호들에는 게이트구동부(SDRV)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(DDRV)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함될 수 있다. 게이트 타이밍 제어신호(GDC)에는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등이 포함된다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트신호가 발생하는 게이트 드라이브 IC(Integrated Circuit)에 공급된다. 게이트 시프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 시프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다. 데이터 타이밍 제어신호(DDC)에는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터구동부(DDRV) 의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터구동부(DDRV) 내에서 데이터의 샘플링 동작을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터구동부(DDRV)의 출력을 제어한다. 한편, 데이터구동부(DDRV)에 공급되는 소스 스타트 펄스(SSP)는 데이터전송 방식에 따라 생략될 수도 있다.

표시패널(PNL)은 매트릭스형태로 배치된 서브 픽셀들(SP)을 포함한다. 표시패널(PNL)은 도 2와 같이 액정표시패널로 구성되거나 도 3과 같은 유기전계발광표시패널로 구성될 수 있다. 이하, 액정표시패널과 유기전계발광표시패널의 구조에 대해 설명한다.

도 2와 같이 액정표시패널로 구성된 표시패널(PNL)은 다음과 같은 서브 픽셀 구조를 가질 수 있다. 제1기판(110a)의 일면에는 게이트(151)가 위치할 수 있다. 게이트(151)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다. 게이트(151) 상에는 제1절연막(152)이 위치할 수 있다. 제1절연막(152)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 제1절연막(152) 상에는 게이트(151)와 대응하는 영역에 위치하는 액티브층(154a)이 위치할 수 있으며, 액티브층(154a)에는 접촉 저항을 낮춰주는 오믹 콘택층(154b)이 위치할 수 있다. 또한, 제1절연막(152) 상에는 데이터전압이 공급되는 데이터 배선(153)이 위치할 수 있으나 이에 한정되지 않는다. 액티브층(154a) 상에는 소오스(155a) 및 드레 인(155b)이 위치할 수 있다. 소오스(155a) 및 드레인(155b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다. 소오스(155a) 및 드레인(155b) 상에는 제2절연막(156)이 위치할 수 있다. 제2절연막(156)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 제2절연막(156) 상에는 소오스(155a) 또는 드레인(155b)에 연결된 화소 전극(157)이 위치할 수 있다. 화소 전극(157)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등과 같은 투명한 전극으로 형성될 수 있다. 제2절연막(156) 상에는 화소 전극(157)과 마주보는 형태로 공통 전극(미도시)이 위치할 수 있다. 이러한 공통 전극은 제1기판(110a) 또는 제2기판(110b) 상에 위치할 수 있다. 제1기판(110a) 상에 위치하며 소오스(155a) 및 드레인(155b)과 대응하는 제2절연막(156) 상에는 제2기판(110b)과의 셀갭을 유지하기 위한 스페이서(158)가 위치할 수 있다. 제2기판(110b)의 일면에는 블랙매트릭스(BM)가 위치할 수 있다. 블랙매트릭스(BM)는 비표시영역으로써 스페이서(158)가 위치하는 영역과 대응하도록 위치할 수 있다. 블랙매트릭스(BM)는 검은색 안료가 첨가된 감광성 유기물질로 이루어질 수 있으며 검은색 안료로는 카본블랙이나 티타늄 옥사이드 등을 사용할 수 있다. 블랙매트릭스(BM) 사이에는 컬러필터(CFR, CFG, CFB)가 위치할 수 있다. 컬러필터(CFR, CFG, CFB)는 적색(CFR), 녹색(CFG) 및 청색(CFB)뿐만 아니라 다른 색을 가질 수도 있다. 블랙매트릭스(BM) 및 컬러필터(CFR, CFG, CFB) 상에는 오버코팅층(159)이 위치할 수 있다. 한편, 블랙매트릭스(BM) 및 컬러필터(CFR, CFG, CFB)가 형성된 제2기판(110b)은 구조에 따라서 오버코팅층(159)이 생략될 수 있다. 이와 같이 형성된 액정표시패널은 게이트 배선들을 통해 공급되는 게이트신호와, 데이터 배선들을 통해 공급되는 데이터신호에 따라 각 서브 픽셀에 포함된 액정층의 변화에 따른 광의 투과로 화상을 표시할 수 있다.

도 3과 같이 유기전계발광표시패널로 구성된 표시패널(PNL)은 다음과 같은 서브 픽셀 구조를 가질 수 있다. 제1기판(110a) 상에는 버퍼층(111)이 위치한다. 버퍼층(111)은 제1기판(110a)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하기 위해 형성할 수 있다. 버퍼층(111)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등을 사용할 수 있다. 버퍼층(111) 상에는 게이트(112)가 위치한다. 게이트(112)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중충일 수 있다. 게이트(112) 상에는 제1절연막(113)이 위치한다. 제1절연막(113)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 제1절연막(113) 상에는 액티브층(114)이 위치한다. 액티브층(114)은 비정질 실리콘 또는 이를 결정화한 다결정 실리콘을 포함할 수 있다. 여기서 도시하지는 않았지만, 액티브층(114)은 채널 영역, 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역에는 P형 또는 N형 불순물이 도핑될 수 있다. 또한, 액티브층(114)은 접촉 저항을 낮추기 위한 오믹 콘택층을 포함할 수도 있다. 액티브층(114) 상에는 소오스(115a) 및 드레인(115b)이 위치한다. 소오스(115a) 및 드레인(115b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다. 소오스(115a) 및 드레인(115b) 상에는 제2절연막(116)이 위치한다. 제2절연막(116)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 제2절연막(116) 상에는 제1전극(119)이 위치한다. 제1전극(119)은 애노드 또는 캐소드로 선택될 수 있다. 애노드로 선택된 제1전극(119)은 투명한 재료 예컨대, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등을 사용할 수 있으나 이에 한정되지 않는다. 제1전극(119) 상에는 제1전극(119)의 일부를 노출하는 개구부를 갖는 뱅크층(120)이 위치한다. 뱅크층(120)은 벤조사이클로부텐(benzocyclobutene,BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물을 포함할 수 있으나 이에 한정되지 않는다. 뱅크층(120)의 개구부 내에는 유기 발광층(121)이 위치한다. 유기 발광층(121)은 정공주입층, 정공수송층, 발광층, 전자수송층 및 전자주입층을 포함할 수 있다. 유기 발광층(121) 상에는 제2전극(122)이 위치한다. 제2전극(122)은 캐소드 또는 애노드로 선택될 수 있다. 캐소드로 선택된 제2전극(122)은 알루미늄(Al) 등을 사용할 수 있으나 이에 한정되지 않는다. 제1기판(110a)에 형성된 소자는 제2기판(110b)과 같은 밀봉기판이나 단층 또는 다층의 보호막 등에 의해 밀봉된다. 이와 같이 형성된 유기전계발광표시패널은 게이트라인들들을 통해 공급되는 게이트신호와, 데이터 배선들을 통해 공급되는 데이터 신호에 따라 각 서브 픽셀에 포함된 발광층이 발광을 함으로써 화상을 표시할 수 있다.

게이트구동부(SDRV)는 타이밍구동부(TCN)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 표시패널(PNL)에 포함된 서브 픽셀들(SP)의 트랜지스터들이 동작 가능한 게이트 구동전압의 스윙폭으로 신호의 레벨을 시프트시키면서 게이트신호를 순차적으로 생성한다. 게이트구동부(SDRV)에는 게이트라인들(SL1~SLm)을 통해 생성된 게이트신호를 표시패널(PNL)에 포함된 서브 픽셀들(SP)에 공급한다.

도 4에 도시된 바와 같이, 스캔구동부(SDRV)는 게이트 드라이브 IC들로 구성된다. 게이트 드라이브 IC들은 각각 쉬프트레지스터(61), 레벨쉬프터(63), 쉬프트레지스터(61)와 레벨쉬프터(63) 사이에 접속된 다수의 논리곱 게이트(이하, "AND 게이트"라 함)(62) 및 게이트 출력 인에이블신호(GOE)를 반전시키기 위한 인버터(64) 등을 포함한다. 쉬프트레지스터(61)는 종속적으로 접속된 다수의 D-플립플롭을 이용하여 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시킨다. AND 게이트들(62)은 각각 쉬프트레지스터(61)의 출력신호와 게이트 출력 인에이블신호(GOE)의 반전신호를 논리곱하여 출력을 발생한다. 인버터(64)는 게이트 출력 인에이블신호(GOE)를 반전시켜 AND 게이트들(62)에 공급한다. 레벨쉬프터(63)는 AND 게이트(62)의 출력전압 스윙폭을 표시패널(PNL)에 포함된 트랜지스터들이 동작 가능한 스캔전압의 스윙폭으로 쉬프트시킨다. 레벨쉬프터(63)로부터 출력되는 스캔신호는 스캔라인들(SL1~SLm)에 순차적으로 공급된다. 한편, 쉬프트레지스터(61)는 표시패널(PNL)에 포함된 트랜지스터들을 제조하는 공 정에서 트랜지스터들과 함께 표시패널(PNL) 상에 형성될 수 있다. 이 경우, 레벨쉬프터(63)는 표시패널(PNL) 상에 형성되지 않고 타이밍구동부(TCN)와 함께 형성되거나, 소스 드라이브 IC들과 함께 인쇄회로기판(Printed Circuit Board) 상에 형성될 수 있다.

데이터구동부(DDRV)는 타이밍구동부(TCN)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍구동부(TCN)로부터 공급되는 디지털 형태의 데이터신호(DDATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터구동부(DDRV)는 병렬 데이터 체계의 데이터로 변환할 때, 디지털 형태의 데이터신호(DDATA)를 감마 기준전압으로 변환하여 아날로그 형태의 데이터신호(ADATA)로 변환한다. 데이터구동부(DDRV)는 데이터라인들(DL1~DLn)을 통해 변환된 데이터신호(ADATA)를 표시패널(PNL)에 포함된 서브 픽셀들(SP)에 공급한다.

도 5에 도시된 바와 같이, 데이터구동부(DDRV)는 소스 드라이브 IC들로 구성된다. 소스 드라이브 IC들은 각각 쉬프트 레지스터(51), 데이터 레지스터(52), 제1래치(53), 제2래치(54), 변환부(55), 출력회로(56) 등을 포함한다. 쉬프트레지스터(51)는 타이밍구동부(TCN)로부터 공급된 소스 샘플링 클럭(SSC)을 쉬프트시킨다. 쉬프트레지스터(51)는 이웃하는 다음 단의 소스 드라이브 IC의 쉬프트레지스터에 캐리신호(CAR)를 전달한다. 데이터레지스터(52)는 타이밍구동부(TCN)로부터 공급된 디지털 형태의 데이터신호(DDATA)를 일시 저장하고 이를 제1래치(53)에 공급한다. 제1래치(53)는 쉬프트레지스터(51)로부터 순차적으로 공급되는 클럭에 따라 직렬로 입력되는 디지털 형태의 데이터신호(DDATA)를 샘플링하여 래치한 다음 래치한 데이 터들을 동시에 출력한다. 제2래치(54)는 제1래치(53)로부터 공급되는 데이터들을 래치한 다음 소스 출력 인에이블신호(SOE)에 응답하여 다른 소스 드라이브 IC들의 제2래치와 동기 하여 래치한 데이터들을 동시에 출력한다. 변환부(55)는 제2래치(54)로부터 입력되는 디지털 형태의 데이터신호(DDATA)를 감마 기준전압(GMA1~GMAn)으로 변환하여 아날로그 형태의 데이터신호(ADATA)로 변환한다. 출력회로(56)는 아날로그 형태의 데이터신호(ADATA)를 소스 출력 인에이블신호(SOE)에 응답하여 데이터라인들(DL1~DLn)에 공급한다.

이하, 본 발명의 일 실시예에 따른 표시장치의 데이터구동부(DDRV)에 대해 더욱 자세히 설명한다.

도 6은 데이터구동부의 일부 블록도 이고, 도 7 및 도 8은 수직블랭크구간을 설명하기 위한 도면이며, 도 9는 바이어스 전류의 슬루율 제어에 따른 전류 파형 예시도 이고, 도 10은 바이어스 전류의 슬루율 제어에 따른 전류의 시뮬레이션 파형도 이다.

도 1 내지 도 6에 도시된 바와 같이, 데이터구동부(DDRV)의 출력회로(56)는 변환부(55)로부터 아날로그 형태의 데이터신호(ADATA)를 공급받는 바이어스 전류부(56a)와 바이어스 전류부(56a)로부터 공급된 신호를 중계하는 리피터부(56b)와 리피터부(56b)로부터 공급된 신호를 출력하는 채널증폭부(56c)를 포함한다.

바이어스 전류부(56a)는 데이터입력단자(DI), 제1제어단자(C1), 제2제어단자(C2) 및 제3제어단자(C3)를 포함할 수 있다. 데이터입력단자(DI)에는 변환부(55) 로부터 출력된 아날로그 형태의 데이터신호(ADATA)가 공급된다. 제1제어단자(C1)에는 제1바이어스 전류 제어신호(PWRC1)가 공급된다. 제2제어단자(C2)에는 제2바이어스 전류 제어신호(PWRC2)가 공급된다. 제3제어단자(C3)에는 데이터 인에이블 신호(DE)가 공급된다.

바이어스 전류부(56a)는 제1 및 제2제어단자(C1, C2)에 공급된 바이어스 전류 제어신호들(PWRC1, PWRC2)와 제3제어단자(C3)에 공급된 데이터 인에이블 신호(DE)에 의해 바이어스 전류의 슬루율이 제어될 수 있다. 여기서, 바이어스 전류부(56a)는 제1구간 동안 바이어스 전류의 슬루율(slew rate)이 제어된다. 제1구간은 도 7 및 도 8에 도시된 바와 같이, 표시패널(PNL)에 데이터신호(ADATA)가 미공급되는 수직블랭크구간(Vertical Blank Interval; VBI)이다. 제1구간인 수직블랭크구간(VBI[n])은 데이터 인에이블신호(DE)(또는 영상 프레임 데이터)가 미공급되는 구간으로서 프레임구간들(Frame[n], Frame[n+1])의 사이 구간으로 정의된다.

바이어스 전류부(56a)는 제3제어단자(C3)에 공급된 데이터 인에이블 신호(DE)를 참조하여 표시패널(PNL)에 데이터신호(ADATA)가 미공급 또는 미표시되는 수직블랭크구간(VBI[n])에 해당할 때, 바이어스 전류 제어신호들(PWRC1, PWRC2)에 따라 바이어스 전류의 슬루율이 제어된다.

하기 표 1은 바이어스 전류 제어신호들(PWRC1, PWRC2)을 나타낸다.

제1바이어스 전류 제어신호(PWRC1)	제2바이어스 전류 제어신호(PWRC2)
L	L
H	L
L	H
H	H

표 1과 같이, 바이어스 전류 제어신호(PWRC1, PWRC2)는 상호 동일하거나 다른 제1바이어스 전류 제어신호(PWRC1)와 제2바이어스 전류 제어신호(PWRC2)의 조합으로 구성될 수 있다. 바이어스 전류부(56a)는 바이어스 전류 제어신호들(PWRC1, PWRC2)의 조합에 따라 제1구간인 수직블랭크구간(VBI[n]) 동안 바이어스 전류의 슬루율이 느려진다.

하기 표 2는 바이어스 전류 제어신호들(PWRC1, PWRC2)의 조합에 따른 소비전류를 나타낸다.

제1바이어스 전류 제어신호(PWRC1)	제2바이어스 전류 제어신호(PWRC2)	소비전류
H	H	가장 높음
L	H	높음
H	L	낮음
L	L	가장 낮음

표 2 및 도 9에 도시된 바와 같이, 바이어스 전류(BC)의 슬루율(SR)은 제1바이어스 전류 제어신호(PWRC1)와 제2바이어스 전류 제어신호(PWRC2)가 모두 로직 로우(Low)(LL)일 때 가장 느려진다. 그리고 소비전류 또한 제1바이어스 전류 제어신호(PWRC1)와 제2바이어스 전류 제어신호(PWRC2)가 모두 로직 로우(Low)(LL)일 때 가장 낮게 나타난다. 이는 도 10의 시뮬레이션 파형도에 도시된 바와 같이 포지티브(Positive) 및 네거티브(Negative)에도 동일하게 나타난다.

데이터구동부(DDRV)의 출력은 수직블랭크구간(VBI[n])에서도 파형을 출력하고 있다. 수직블랭크구간에 출력되는 파형의 경우, 화상에 영향을 미치지 않는다. 따라서, 실시예는 수직블랭크구간(VBI[n])에 바이어스 전류부(56a)의 바이어스 전류(BC)의 슬루율(SR)을 낮추어서 증폭 바이어스 전류를 최소한으로 유지하여 소비전류를 저감하게 된다.

한편, 바이어스 전류 제어신호들(PWRC1, PWRC2)의 경우 외부로부터 공급된 제어신호 또는 데이터구동부(DDRV) 내에 생성된 제어신호를 이용할 수 있으며, 이 제어신호들의 조합에 따라 구동 모드별로 바이어스 전류의 슬루율(SR)을 낮추거나 높일 수 있다. 따라서, 실시예는 바이어스 전류(BC)의 출력 레벨을 낮추지 않고 슬루율(SR)을 조정함으로써 수직블랭크구간(VBI[n]) 이후 영상을 공급할 때 정상 레벨에 도달하기까지의 시간 로스 없이 소비전류를 저감할 수 있게 된다.

이상 본 발명은 화상을 미표시하는 구간 동안 데이터구동부에 포함된 바이어스 전류부의 바이어스 전류의 슬루율을 낮추어 불필요한 전류 소모를 방지하고 소비전력을 저감할 수 있는 표시장치를 제공하는 효과가 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 본 발명의 일 실시예에 따른 표시장치의 블록도.

도 2 및 도 3은 표시패널의 단면 예시도.

도 4는 게이트구동부의 블록도.

도 5는 데이터구동부의 블록도.

도 6은 데이터구동부의 일부 블록도.

도 7 및 도 8은 수직블랭크구간을 설명하기 위한 도면.

도 9는 바이어스 전류의 슬루율 제어에 따른 전류 파형 예시도.

도 10은 바이어스 전류의 슬루율 제어에 따른 전류의 시뮬레이션 파형도.

<도면의 주요 부분에 관한 부호의 설명>

PNL: 표시패널 SP: 서브 픽셀들

DDRV: 데이터구동부 TCN: 타이밍구동부

SDRV: 게이트구동부 56: 출력회로

56a: 바이어스 전류부 56b: 리피터부

56c: 채널증폭부

Claims

표시패널;

상기 표시패널에 게이트신호를 공급하는 게이트구동부; 및

상기 표시패널에 데이터신호를 공급하며 제1구간 동안 바이어스 전류의 슬루율(slew rate)이 제어되는 바이어스 전류부를 포함하는 데이터구동부를 포함하는 표시장치.
제1항에 있어서,

상기 바이어스 전류부는,

상기 제1구간 동안 상기 바이어스 전류의 슬루율(slew rate)이 느려지는 것을 특징으로 하는 표시장치.
제1항에 있어서,

상기 제1구간은,

상기 표시패널에 상기 데이터신호가 미공급되는 수직블랭크구간(Vertical Blank Interval; VBI)인 것을 특징으로 하는 표시장치.
제1항에 있어서,

상기 바이어스 전류부는,

외부로부터 공급된 바이어스 전류 제어신호와 데이터 인에이블 신호에 의해 상기 바이어스 전류의 슬루율이 제어되는 것을 특징으로 하는 표시장치.
제4항에 있어서,

상기 바이어스 전류 제어신호는,

상호 동일하거나 다른 제1바이어스 전류 제어신호와 제2바이어스 전류 제어신호의 조합으로 구성되는 것을 특징으로 하는 표시장치.
제5항에 있어서,

상기 바이어스 전류의 슬루율은,

상기 제1바이어스 전류 제어신호와 상기 제2바이어스 전류 제어신호가 모두 로직 로우(Low)일 때 가장 느려지는 것을 특징으로 하는 표시장치.
제1항에 있어서,

상기 바이어스 전류부는,

제1바이어스 전류 제어신호를 공급받는 제1제어단자와,

제2바이어스 전류 제어신호를 공급받는 제2제어단자와,

데이터 인에이블 신호를 공급받는 제3제어단자를 포함하는 표시장치.
제1항에 있어서,

상기 표시패널은,

액정표시패널 또는 유기전계발광표시패널인 것을 특징으로 하는 표시장치.