KR20110041530A - 전력 증폭기에서 왜곡을 감소시키기 위한 방법 및 회로 - Google Patents

Abstract

전력 증폭기(302)에서의 왜곡을 감소시키기 위한 회로를 갖는 집적 회로가 개시된다. 집적 회로는 증폭될 신호(x(n))를 수신하도록 결합된 사전왜곡 회로(304, 402); 사전왜곡 회로의 출력(z(n))과 집적 회로의 입출력 포트에 결합된 샘플 포착 버퍼(306, 406); 및 샘플 포착 버퍼에 결합된 추정 회로(308, 520, 412, 612)를 포함한다. 추정 회로는 사전왜곡 회로의 출력과 집적 회로의 입출력 포트에서 수신된 전력 증폭기의 출력에 기초하여 사전왜곡 회로에 대한 파라미터들을 발생시킨다. 전력 증폭기에서의 왜곡을 감소시키기 위한 방법도 역시 공개된다.

Description

전력 증폭기에서 왜곡을 감소시키기 위한 방법 및 회로{METHOD OF AND CIRCUIT FOR REDUCING DISTORTION IN A POWER AMPLIFIER}

본 발명은 집적 회로에 관한 것으로, 특히, 전력 증폭기에서 왜곡을 감소시키기 위한 방법 및 회로에 관한 것이다.

집적 회로는 임의의 전자 장치의 필수 부분이다. 다양한 집적 회로들은 종종 전자 장치의 동작을 가능케하기 위해 함께 사용된다. 집적 회로들이 전형적으로는 특정한 응용을 위해 설계되지만, 어떤 집적 회로들은 구성가능한 로직이다. 예를 들어, 주문형 집적 회로(ASIC)는 구성가능한 로직을 포함하는 부분을 가질 수도 있다. 구성가능한 로직을 갖는 또 다른 타입의 집적 회로는 프로그램가능한 로직 디바이스(PLD)이다. 프로그램가능한 로직 디바이스는 사용자가 그들 선택사항에 맞게 로직 설계를 구현하도록 사용자-프로그램가능하다. CPLD는 서로 연결되어 상호접속 스위치 매트릭스에 의해 입력/출력 블럭(IOB)에 결합된 2-레벨 AND/OR 구조를 갖는 2개 이상의 "기능 블럭들"을 포함한다. 또 다른 타입의 로직 디바이스는 필드 프로그래머블 게이트 어레이(FPGA)이다. 전형적인 FPGA에서, 구성가능한 논리 블럭(CLB) 어레이는 프로그래머블 입력/출력 블럭(IOB)에 결합된다. CLB 및 IOB는 프로그래머블 라우팅 자원 계층에 의해 상호접속된다. 이들 타입의 프로그래머블 로직 디바이스들 모두에 대하여, 디바이스의 기능은 디바이스에 제공된 구성 비트스트림의 구성 데이터 비트에 의해 제어된다.

집적 회로들은 데이터 전송을 위한 구조에서 사용될 수 있다. 전력 증폭기(PA)에 의해 전송된 데이터는 왜곡될 수 있기 때문에, 사전왜곡 회로가 채택될 수 있다. 사전왜곡의 목적은 전력 증폭기의 비선형 효과를 없애는 것이다. 사전왜곡은 전송이전에 신호에 비선형 필터를 적용시킴으로써 달성된다. 비선형 회로는 증폭기의 역모델을 구현함으로써 전력 증폭기에서의 왜곡을 상쇄시키도록 전송된 데이터 상에 작용한다. 사전왜곡 회로는 전송된 데이터 시퀀스에 적용된 파라미터들의 벡터를 갖는 기능일 수 있다. 그러나, 프로그래머블 로직을 갖는 디바이스에서 사전왜곡 회로를 구현하는 것은 많은 문제를 제기한다.

전력 증폭기에서 왜곡을 감소시키기 위한 회로를 갖는 집적 회로가 개시된다. 집적 회로는 증폭될 신호를 수신하도록 결합된 사전왜곡 회로와; 상기 사전왜곡 회로의 출력과 상기 집적 회로의 입력/출력 포트에 결합된 샘플 포착 버퍼와; 상기 샘플 포착 버퍼에 결합된 추정 회로를 포함한다. 여기서, 추정 회로는 집적 회로의 입력/출력 포착 포트에서 수신된 전력 증폭기의 출력과 사전왜곡 회로의 출력에 기초하여 사전왜곡 회로에 대한 파라미터들을 발생시킨다. 집적 회로는 복수의 파라미터 세트를 저장하는 메모리를 더 포함할 수 있다. 여기서, 복수의 파라미터 세트들의 한 파라미터 세트가 선택되고, 파라미터 버퍼는 메모리에 결합되고, 사전왜곡 회로에 적용될 파라미터들을 저장한다. 집적 회로의 샘플 포착 버퍼 및 파라미터 버퍼는 사전왜곡 회로 및 추정 회로에 의한 버퍼로의 액세스를 가능케하는 듀얼 포트 랜덤 액세스 메모리를 포함할 수 있다.

대안적 실시예에 따르면, 전력 증폭기에서의 왜곡을 감소시키기 위한 회로를 갖는 집적 회로는, 증폭될 신호를 수신하도록 결합된 사전왜곡 회로를 포함하는 프로그래머블 로직과; 집적 회로의 입력/출력 포트에서 전력 증폭기의 출력 수신하도록 결합되고 사전왜곡 회로의 출력을 수신하도록 결합된 샘플 포착 버퍼를 포함하는 랜덤 액세스 메모리 블럭과; 랜덤 액세스 메모리 블럭들에 결합된 임베딩된 프로세서를 포함한다. 여기서, 임베딩된 프로세서는 사전왜곡 버퍼에 대한 파라미터들을 발생시킨다. 사전왜곡 회로는 디지털 사전왜곡 회로를 포함할 수 있으며, 집적 회로는 사전왜곡 회로의 출력을 수신하도록 결합된 입력/출력 포트에 결합된 디지털-대-아날로그 변환기에 더 결합될 수 있다. 랜덤 액세스 메모리 블럭의 듀얼 포트 랜덤 액세스 메모리의 제1 포트는 프로그래머블 로직에 결합될 수 있고, 듀얼 포트 랜덤 액세스 메모리의 제2 포트는 버스를 경유하여 임베딩된 프로세서에 결합될 수 있다.

전력 증폭기에서 왜곡을 감소시키는 방법이 또한 공개된다. 이 방법은 집적 회로의 사전왜곡 회로에서 증폭될 신호를 수신하는 것과; 사전왜곡 회로의 출력을 집적 회로의 샘플 포착 버퍼에 결합하는 것과; 집적 회로의 입력/출력 포트에서 수신된 전력 증폭기로부터의 신호를 샘플 포착 버퍼에 결합하는 것과; 샘플 포착 버퍼에 결합된 추정 회로를 이용하여 사전왜곡 회로에 대한 파라미터들을 발생시키는 것과; 사전왜곡 회로에 대한 파라미터 발생 후에 집적 회로에 의해 샘플 포착 버퍼를 재사용하는 것을 포함한다. 사전왜곡 회로에 대한 파라미터 발생은 집적 회로의 임베딩된 프로세서를 이용하는 것을 포함할 수 있다. 이 방법은 증폭될 신호에 대한 전력 측정에 기초하여 복수 세트의 파라미터 중 한 세트의 파라미터를 선택하는 것을 더 포함할 수 있다. 사전왜곡 회로의 출력을 결합하는 것과, 집적 회로의 입력/출력 포트에서 수신된 전력 증폭기로부터의 신호를 결합하는 것은 샘플 포착 버퍼 내의 데이터를 듀얼 포트 랜덤 액세스 메모리의 제2 포트를 거쳐 임베딩된 프로세서에 결합하는 것을 더 포함할 수 있다.

전력 증폭기에서 왜곡을 감소시키기 위한 회로를 갖는 방법 및 집적 회로가 제공된다.

도 1은 본 발명의 실시예에 따른 구성가능한 로직을 갖는 디바이스의 블럭도이다.
도 2는 본 발명의 한 실시예에 따른 도 1의 디바이스의 구성가능한 로직 요소의 블럭도이다.
도 3은 본 발명의 한 실시예에 따른 전력 증폭기의 출력에서의 왜곡을 감소시키기 위한 회로를 갖는 집적 회로의 블럭도이다.
도 4는 본 발명의 실시예에 따른 임베딩된 프로세서 및 전력 증폭기의 출력에서의 왜곡을 감소시키기 위한 회로를 갖는 집적 회로의 블럭도이다.
도 5는 본 발명의 대안적 실시예에 따른 임베딩된 프로세서 및 전력 증폭기의 출력에서의 왜곡을 감소시키기 위한 회로를 갖는 집적 회로의 블럭도이다.
도 6은 본 발명의 실시예에 따른 계수들을 최적화하기 위한 회로 및 전력 증폭기의 출력에서의 왜곡을 감소시키기 위한 회로를 갖는 집적 회로의 블럭도이다.
도 7은 본 발명의 실시예에 따른 사전왜곡 회로에 대한 계수들을 갖는 복수의 파라미터 세트에 대한 전송 전력의 함수로서 인접 채널 전력을 도시하는 그래프이다.
도 8은 본 발명의 한 실시예에 따른 전력 증폭기에서의 왜곡을 감소시키는 방법을 도시하는 플로차트이다.
도 9는 본 발명의 실시예에 따른 집적 회로에서의 사전왜곡에 대한 계수들을 적합화하기 위한 방법을 도시하는 플로차트이다.
도 10은 본 발명의 대안적 실시예에 따른 집적 회로에서의 사전왜곡 회로에 대한 계수들을 적합화하기 위한 방법을 도시하는 플로차트이다.

먼저 도 1을 참조하면, 본 발명의 한 실시예에 따른 구성가능한 로직을 갖는 디바이스의 블럭도가 도시되어 있다. 도 1의 디바이스는, 멀티-기가비트 트랜시버(MGT, 101), 구성가능한 로직 블럭(CLB, 102), 랜덤 액세스 메모리 블럭(BRAM, 103), 입력/출력 블럭(IOB, 104), 구성 및 클럭킹 로직(CONFIG/CLOCKS, 105), 디지털 신호 처리 블럭(DSP, 106), 특수화된 입력/출력 블럭(I/O, 107)(예를 들어, 구성 포트 및 클럭 포트), 및 디지털 클럭 관리자, 아날로그-대-디지털 변환기, 시스템 모니터링 로직 등과 같은 기타의 프로그래머블 로직(108)을 포함한 FPGA 아키텍쳐(100)를 포함한다. 일부 FPGA는 또한 전용 프로세서 블럭(PROC, 110)을 포함한다.

일부 FPGA에서, 각각의 프로그래머블 타일은 각각의 인접한 타일과의 표준화된 접속을 갖는 프로그래머블 상호접속 타일(INT 111)을 포함한다. 따라서, 함께 모인 프로그래머블 상호접속 요소는 예시된 FPGA에 대한 프로그래머블 상호접속 구조를 구현한다. 프로그래머블 상호접속 요소(INT 111)은 또한 도 1의 상부에 포함된 예에 도시된 바와 같이, 동일한 타일 내의 프로그래머블 로직 요소와의 접속을 역시 포함한다.

예를 들어, CLB(102)는 사용자 로직 + 단일의 프로그래머블 상호접속 요소(INT 111)를 구현하기 위해 프로그램될 수 있는 구성가능한 로직 요소(CLE 112)를 포함할 수 있다. BRAM(103)은 하나 이상의 상호접속 요소에 추가하여 BRAM 로직 요소(BRL 113)를 포함할 수 있다. BRAM은 구성 로직 블럭의 분산된 RAM과의 별도의 전용 메모리를 포함한다. 전형적으로, 타일에 포함된 상호접속 요소의 갯수는 타일의 높이에 의존한다. 도시된 실시예에서, BRAM 타일은 4개의 CLB와 동일한 높이를 갖지만, 다른 갯수(예를 들어, 5개)도 역시 사용될 수 있다. DSP 타일(106)은 적절한 갯수의 프로그래머블 상호접속 요소에 추가하여 DSP 로직 요소(DSPL 114)를 포함할 수 있다. IOB(104)는 한 인스턴스의 프로그래머블 상호접속 요소(INT 111) 외에도 2개 인스턴스의 입력/출력 로직 요소(IOL 115)를 포함할 수 있다. 디바이스의 접속의 위치는 그 목적을 위해 디바이스에 제공된 구성 비트스트림의 구성 데이터 비트에 의해 제어된다. 이하에서 더 상세히 설명되겠지만, 구성 비트스트림의 비트들에 응답하여, 프로그래머블 상호접속부는, 상호접속 라인들을 포함한 접속부가 다양한 신호를 프로그래머블 로직에 구현된 회로들 또는 BRAM이나 프로세서와 같은 다른 회로에 결합하기 위해 사용될 수 있도록 인에이블한다.

도시된 예에서, (도 1에 음영으로 도시된) 다이의 중심 부근의 컬럼형 영역은 구성, 클럭, 및 기타의 제어 로직을 위해 사용된다. 이 컬럼 영역으로부터 연장되는 수평 영역(109)은 클럭 및 구성 신호를 FPGA에 걸쳐 분배하기 위해 사용된다. 도 1에 예시된 아키텍쳐를 이용하는 일부 FPGA들은 FPGA의 큰 부분을 형성하는 규칙적인 기둥 구조에 방해를 주는 추가적인 로직 블럭들을 포함한다. 이 추가적인 로직 블럭들은 프로그래머블 및/또는 전용 로직일 수 있다. 예를 들어, 도 1에 도시된 프로세서 블럭 PROC(110)은 수개 컬럼의 CLB 및 BRAM들에 걸쳐 있다.

주목해야 할 점은 도 1은 단지 예시적 FPGA 아키텍쳐를 도시하는 것을 의도한 것이라는 점이다. 컬럼 내의 로직 블럭들의 갯수, 컬럼들의 상대적 폭, 컬럼들의 갯수와 순서, 컬럼들 내에 포함된 로직 블럭들의 유형, 로직 블럭들의 상대적 크기, 및 도 1의 상부에 포함된 상호접속/로직 구현들은 순전히 예시적인 것일 뿐이다. 예를 들어, 실제 FPGA에서, CLB들의 하나 이상의 인접한 컬럼은, 사용자 로직의 효율적 구현을 용이하게 하기 위해 CLB들이 나타나는 곳마다 포함된다. 본 발명의 회로와 방법은, 도 1의 PLD에서, 또는 프로그래머블 로직을 갖는 임의 타입의 집적 회로를 포함한 기타 임의의 적절한 디바이스에서 구현될 수 있다.

이제 도 2로 되돌아가면, 본 발명의 실시예에 따른 도 1의 디바이스의 구성가능한 로직 요소의 블럭도가 도시되어 있다. 특히, 도 2는 도 1의 구성 로직 블럭(102)의 구성가능한 로직 요소를 단순한 형태로 도시하고 있다. 도시된 구성가능한 로직 요소는 2개의 유사한 슬라이스를 포함하고, 각각의 슬라이스는 한쌍의 함수 발생기를 포함한다. 그러나, 구성가능한 로직 요소는 더 많은 슬라이스들, 예를 들어, 4개의 슬라이스를 포함할 수 있다. 각각의 함수 발생기는 구성 메모리 요소(M1-M14) 내의 구성 데이터에 따라 수개의 모드들 중의 임의의 모드에서 기능할 수 있다. RAM 모드에서, 입력 데이터는, 입력 단자 DI_1 및 DI_2에 의해, 연관된 함수 발생기의 데이터 입력(DI) 단자에 공급된다. 룩업 테이블을 포함할 수 있는 각각의 함수 발생기는 출력 신호를 연관된 멀티플렉서에 제공하고, 멀티플렉서는 함수 발생기의 출력 신호와, 프로그래머블 상호접속 요소로부터의 연관된 레지스터 직접 입력 신호 Reg_DI_1 또는 REG_DI_2 사이에서 선택한다. 따라서, 각각의 함수 발생기는 선택사항으로서 바이패스될 수 있다. 룩업 테이블 모드에 있을 때, 룩업 테이블로서 구현된 각각의 함수 발생기는 4개의 데이터 입력 신호 IN0-IN3을 가진다. 슬라이스 1은 멀티플렉서(204)에 결합된 LUT(202)로서 구현된 함수 발생기를 포함한다. 특히, LUT(202)는 입력 신호에 의해 지정된 어드레스에서 LUT에 저장된 데이터와 연관된 출력 D1을 발생시키기 위해 디코딩되는 4개의 입력 신호를 수신한다. 멀티플렉서(204)는 LUT(202)의 출력과 Reg_DI_1의 등록된 값을 수신하도록 구성된다. 멀티플렉서(204)의 출력은 출력 Q1을 발생시키는 레지스터(206)에 결합된다.

기록 제어 회로(208)는 RAM 제어 신호를 수신하고 LUT(202)를 제어하는 신호를 발생시키도록 결합된다. DI_1을 수신하도록 결합된 데이터 입력(DI)와 판독 인에이블 입력(R)과 기록 인에이블 입력(W)에 결합된 종래의 판독 및 기록 제어 신호외에도, LUT(202)는 부분적 리셋 신호를 수신하기 위한 부분적 리셋 입력(RST)과, 초기 상태 신호를 수신하기 위한 초기 상태 입력(IS)을 포함한다. 메모리 요소들의 이러한 리셋은, 동작 동안 디바이스의 부분적 재구성을 포함한, 프로그래머블 로직 디바이스의 부분적 재구성 동안에 LUT 메모리 셀들을 리셋하는 것을 인에이블한다. 부분적 재구성 동안 디바이스의 LUT 메모리 요소들의 리셋의 한 잇점은, 부분적 재구성 후에 올바른 데이터를 설정하기 위해 필요한 클럭 싸이클만큼 순환하는 것이 필요하지 않다는 것이다. 마찬가지로, 슬라이스 1은 멀티플렉서(212)에 결합된 LUT(210)로서 구현된 함수 발생기를 포함한다. LUT(210)는 입력 신호 IN4-IN7을 수신하도록 구성되는 반면, 멀티플렉서(212)는 LUT(210)의 출력 D2과 등록된 입력값 Reg_DI_2를 수신하도록 결합된다. 멀티플렉서(212)의 출력은 출력 Q2를 발생시키는 레지스터(214)에 결합된다. 기록 제어 회로(208)는 또한, LUT(210)의 하나 이상의 비트들을 선택적으로 리셋 또는 세트하기 위한 부분적 리셋 신호 및 초기 상태 신호를 수신하도록 결합된다.

마찬가지로, 슬라이스 2는 멀티플렉서(224)에 결합된 LUT(222)로서 함수 발생기를 포함한다. LUT(222)는 입력 신호 IN8-IN11를 수신하도록 구성되는 반면, 멀티플렉서(224)는 LUT(222)의 출력과 등록된 입력값 Reg_DI_3을 수신하도록 결합된다. 멀티플렉서(224)의 출력은 출력 Q3을 발생시키는 레지스터(226)에 결합된다. 기록 제어 회로(228)는 RAM 신호를 수신하고 LUT(222)를 제어하기 위한 신호를 발생시키도록 결합된다. 특히, 입력 신호 IN8-IN11은 입력 신호에 의해 지정된 어드레스에서 LUT에 저장된 데이터와 연관된 출력 D3를 발생시키기 위해 디코딩된다. LUT(222)는 부분적 리셋 신호를 수신하기 위한 부분적 리셋 입력(RST), 및 초기 상태 신호를 수신하기 위한 초기 상태 입력(IS)을 포함한다. 마찬가지로, 슬라이스 2는 멀티플렉서(232)에 결합된 LUT(230)으로서 구현된 함수 발생기를 포함한다. LUT(230)는 입력 신호 IN12-IN15를 수신하도록 구성되는 반면, 멀티플렉서(232)는 LUT(230)의 출력 D4 및 등록된 입력값 Reg_DI_4를 수신하도록 결합된다. 멀티플렉서(232)의 출력은 출력 Q4를 발생시키는 레지스터(234)에 결합된다. 기록 제어 회로(228)는 LUT(230)의 하나 이상의 비트들을 선택적으로 리셋 또는 세트하기 위한 부분적 리셋 신호 및 초기 상태 신호를 발생시키는 레지스터(234)에 결합된다.

이제 도 3을 참조하면, 본 발명의 한 실시예에 따른 전력 증폭기의 출력에서의 왜곡을 감소시키기 위한 회로를 갖는 집적 회로의 블럭도가 도시되어 있다. 특히, 집적 회로(301)는 전력 증폭기(302)에 결합된다. 이하에서 더 상세히 기술되는 바와 같이, 아날로그-디지털(A/D) 및 디지털-아날로그(D/A) 변환기들이 채택될 수 있다. 집적 회로는 입력 신호 x(n)를 수신하여 그 입력 신호의 수정된 버전을 포함하는 출력 신호 z(n)을 발생시키도록 결합되고 전력 증폭기에 결합된 사전왜곡 회로(304)를 포함한다. 앞서 언급한 바와 같이, 사전왜곡 회로는 전력 증폭기의 출력 y(n)이 입력 신호와 상관되도록 전력 증폭기에서의 왜곡을 보상하기 위해 입력 신호를 수정한다. 사전왜곡 회로에 적용할 파라미터들을 발생시키기 위한 특징화 이벤트는, PA의 입력 및 출력으로부터의 데이터 샘플들 중 미리결정된 개수 L개의 포착과 함께 개시된다. 입력 샘플들은 사전왜곡 회로의 출력으로부터 취해진다. 따라서, 사전왜곡 회로의 출력과 전력 증폭기의 출력은 샘플 포착 버퍼(306)에 결합된다.

디지털 사전왜곡(DPD)은 디지털-아날로그 변화 이전에 디지털 신호에 관한 동작을 수행하는 것을 포함한다. PA의 출력으로부터의 샘플들은, 도 5를 참조하여 더 상세히 기술하는 바와 같이, 전형적으로, 아날로그-디지털 변환기를 동반하는 몇가지 아날로그 회로를 통해 얻어진다. 이하에서 더 상세히 설명되는 바와 같이, 샘플 포착 회로에 제공된 트리거는 입력 신호에 대한 검출된 전력값에 기초하여 전력 증폭기와 사전왜곡 회로의 출력들의 저장을 인에이블한다. 샘플 포착 버퍼에 저장된 값들은 추정 회로(308)에 제공된다. 추정 회로는 사전왜곡 회로에 적용되는 파라미터 "a"를 발생시킬 것이다. 이 파라미터는 예를 들어, 사전왜곡 회로가 전력 증폭기의 왜곡을 오프셋하도록 입력 신호를 수정하는 전달 함수의 계수일 수 있다. 새로운 파라미터 "a"는 사전왜곡 회로에 의한 사용을 위해 파라미터 버퍼(310)에 저장된다. 파라미터를 발생시키기 위한 다수의 가능한 수치적 방법이 있다. L개 샘플 지속기간의 일부기간 동안에 PA와 최상으로 정합하는 계수들이 발견되는, 이산적 특성화 이벤트가 채택될 수도 있다. 예로서, L개 샘플들의 고정된 블럭에 걸친 최소 평균 제곱 추정이 사용될 수 있다. 그러나, 사전왜곡 회로에 대한 파라미터를 발생시키기 위한 기타 임의의 공지된 방법이 사용될 수 있다.

이제 도 4를 참조하면, 본 발명의 한 실시예에 따른 임베딩된 프로세서 및 전력 증폭기의 출력에서의 왜곡을 감소시키기 위한 회로를 갖는 집적 회로의 블럭도가 도시되어 있다. 도 4의 집적 회로(401)는 예를 들어, 실시간 디지털적으로 샘플링된 신호를 처리하는 컴포넌트들과, 추정 계수를 포함할 수 있는 파라미터 "a"를 계산하는 것과 관련된 컴포넌트들로 분할될 수 있다. 도 4의 실시간 컴포넌트들은 사전왜곡 회로(402) 및 메모리 요소(404)를 포함할 수 있지만, 샘플 포착 버퍼에 트리거 신호를 인가하는 회로와 같은, 이들 컴포넌트들을 제어하기 위한 회로를 역시 포함할 수 있다. 메모리 요소(404)는 샘플 포착 버퍼(406), 파라미터 버퍼(408), 및 데이터 및 제어 버퍼(410)를 포함할 수 있다. 실시간 컴포넌트들간의 통신은, 양호하게는, 2세트의 입력 및 출력으로부터의 메모리 콘텐츠에 대한 독립적 액세스를 허용하는, 듀얼-포트 랜덤 액세스 메모리(DPRAM)을 통해 이루어진다. 임베딩된 프로세서(412)는, 버스(414)에 의해 파라미터 버퍼(408)에 제공될 수 있는 사전왜곡 회로에 대한 파라미터를 발생시키고 추정 함수를 제공하기 위해 사용될 수 있다. 프로세서를 위한 주 작업 메모리는 양호하게는 도시된 바와 같이 전용 임베딩된 메모리(416)를 포함하고, 임베딩된 프로세서에 의해 조작되는 모든 데이터는 버스를 통과할 수 있다. 이하에서 더 상세히 논의되는 바와 같이, 다양 메모리들에 저장된 데이터에 따라 복수의 버스들이 채택될 수 있다.

사전왜곡 회로(402)는 도 1의 회로의 구성가능한 로직 블럭들과 같은, 구성가능한 로직으로 구현될 수 있다. 마찬가지로, 듀얼 포트 메모리들이 듀얼 포트 랜덤 액세스 메모리로서 구현될 수도 있고, 도 1의 BRAM으로 구현될 수도 있다. 마지막으로, 임베딩된 프로세서(412)는 도 1의 프로세서(110)일 수 있으며, 여기서 추정 회로는 임베딩된 프로세서 상에서 실행중인 소프트웨어로 구현될 수 있다. 임베딩된 프로세서는 가용 하드웨어 자원으로부터 구성되거나, 하드웨어 프리미티브로서 구현될 수 있다. 예로서, 임베딩된 프로세서는 PowerPC 프로세서와 같은 물리적으로 결선된 프로세서이거나, Microblaze 프로세서와 같은 구성가능한 로직으로 구현된 프로세서일 수도 있다. 양자 모두 San Jose, CA의 Xilinx, Inc.사에서 입수할 수 있으며, Xilinx 프로그래머블 로직 디바이스로 구현된다.

임베딩된 프로세서에 의해 실행되는 추정 시퀀스는, 전송된 데이터의 상태에 기초한 가능한 컨디셔닝과 함께, 데이터 포착을 위한 트리거를 결정하기 위해 데이터 및 제어 DPRAM을 판독 및 기록함으로써 시작할 것이다. 예를 들어, 전송중인 데이터가 없는 시간 동안 추정 파라미터를 발생하려고 시도하는 것을 현명하지 않은 것이다. 포착 버퍼에서 L개 샘플들이 포착된 후에, 이들 샘플들은 파라미터들을 생성하기 위한 임베딩된 프로세서 상에서 실행중인 추정 소프트웨어에 의해 처리된 다음, 파라미터들이 파라미터 버퍼에 기록된다. 샘플 포착이 처리된 후에, 샘플 포착 버퍼들은 집적 회로에, 특히 추가 작업 메모리로서의 이용을 위해 임베딩된 프로세서에 이용가능하다. 파라미터 발생후 메모리의 이러한 가용성은 전반적인 하드웨어 효율을 도운다. 실제 시스템에서, 전송된 신호의 측정과 같은 다른 기능들은, 도 6을 참조하여 이하에서 더 상세히 기술되는 바와 같이, 추정 회로에 의해 사용될 수도 있다. 이들 실시간 기능들은 사전왜곡 회로에 포함되며, 데이터 및 제어 메모리들은 이들 기능들을 인에이블하기 위해 추정 회로에 제공된다.

이제 도 5를 참조하면, 본 발명의 대안적 실시예에 따른 임베딩된 프로세서와 전력 증폭기의 출력에서의 왜곡을 감소시키기 위한 회로를 갖는 집적 회로의 블럭도가 도시되어 있다. 특히, 집적 회로(501)는 입력 신호를 수신하도록 결합된 기저대역 인터페이스(502)를 포함하며, 그 출력은 DUC/CFR 회로(504)에 결합된다. DUC/CFR 회로(504)는 디지털 업 컨버전 및 크레스트(crest) 계수 감소를 제공한다. 디지털 업 컨버전은 입력 신호를 적절한 디지털 포멧으로 변환하는 반면, 크레스트 계수 감소는 당업계에 공지된 바와 같이, 피크-대-피크 평균 전력비를 감소시키는데 도움을 준다. DUC/DFR 회로(504)의 출력은 사전왜곡 회로(304)에 인가되고, 사전왜곡 회로의 출력은 디지털-대-아날로그 변환기(506) 및 샘플 포착 버퍼(306) 모두에 결합된다. 샘플 포착 버퍼는 또한 아날로그-대-디지털 변환기(510)로부터의 출력을 수신한다. 이하에서 더 상세히 논의되는 바와 같이, 임베딩된 프로세서(520)는 사전왜곡 회로에 올바른 파라미터가 제공되는 것을 보장하도록 샘플 포착 버퍼를 제어한다. 예를 들어, 임베딩된 프로세서는 수신된 샘플들이 주파수, 시간 및 진폭에 관하여 전송된 샘플들과 정렬하도록 보장한다. 신호들의 진폭이 정렬되는 것에 추가하여, 2개 신호들이 시간적으로 정렬하도로 이들간의 지연이 제거될 것이다. 이것은, 전력 증폭기를 통과하는데 요구되는 시간은 신호들이 정렬되지 않도록 하므로, 신호의 정렬을 조절하는 것이 필요하기 때문이다. 마지막으로, 지연 정렬된 신호는, 신호의 주파수들이 동일하도록 보장하기 위해 주파수 오프셋 보정 회로에 결합될 수 있다. 이러한 처리는 추정 회로의 일부, 더 구체적으로는 임베딩된 프로세서 상에서 실행 중인 소프트웨어의 한세트의 기능일 수 있다. 이 처리는 이들이 수신될 때 실시간으로, 또는 이들이 저장된 후에 수행될 수 있다.

임베딩된 프로세서(520)는 복수의 버스들에 결합될 수 있다. 예를 들어, 제1 버스(522)는 샘플 포착 버퍼(512)와 임베딩된 프로세서(520) 사이에서 데이터를 전송하기 위해 이용될 수 있다. 별개 버스(524)는 임베딩된 프로세서와 코드 및 데이터 메모리(526) 사이에서 데이터를 결합하기 위해 사용될 수 있다. 단일 버스가 이용될 수 있지만, 복수개의 버스를 이용하는 잇점은, 상이한 데이터 레이트로 데이터들이 전송될 수 있다는 것이다. 예를 들어, 샘플 포착 버퍼로부터의 데이터는 프로그래머블 로직으로부터 수신되기 때문에 수신을 위해 추가적인 클럭 싸이클을 요구할 수 있는 반면, 코드 및 데이터 메모리(522)로부터의 데이터는 임베딩된 프로세서에 의해 바로 액세스될 수 있다. 부동 소숫점 유닛(FPU, 528)과 같은 다른 회로들이 임베딩된 프로세서에 결합될 수 있다. 마찬가지로, 코드 및 데이터 메모리(526)에 데이터를 제공하기 위해 호스트/외부 인터페이스(530) 및 별개 SRAM(532)이 사용될 수 있다. 코드 및 데이터 메모리(526)는, 임베딩된 프로세서를 이용하여 사전왜곡 회로를 구현하는데 요구되는 임의의 컴퓨터 코드 또는 데이터를 포함할 수 있다.

이제 도 6을 참조하면, 본 발명의 한 실시예에 따른 계수들을 적합화하기 위한 회로를 갖는 집적 회로의 블럭도가 도시되어 있다. 시스템에서 전력 증폭기를 구현하는데 있어서 직면하는 한 문제는, 전송되고 있는 평균 전력이 시간에 따라 변할 수 있다는 점이다. 예를 들어, 셀룰러 통신 시스템에서, 평균 전력에서의 변동은 트래픽 밀도 또는 콜 부하로부터 생길 수 있다. 사전왜곡 파라미터가 한 평균 전력에서 계산될 때, 전송된 신호가 상이한 평균 전력으로 변하면 왜곡의 보정이 도움이 되지 않을 수 있다. 특히, 인접한 채널 전력에 대한 스펙트럼 준수는 새로운 전력에서는 달성되지 않을 수 있다. 본 발명의 한 양태에 따르면, 도 6의 회로는 전력 증폭기의 특성을 추적하고, 전력 변화에 응답하여 상이한 파라미터를 적용하는 룩업-함수와 동시에 동작하는 학습 프로세스를 도입한다. 학습 프로세스는 계산 집약적 파라미터 추정을 포함하지만, 계산적으로 단순한 룩업 프로세스만이 전력 변동을 추적할 것을 필요로 한다. 따라서, 계산 처리량 요건이 저감되고, 더 컴팩트한 집적된 디지털 사전왜곡 장치가 달성될 수 있다.

특히, 도 3의 회로는, 사전왜곡 회로에 적용되는 파라미터들에 대한 룩업 방법을 제공하기 위한 프로세스 A라 지정된 제1 프로세스와, 파라미터들을 업데이트하기 위한 프로세스 B라 지정된 제2 프로세스를 구현하기 위한 회로를 포함하도록 도 6에 도시된 바와 같이 수정되었다. 도 6의 실시예에 따르면, 사전왜곡 회로에 적용할 값을 결정하기 위해 입력 신호의 평균 전력과 같은 전력값을 전력 측정 회로(606)로부터 수신하도록 파라미터 세트 룩업 메모리(604)가 결합된다. 전력 측정 회로는 예를 들어 프로세스 A에 대한 동작 기간을 결정하는 구간 타이머(608)에 의해 제어될 수 있다. 즉, 구간 타이머의 출력에 따라 주기적으로 파라미터 버퍼에는 새로운 파라미터들이 로딩될 수 있다. 평균 전력과 같은, 신호의 스펙트럼 특성을 결정하는 통계를 나타내기에 충분히 길되 콜-부하를 추적하기에는 충분히 짧은 시구간에 걸쳐 평균 전력이 지속적으로 반복적으로 측정될 수 있다. 평균 전력을 결정하기 위한 시구간은 예를 들어 밀리초의 10의 지수배로 계산될 수 있다.

파라미터 세트 룩업 테이블 메모리는 정보 태그를 갖는 N개 파라미터 세트를 포함하며, N은 1보다 크거나 같은 구성 변수이다. 정보 태그는 예를 들어, 신호의 평균 전력 또는 전력의 방향과 같은 신호의 메트릭, 피크의 최대 인덱스 또는 갯수, 또는 구간 틱과 같은 기간등의, 사용된 포착 메트릭을 포함할 수 있다. 구간당 한번 발생될 수 있는 새로운 전력값의 결정에 응답하여, 파라미터 세트 룩업 메모리는 사전왜곡 회로에 의해 사용된 파라미터 버퍼 내의 파라미터들을 업데이트한다. 이하에서 더 상세히 논의되겠지만, 파라미터 세트 룩업 메모리 룰은 범위 기준에 따라 복수의 파라미터 세트 중 한 파라미터 세트를 선택할 수 있다. 즉, 파라미터 세트는 한 범위의 전력값을 나타낼 수 있고, 하나의 파라미터 세트는 주어진 전력 측정 신호 또는 신호의 다른 메트릭에 대응할 수 있다.

파라미터 세트는 파라미터 업데이트 제어기(610)에 의해 제어되는 프로세스 B에 따라 업데이트될 수 있다. 특히, 추정 회로(612)는 전술된 바와 같이 샘플 포착 버퍼의 출력을 수신하고 파라미터들을 발생시키도록 결합된다. 파라미터 업데이트 제어기는 또한 양호하게는 전력 측정에도 기초한다. 파라미터 세트 룩업 메모리 및 파라미터 업데이트 제어기 룰은 사전왜곡될 때 PA의 특성(즉, 계수가 계산된 후 신호 전력이 변할 때 구체적으로 발생하는 상황)에 의해 구동된다.

프로세스 B도 역시 반복적이지만, 타이머를 반드시 요구하는 것은 아니다. 그 주기는 추정을 위해 취해진 시간에 의해 결정될 수 있으며, 이로써, 회로의 하드웨어 효율을 개선시킨다. 파라미터 업데이트 제어기에 의한 초단위의 추정 시간은, 일단 파라미터 세트 메모리가 채워지고 나면 시스템이 프로세스 A 구간 레이트에 완전히 적응적이기 때문에 수락할 만하다. 마이크로프로세서가 파라미터들의 추정을 위해 사용되는 경우, 실시간 로직을 포함해야 하는 전력 측정이 아니라, 사전왜곡을 인에이블하는 프로세스들이 소프트웨어로 구현될 수 있다. 나아가, 프로세스 A 및 프로세스 B는 실시간 동작 시스템 환경에서 동시발생적 태스크일 수 있다. 대안으로서, 싱글-쓰레드 프로그램에서, 프로세스 A는 루프이고, 프로세스 B는 인터럽트 서비스 루틴일 수 있다. 이 경우 인터럽트는 구간 타이머에 의해 제공된다. 프로세스 A 및 프로세스 B를 구현하기 위한 회로들이 예로서 도 3의 회로와 관련해 도시되었지만, 이들 회로들은 도 4 및 도 5의 실시예에서도 구현될 수 있다.

이제 도 7을 참조하면, 그래프는, 본 발명의 실시예에 따른 사전왜곡 회로에 대한 계수들을 갖는 복수의 파라미터 세트에 대한 전송된 전력의 함수로서 인접 채널 전력의 예를 도시하고 있다. 도 7의 특성은 스펙트럼 성능 대 출력 전력의 측정을 도시한다. 스펙트럼 특성의 편리한 측정은, 사용중인 무선 전송 표준에 대해 정의된 인접 채널 전력(ACP)이다. 특성도는, 사전왜곡 파라미터들이 추정된 다양한 전력에 대하여 ACP 대 전송된 전력을 도시한다. 라인 마킹된 "SPEC"은, 주어진 데이터 전송 규격에 의해 허용되는 최대 인접 채널 전력을 나타내기 위해 도시되어 있다. 알 수 있는 바와 같이, 중간 및 높은 전력에서, 사전왜곡 성능은 파라미터들이 추정된 Pmax, P1 및 P2로 지정된 전력 부근에서 규격을 만족한다. 더 낮은 전력 레벨에서, 사전왜곡 성능은, 파라미터들이 추정된 전력보다 높은 전력에서 절충되지만, 일반적으로는 그 이하에서 더 악화되지 않는다. 전송된 전력 Pmax, P1, P2에 따라 지정된 3개의 파라미터 세트가 파라미트 세트 룩업 테이블에 저장된다면, 전송된 전력에 가장 적절한 세트가 프로세스 A에 의해 선택되는 경우 규격준수가 보장될 것임을 알 수 있을 것이다. 예로서, 파라미터 세트 룩업 메모리 룰은 P_j2 아래의 전력에 대해서는 P2 파라미터 세트를 선택하고, P_j2와 P_j1 사이의 전력에 대해서는 P1 파라미터 세트를 선택하고, 점선으로 도시된 바와 같은 P_j1 위의 전력에 대해서는 Pmax 파라미트 세트를 선택할 것이다. 이 룰은 또한, 일부 또는 모든 파라미터 세트가 얻어지기 이전의 초기 기간을 담당할 필요가 있다. 양호하게는, 입력 신호에 대한 최대 전력값에 기초한 초기 파라미터 세트가 사용될 수 있다.

이상적으로, 파라미터 업데이트 제어기 룰은 Pmax, P1, 및 P2에 마주칠때마다 추정 기능을 트리거하고 파라미터들을 저장할 것이다. 전력이 어느 정도의 무작위성과 함께 지속적으로 변동하지만, 이들 전력들을 적정한 기간 내에 마주치게 될 것이라는 것이 보장되지 않는다. 따라서, △로서 표기된 공차 또는 변동값이 도입된다. 예를 들어, 전력이 Pmax - △ 와 Pmax 사이에 있을 때마다, Pmax 세트가 추정될 것이다. 여기서, △는 구성 변수이다. △는, 각각 파라미터 세트 Pmax, P1 및 P2에 대해 △max, △1, △2와 같이, 각각의 파라미터 세트마다 독립적으로 정의될 수 있다. 변동값들은 초기 학습 성능을 개선시키기 위해 사용되며, 처음에는 넓게 설정된다. 변동값들은, 얼마나 많은 전력이 추정되었는지 또는 어느 전력에서와 같은, 파라미터 세트 룩업 메모리의 상태에 따라 동적으로 변경될 수 있다. 시간이 경과하고 Pmax, P1, 및 P2와 가까운 전력 측정치에 마주침에 따라, 명시된 최소값으로 공차가 감소될 수 있다. 이하에서 더 상세히 논의되는 바와 같이, 검출된 전력이 파라미터 세트들 중 하나에 대한 범위 내에 해당한 후에 공차는 최소값으로 감소되고, 그 파라미터 세트는 업데이트된다. 주목할 점은 전력값들과 변동값들에 의해 정의된 범위들은 중첩할 수 있으며, 이 경우 복수의 파라미터 세트가 업데이트될 수 있다는 것이다.

공차는 또한, 무선 주파수(RF) 및 PA 이득에서의 변동을 수용하기 위해 조정될 수 있다. 신호를 전력 증폭기에 전송하기 위한 회로의 RF부에서의 변동 및 전력 증폭기 자체에서의 변동은 일반적으로 느린 변동이다. 이들 변동은 열적 환경에서의 변동에 관련되어 있으며, 예를 들어 분단위 스케일이다. 사전왜곡 회로의 성능은 이득에 민감하기 때문에, 파라미터들은 주어진 기간 내에 무조건적으로 재추정된다. 이러한 재추정은 선택된 레이트로 △를 증가시킴으로써 달성될 수 있다. 또한, 일부 PA는 P2 특성과 유사한 Pmax 특성을 가질 것이다. 즉, Pmax에서의 파라미터들이 모든 전력에 대해 양호하다. 이와 같은 경우, 파라미터 세트 룩업 메모리는 단일의 파라미터 세트만을 포함하고, 적절한 파라미터 업데이트 제어기 룰은, 추정이 수행된 마지막 전력보다 전력이 높을 때마다 파라미터들을 재추정할 것이다. 도 3-6의 요소들은 도 1 및 2의 디바이스를 이용하여 구현될 수 있으며, 이 경우 실시간 컴포넌트들은, 로직 셀들과 전용 산술 및 메모리 블럭 블럭을 포함할 수 있는 FPGA 내에서 이용할 수 있는 하드웨어 자원으로부터 구성될 수 있으며, 나머지 컴포넌트들은 전술된 바와 같은 임베딩된 프로세서를 이용하여 구현될 수 있다.

이제 도 8을 참조하면, 플로차트는 본 발명의 실시예에 따른 전력 증폭기에서의 왜곡을 저감시키는 방법을 도시한다. 특히, 집적 회로의 사전왜곡 회로에서 증폭될 신호는 단계(802)에서 수신된다. 사전왜곡 회로의 출력은 단계(804)에서 샘플 포착 버퍼에 결합되고, 전력 증폭기로부터의 신호는 단계(806)에서 샘플 포착 버퍼에 결합된다. 사전왜곡 회로에 대한 파라미터들은 단계(808)에서 샘플 포착 버퍼에 결합된 추정 회로를 이용하여 발생된다. 그 다음, 단계(810)에서 파라미터 세트를 발생시키기 위해 샘플 포착 버퍼가 요구되는지의 여부가 결정된다. 요구되지 않는다면, 단계(812)에서 샘플 포착 버퍼는 집적 회로 디바이스에 의해 재사용된다. 그 외의 경우, 추가적인 파라미터 세트들이 필요한대로 발생된다. 주목할 점은, 파라미터 세트들은 측정 전력이 세트들 중 하나의 공차 대역 내에 떨어지는 어느 때라도 발생될 수 있으며, 샘플 포착 버퍼는 버퍼가 요구되지 않는 어느 때라도 재사용될 수 있다는 점이다. 즉, 샘플 포착 버퍼는 듀얼 포트 구조 덕택에 임베딩된 프로세서의 작업 메모리이기도 하다. 추정 동안에, 프로세서는 필터링 또는 상관을 수행하기 위해 포착 버퍼 내의 데이터를 처리할 필요가 있을 것이다. 듀얼 포트 RAMS를 채택함으로써, 이것은 포착된 데이터를 어떤 다른 메모리에 복사해야 할 필요없이 수행될 수 있으며, 그 결과 메모리를 절약하게 된다. 추정의 나중 단계에서, 계산은 매트릭스에 관해 수행되는 연산으로 구성되고, 샘플 포착은 더 이상 요구되지 않는다. 그 시점에서, 샘플 포착 버퍼는 프로세서를 위한 작업 메모리로서 재사용될 수 있다.

이제 도 9를 참조하면, 본 발명의 실시예에 따른 집적 회로 내의 사전왜곡 회로에 대한 계수를 적합화하기 위한 방법을 도시하고 있다. 특히, 단계(902)에서, 전력 증폭기에 의해 증폭될 입력 신호가 사전왜곡 회로에서 수신된다. 입력 회로에 대한 정보 태그와 연관된 값은 단계(904)에서 결정된다. 타이머 회로의 출력이 단계(906)에서 발생된다. 단계(908)에서 타이머 회로의 출력에 응답해서 입력 신호에 대한 정보 태그와 연관된 값에 기초하여 사전왜곡 회로에 계수들이 적용된다. 타이머 회로는 규칙적 간격으로 타이머 신호를 발생시키는 주기적 타이머일 수 있다. 단계(910)에서 전력 증폭기의 출력이 집적 회로의 포착 버퍼에서 수신된다. 단계(912)에서, 사전왜곡 회로의 출력과, 미리결정된 값과 연관된 전력 증폭기의 출력을 포착하기 위해 포착 버퍼에 트리거 신호가 제공된다. 단계(914)에서 사전왜곡 회로의 출력이 전력 증폭기의 출력과 비교된다. 사전왜곡 회로에 적용될 업데이트된 계수들이 단계(916)에서 발생된다. 단계(918)에서, 입력 신호에 대한 정보 태그와 연관된 값에 기초하여 사전왜곡 회로에 대한 업데이트된 계수를 저장하기 위한 메모리에서 기록 제어 신호가 수신된다. 업데이트된 계수들은 단계(920)에서 입력 신호에 대한 정보 태그와 연관된 값에 기초하여 복수의 파라미터 세트들 중 하나에 저장된다.

이제 도 10을 참조하면, 플로차트는, 본 발명의 대안적 실시예에 따른 집적 회로 내의 사전왜곡 회로에 대한 계수들을 적합화하기 위한 방법을 도시한다. 특히, 집적 회로의 사전왜곡 회로에 대한 계수들을 갖는 파라미터 세트들에 대한 정보 태그와 연관된 값에 대한 변동값들이 단계(1002)에서 설정된다. 단계(1004)에서, 전력 증폭기에 의해 증폭될 입력 신호가 사전왜곡 회로에서 수신된다. 입력 신호에 대한 정보 태그에 대한 값이 단계(1006)에서 결정된다. 단계(1008)에서 결정된 값에 기초하여 복수의 파라미터 세트들 중 하나가 선택된다. 단계(1010)에서 전력 증폭기의 출력이 집적 회로의 포착 버퍼에서 수신된다. 단계(1012)에서, 사전왜곡 회로에 의한 신호 출력이 전력 증폭기의 출력과 비교된다. 그 다음, 단계(1014)에서, 미리결정된 값이 파라미터 세트와 연관된 정보 태그에 대한 값의 변동 값 범위 내에 있는지의 여부가 결정된다. 범위 내에 있지 않다면, 단계(1016)에서, 변동값을 증가시킴으로써 파라미터 세트들에 대한 변동값들이 조정된다. 범위 내에 있다면, 단계(1018)에서 제1 파라미터 세트에 대한 계수들이 업데이트된다. 단계(1020)에서 변동값들은 리셋된다. 도 8-10의 방법은 도 1-7의 임의의 회로, ㄸ는 기타 임의의 적절한 회로를 이용하여 구현될 수 있다.

따라서, 전력 증폭기의 출력에서 왜곡을 감소시키는 방법 및 신규한 회로가 기술되었음을 이해할 것이다. 당업자라면, 본 발명을 포함하는 다양한 대안과 등가물이 있다는 것을 이해할 것이다. 그 결과, 본 발명은 전술된 실시예가 아니라 첨부된 특허청구범위에 의해서만 제한된다.

301: 집적 회로
302: 전력 증폭기
304: 사전왜곡 회로
306: 샘플 포착 버퍼
308: 추정
310: 파라미터 버퍼

Claims (14)

1. 전력 증폭기에서의 왜곡을 감소시키기 위한 회로를 갖는 집적 회로에 있어서,
   증폭될 신호를 수신하도록 결합된 사전왜곡 회로;
   상기 사전왜곡 회로의 출력과 상기 집적 회로의 입출력에 결합된 샘플 포착 버퍼; 및
   상기 샘플 포착 버퍼에 결합된 추정 회로로서, 상기 집적 회로의 입출력 포트에서 수신된 상기 전력 증폭기의 출력과 상기 사전왜곡 회로의 출력에 기초하여 상기 사전왜곡 회로에 대한 파라미터들을 발생시키는 상기 추정 회로
   를 포함하는, 집적 회로.
2. 제1항에 있어서, 복수의 파라미터 세트를 저장하는 메모리를 더 포함하고, 상기 복수의 파라미터 세트 중 한 파라미터 세트가 선택되어 상기 사전왜곡 회로에 적용되는 것인, 집적 회로.
3. 제2항에 있어서, 상기 메모리에 결합된 파라미터 버퍼를 더 포함하고, 상기 파라미터 버퍼는, 선택된 상기 파라미터 세트를 저장하는 것인, 집적 회로.
4. 제1항에 있어서, 상기 샘플 포착 버퍼 및 상기 파라미터 버퍼는, 상기 사전왜곡 회로 및 상기 추정 회로에 의한 상기 버퍼로의 액세스를 가능케하는 듀얼 포트 랜덤 액세스 메모리를 포함하는 것인, 집적 회로.
5. 제1항에 있어서, 상기 사전왜곡 회로는 상기 집적 회로의 프로그래머블 로직에서 구현되는 것인, 집적 회로.
6. 제1항에 있어서, 상기 추정 회로는 상기 집적 회로의 임베딩된 프로세서를 포함하는 것인, 집적 회로.
7. 제6항에 있어서, 상기 집적 회로는 프로그래머블 로직 디바이스를 포함하고, 상기 샘플 포착 버퍼는 이용가능할 때 상기 프로그래머블 로직 디바이스의 프로그래머블 로직에서 구현된 회로에 대한 메모리로서 사용되는 것인, 집적 회로.
8. 제1항에 있어서,
   상기 사전왜곡 회로는 프로그래머블 로직을 포함하고;
   상기 샘플 포착 버퍼는 랜덤 액세스 메모리 블럭을 포함하며;
   상기 추정 회로는 임베딩된 프로세서를 포함하는 것인, 집적 회로.
9. 제8항에 있어서, 상기 사전왜곡 회로의 출력을 수신하도록 결합된 입출력 포트를 더 포함하는, 집적 회로.
10. 제9항에 있어서, 상기 사전왜곡 회로는 디지털 사전왜곡 회로를 포함하고, 상기 집적 회로는 또한, 상기 사전왜곡 회로의 출력을 수신하도록 결합된 입출력 포트에서 디지털-대-아날로그 변환기에 결합되는 것인, 집적 회로.
11. 제9항에 있어서, 랜덤 액세스 메모리 블럭의 듀얼 포트 랜덤 액세스 메모리의 제1 포트는 프로그래머블 로직에 결합되고, 상기 듀얼 포트 랜덤 액세스 메모리의 제2 포트는 버스를 경유해 상기 임베딩된 프로세서에 결합되는 것인, 집적 회로.
12. 제8항에 있어서, 상기 임베딩된 프로세서에 결합된 파라미터 버퍼를 더 포함하고, 상기 파라미터 버퍼는 상기 사전왜곡 회로에 대한 파라미터를 저장하는 것인, 집적 회로.
13. 제8항에 있어서, 상기 임베딩된 프로세서에 결합된 데이터 및 제어 버퍼를 더 포함하고, 상기 데이터 및 제어 버퍼는 상기 사전왜곡 회로의 출력과 상기 전력 증폭기의 출력에서의 데이터 포착을 인에이블하는 것인, 집적 회로.
14. 제8항에 있어서, 상기 집적 회로는 프로그래머블 로직 디바이스를 포함하는 것인, 집적 회로.

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