KR20110038734A - 디지털 위상 록킹 루프에서의 누산된 위상-디지털 변환 - Google Patents

디지털 위상 록킹 루프에서의 누산된 위상-디지털 변환 Download PDF

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Abstract

디지털 위상 록킹 루프 (DPLL) 에서 신호의 누산된 위상을 디지털 값으로 변환하는 기술들. 일 예시적인 실시형태에서, 신호는 그 신호의 주파수를 분주기 비율 N 으로 작게 분주하는 N-분주 모듈에 커플링되어 있다. 분주 신호는 델타 위상-디지털 변환기에 입력되고, 그 델타 위상-디지털 변환기는 분주 신호의 상승 에지와 기준 신호의 상승 에지 사이의 위상차를 측정한다. 누산된 분주기 비율 및 측정된 위상차가 결합되어 누산된 디지털 위상을 제공한다. 또한, 시그마-델타 변조기를 사용하여 분주기 비율 N 을 변경하는 기술들이 개시되어 있다.

Description

디지털 위상 록킹 루프에서의 누산된 위상-디지털 변환{ACCUMULATED PHASE-TO-DIGITAL CONVERSION IN DIGITAL PHASE LOCKED LOOPS}
본 발명은 디지털 위상 록킹 루프 (DPLL) 의 설계에 관한 것으로, 더욱 상세하게는, DPLL 에서의 누산된 위상-디지털 변환을 위한 기술들에 관한 것이다.
현대의 통신 회로에서, 디지털 위상 록킹 루프 (DPLL) 는 공지된 주파수를 갖는 기준 신호로 위상 록킹함으로써 임의의 주파수의 신호들을 발생시키는데 사용된다. DPLL 출력 신호의 위상을 기준 신호의 위상과 디지털 비교하기 위하여, DPLL 은 누산된 위상-디지털 변환기 (APDC) 로서 공지된 혼합 신호 블록을 채용할 수도 있다. APDC 는 DPLL 출력 신호의 누산된 위상의 디지털 표현을 발생시킨다.
종래의 DPLL 에서, APDC 는 시간-디지털 변환기 (TDC) 가 결합된 카운터를 이용하여 구현될 수도 있다. 카운터는 출력 신호의 사이클들에서 누산된 출력 신호 위상의 정수부를 카운트할 수도 있는 반면, TDC 는 누산된 출력 신호 위상의 분수부를 측정할 수도 있다. 전체의 누산된 출력 신호 위상을 생성하기 위해 카운터 및 TDC 출력들이 결합될 수도 있다.
고주파 출력 신호들을 발생시키는 DPLL 의 경우, 카운터 및 TDC 양자 모두가 그에 대응하여 고주파에서 동작할 필요가 있을 수도 있다. 예를 들어, 카운터는 출력 신호의 주파수에서 경과된 사이클들의 총 수를 카운트할 필요가 있는 반면, TDC 의 지연 라인에서의 버퍼들은 출력 신호의 주파수에서 스위칭할 필요가 있을 수도 있다. DPLL 컴포넌트 회로의 고주파 동작은 일반적으로 DPLL 에 의한 고전력 소모를 초래한다. 또한, 누산된 출력 신호 위상의 분수부를, 대응하는 정수부와 매칭시키기 위해, TDC 및 카운터에서의 신호 경로 지연들이 정밀하게 매칭되어야 한다. 또한, 이 요건은 APDC 의 설계를 복잡하게 한다.
종래 기술의 APDC 에 비해 개선된 전력 효율과 설계의 용이 양자 모두를 제공하는 신규한 APDC 를 제공하는 것이 바람직할 것이다.
본 발명의 일 양태는 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 방법을 제공하는 것으로, 그 방법은, 분주 신호를 발생시키기 위해 타깃 신호의 주파수를 분주기 비율 N 으로 분주하는 단계; 분주기 비율 N 을 누산된 정수 위상으로 누산하는 단계; 분주 신호에서의 이벤트와 기준 신호에서의 대응하는 이벤트 사이의 위상차의 디지털 표현을 발생시키는 단계; 및 타깃 신호의 누산된 위상의 디지털 표현을 발생시키기 위해 누산된 정수 위상과 디지털 위상차를 결합시키는 단계를 포함한다.
본 발명의 다른 양태는 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 장치를 제공하는 것으로, 그 장치는 분주 신호를 발생시키기 위해 타깃 신호의 주파수를 분주기 비율 N 으로 분주하도록 구성된 N-분주 모듈; 분주기 비율 N 을 누산된 정수 위상으로 누산하는 누산기; 분주 신호에서의 이벤트와 기준 신호에서의 대응하는 이벤트 사이의 위상차의 디지털 표현을 발생시키는 델타 위상-디지털 변환기; 및 타깃 신호의 누산된 위상의 디지털 표현을 발생시키기 위해 누산된 정수 위상과 디지털 위상차를 결합시키는 결합기를 포함한다.
본 발명의 또 다른 양태는 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 장치를 제공하는 것으로, 그 장치는 분주 신호를 발생시키기 위해 타깃 신호의 주파수를 분주기 비율 N 으로 분주하는 수단; 분주기 비율 N 을 누산된 정수 위상으로 누산하는 수단; 분주 신호와 기준 신호 사이의 위상차의 디지털 표현을 발생시키는 수단; 및 타깃 신호의 누산된 위상의 디지털 표현을 발생시키기 위해 누산된 정수 위상과 디지털 위상차를 결합시키는 수단을 포함한다.
본 발명의 또 다른 양태는 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는, 컴퓨터 판독가능 매체를 포함하는 컴퓨터 프로그램 제품을 제공하는 것으로서, 컴퓨터 판독가능 매체는, 컴퓨터로 하여금, 분주 신호를 발생시키기 위해 타깃 신호의 주파수를 분주기 비율 N 으로 분주하게 하는 코드; 컴퓨터로 하여금, 분주기 비율 N 을 누산된 정수 위상으로 누산하게 하는 코드; 컴퓨터로 하여금, 분주 신호에서의 이벤트와 기준 신호에서의 대응하는 이벤트 사이의 위상차의 디지털 표현을 발생하게 하는 코드; 및 컴퓨터로 하여금, 타깃 신호의 누산된 위상의 디지털 표현을 발생시키기 위해 누산된 정수 위상과 디지털 위상차를 결합하게 하는 코드를 포함한다.
도 1 은 종래 기술의 DPLL (10) 의 일 구현을 나타낸다.
도 2 는 동작 동안에 종래 기술의 DPLL (10) 에 존재하는 신호들의 일 실례를 예시한다.
도 3 은 본 발명에 따른 APDC (190.2) 의 일 실시형태를 나타낸다.
도 4 는 동작 동안에 APDC (190.2) 에 존재하는 신호들의 일 실례를 예시한다.
도 5 는 도 3 에 나타낸 ΔPDC (320) 에 대한 일 예시적인 전달 함수를 예시한다.
도 6 은 APDC (190.2) 에 이용하기 위한 ΔPDC 의 일 예시적인 실시형태를 나타낸다.
도 7 은 본 발명에 따른 방법의 일 예시적인 실시형태를 나타낸다.
첨부된 도면과 관련하여 후술되는 상세한 설명은 본 발명의 예시적인 실시형태들의 설명으로서 의도되며 본 발명이 실시될 수도 있는 유일한 예시적인 실시형태들을 나타내도록 의도하는 것은 아니다. 용어 "예시적인 (examplary)" 은 "예, 실례, 또는 예시의 역할을 하는 것" 을 의미하는 것으로 반드시 다른 예시적인 실시형태들보다 바람직하거나 또는 유리하다고 해석되어서는 안된다. 상세한 설명은 본 발명의 예시적인 실시형태들의 완전한 이해를 제공할 목적으로 구체적인 상세를 포함한다. 본 발명의 예시적인 실시형태들은 이러한 구체적인 상세 없이도 실시될 수도 있음은 당업자에게 자명할 것이다. 일부 실례에서, 널리 공지된 구조들 및 디바이스들은 본 명세서에 제시된 예시적인 실시형태들의 신규성을 모호하게 하지 않기 위해서 블록도 형태로 도시된다.
본 상세한 설명 및 청구범위에서, 엘리먼트가 다른 엘리먼트에 "접속" 또는 "커플링" 되는 것으로서 지칭되는 경우, 다른 엘리먼트에 직접 접속 또는 커플링될 수 있고 또는 개재되어 있는 엘리먼트들이 존재할 수도 있다는 것을 이해할 것이다. 대조적으로, 엘리먼트가 다른 엘리먼트에 "직접 접속" 또는 "직접 커플링" 되는 것으로서 지칭되는 경우, 개재되어 있는 엘리먼트가 존재하지 않는다.
도 1 은 종래 기술의 DPLL (10) 의 일 구현을 나타낸다. DPLL (10) 은 디지털 위상 비교기 (102), 디지털 루프 필터 (106), 디지털 제어 발진기 (DCO) (114), 및 누산된 위상-디지털 변환기 (APDC) (190.1) 를 포함한다. 또한, APDC (190.1) 는 카운터 (118), 시간-디지털 변환기 (120), 교정 멀티플라이어 (124), 및 결합기 (126) 를 포함한다.
동작 동안에, DCO (114) 는 디지털 입력 신호 (112a) 에 의해 제어된 주파수를 갖는 출력 신호 (114a) 를 발생시킨다. 신호 (114a) 는 APDC (190.1) 의 카운터 (118) 및 TDC (120) 양자에 동시에 제공된다. 기준 신호 (130a) 가 또한 TDC (120) 에 제공된다. 일 구현에서, 기준 신호 (130a) 의 주파수 (Fref) 는 DCO 출력 신호 (114a) 의 주파수보다 낮을 수도 있다. 카운터 (118) 및 TDC (120) 는 경과된 사이클들의 수의 정수부를 카운트하는 카운터 (118) 및 나머지 분수부를 계산하는 TDC (120) 에 의해, 기준 신호 (130a) 의 사이클마다 경과된 DCO 출력 신호 (114a) 의 사이클들의 누적 수를 일괄하여 카운트하도록 구성될 수도 있다. 또한, 카운터 출력 (118a) 과 결합되어 (126) 결합기 출력 신호 (126a) 를 형성하기 전에, TDC 출력 신호 (120a) 에는 교정 계수 kc (122) 가 승산된다 (124). 결합기 출력 신호 (126a) 는 DCO 출력 신호 (114a) 의 누산된 위상을 나타낸다.
도 1 에 또한 도시된 바와 같이, 결합기 출력 신호 (126a) 는 누산된 타깃 위상 (100a) 에 비교되어 (102) 위상 비교기 출력 (102a) 을 발생시키고, 그 후에 위상 비교기 출력 (102a) 은 루프 필터 (106) 에 제공된다. 루프 필터 출력 (106a) 이 이득 엘리먼트 (112) 에 제공되어 신호 (112a) 를 발생시키고, 그 신호 (112a) 는 차례로 DCO 출력 신호 (114a) 의 주파수를 제어하도록 제공된다.
당업자는 도 1 에 나타낸 종래 기술의 DPLL (10) 이 기준 신호 (130a) 로 위상 록킹된 출력 신호 (114a) 를 발생시킨다는 것을 인식할 것이다.
도 1 에서의 DPLL (10) 은 예시를 위해서만 도시되어 있음에 유의해야 한다. 당업자는 도시되지 않은 다른 DPLL 아키텍처들에 본 발명의 기술이 쉽게 적용될 수도 있다는 것을 인식할 것이다. 예를 들어, DPLL (10) 은 도 1 에 도시되지 않은 추가의 필터링 또는 이득 엘리먼트들을 통합시킬 수도 있다. 또한, DPLL (10) 은 예를 들어, 이 기술 분야에서 널리 공지되어 있는 2포인트 변조 기술들을 이용하여 DCO 출력 신호의 주파수, 진폭, 또는 위상을 변조하는 엘리먼트들을 더 통합시킬 수도 있다. 이러한 예시적인 실시형태들은 본 발명의 범위 내에 있는 것으로 고려된다.
도 2 는 동작 동안에 DPLL (10) 에 존재하는 신호들의 일 실례를 예시한다. 도 2 에서, DCO 출력 신호 (114a) 의 일 실례는 기준 신호 (130a) 의 일 실례와 함께 도시되어 있다. 도 2 에 도시된 신호들은 예시를 위해서만 의도된 것으로, 본 발명의 범위를, 도시된 기준 신호 (130a) 에 대한 출력 신호 (114a) 의 임의의 특정 관계로 제한하려고 의도된 것이 아님에 유의해야 한다. 다른 예시적인 실시형태들 (미도시) 에서, 출력 신호 (114a) 와 기준 신호 (130a) 사이의 상대 도수 (relative frequency) 는 도 2 에 도시된 것보다 높거나 낮을 수도 있다. 이러한 예시적인 실시형태들은 본 발명의 범위 내에 있는 것으로 고려된다.
도 2 에는, 카운터 출력 신호 (118a) 가 기준 시간 t = t0 이후에 경과된 DCO 출력 신호 (114a) 의 사이클들의 누적 정수 수를 카운트하는 것이 도시되어 있다. 한편, 교정된 TDC 출력 신호 (124a) 는 기준 신호 (130a) 의 상승 에지에서, 기준 신호 (130a) 의 상승 에지와 DCO 출력 신호 (114a) 의 바로 전의 상승 에지 사이에서 경과한 (신호 (114a) 의 사이클들로 표현된) 시간을 생성하는 것이 도시되어 있다. 결합기 출력 신호 (126a) 는 기준 신호 (130a) 의 상승 에지들에서 카운터 출력 신호 (118a) 를 교정된 TDC 출력 신호 (124a) 와 결합시킴으로써 발생된다. 결합기 출력 신호 (126a) 는 시간 t = t0 이후의 신호 (114a) 의 전체 누산된 위상을 나타낸다.
예를 들어, 시간 t = t1 에서, 결합기 출력 신호 (126a) 는 카운터 출력 신호 (118a) 에 따른 3 의 정수부 및 교정된 TDC 출력 신호 (124a) 에 따른 0.25 의 분수부를 가지며, 3.25 사이클의 전체 출력 신호가 결합한 것이다. 유사하게, 시간 t = t2 에서, 결합기 출력 신호 (126a) 는 카운터 출력 신호 (118a) 에 따른 6 의 정수부 및 교정된 TDC 출력 신호 (124a) 에 따른 0.5 의 분수부를 가지며, 6.5 사이클의 전체 출력 신호가 결합한 것이다.
당업자는 도 1 및 도 2 에 도시된 결합기 출력 신호 (126a) 및 다른 신호들이 어느 임의의 단위들로 표현될 수도 있고, 본 발명의 범위를, 사용된 임의의 특정 단위들로 제한하지 않는다는 것을 인식할 것이다. 예를 들어, 신호 (126a) 는 도 2 에 도시 또는 미도시된 임의의 스케일링된 버전의 임의의 단위들, 또는 기준 신호 (130a) 의 사이클들로 표현될 수도 있다. 이러한 예시적인 실시형태들은 본 발명의 범위 내에 있는 것으로 고려된다.
카운터 (118) 및 TDC (120) 를 통합한 종래 기술의 APDC (190.1) 는 적어도 두가지 단점을 보이고 있으나 이는 본 발명의 기술에 의해 해결되는 것이다.
첫째로, APDC (190.1) 에서의 카운터 (118) 및 TDC (120) 양자 모두는 DCO 출력 신호 (114a) 의 주파수에서 직접 동작한다. 따라서, DCO 출력 신호 (114a) 가 고주파 신호인 경우, 카운터 (118) 및 TDC (120) 내부의 신호 스위칭은 그에 대응하여 고레벨의 전력을 소모할 수도 있다. 예를 들어, 카운터 (118) 는 일반적으로 DCO 출력 신호 (114a) 의 사이클 각각에 대한 누산된 사이클 카운트를 계속 파악하여 출력할 필요가 있다. 이는, 도 2 를 참조하여 설명한 바와 같이, 비교적 저주파의 기준 신호 (130a) 의 사이클 당 오직 1 회만 카운터 (118) 의 출력이 샘플링될 수도 있을 때의 경우이다. 또한, TDC (120) 내의 지연 라인의 개별 버퍼들은 또한 DCO 출력 신호 (114a) 의 주파수에서 토글링될 필요가 있을 수도 있다.
둘째로, 종래 기술의 APDC (190.1) 에서의 카운터 (118) 및 TDC (120) 양자 모두는 입력 신호로서 DCO 출력 신호 (114a) 를 수신하여, DCO 출력 신호 (114a) 의 개별 인스턴스들을 APDC (190.1) 내에 제공할 필요가 있다. 이러한 DCO 출력 신호 (114a) 의 개별 인스턴스들의 지연들에 있어서의 미스매치들로 인해 DCO 출력 신호 (114a) 의 사이클들을 잘못 카운팅하는 것을 초래할 수도 있다. 따라서, APDC (190.1) 의 회로 설계시, APDC (190.1) 에서의 신호 경로 지연들의 신중한 매칭이 일반적으로 요구된다.
본 발명에 의하면, N-분주 모듈 및 델타 위상-디지털 변환기 (ΔPDC) 를 통합한 신규한 APDC 가 설명된다. 신규한 APDC 는 종래 기술의 APDC (190.1) 보다 저전력을 소모할 수도 있고 설계하기가 더 용이할 수도 있다.
도 3 은 본 발명에 따른 신규한 APDC (190.2) 의 일 실시형태를 나타낸다. 도 3 에서, DCO 출력 신호 (114a) 는 N-분주 모듈 (318) 에 커플링되고, 그 N-분주 모듈 (318) 은 DCO 출력 신호 (114a) 의 주파수를 분주기 비율 N, 또는 316a 로 작게 분주하여, 분주 신호 (318a) 를 발생시킨다. 도시된 예시적인 실시형태에서, 분주기 비율 N (316a) 은 시그마-델타 변조기 (316) 에 의해 발생되지만, 본 발명은 분주기 비율 N 이 시그마-델타 변조기에 의해 발생되는 실시형태들로 제한되지 않는다. 누산기 (317) 는 기준 신호 (130a) 의 상승 에지들에 대한 분주기 비율 N (316a) 을 누산하여 누산된 정수 위상 (317a) 을 발생시킨다.
동작 동안에, DCO 출력 신호 (114a) 는 N-분주 모듈 (318) 에 의해 작게 주파수 분주되어 분주 신호 (318a) 를 발생시킨다. 일 예시적인 실시형태에서, N-분주 모듈 (318) 은 DCO 출력 신호 (114a) 의 N 개의 사이클마다 1 개의 펄스를 출력하도록 구성되고, 여기서 N 은 정수 분주기 비율이다. 분주기 비율 N (316a) 은 일반적으로 DCO 출력 신호 (114a) 의 원하는 주파수와 기준 신호 (130a) 의 주파수 사이의 비율에 대략 대응하도록 선택된다. 신호 (114a) 와 신호 (130a) 사이의 비-정수 (non-integer) (즉, 분수) 비들을 발생시키기 위하여, 이러한 복수의 기준 사이클에 걸친 분주기 비율 N 의 평균값이 원하는 분수비에 대응하도록, 분주기 비율 N (316a) 이 시간에 따라, 예를 들어, 기준 사이클마다 변경될 수도 있다.
일 예시적인 실시형태에서, 시간에 따른 분주기 비율 N 의 변경은 측정된 누산된 위상에서의 주기적인 오차 바이어스를 회피하기 위하여 의사랜덤한 방식으로 수행될 수도 있다. 이는 예를 들어, 시그마-델타 변조기 (316) 를 사용함으로써 달성될 수도 있다. 당업자는 의사랜덤한 분주기 비율 N 은 시그마-델타 변조기 (316) 이외의 수단을 사용하여 또한 발생될 수도 있다는 것을 인식할 것임에 유의해야 한다. 이러한 다른 예시적인 실시형태들은 본 발명의 범위 내에 있는 것으로 고려된다.
분주기 출력 신호 (318a) 는 델타 위상-디지털 변환기 (ΔPDC) (320) 에 제공되고, 그 델타 위상-디지털 변환기 (ΔPDC) (320) 는 분주기 출력 신호 (318a) 와 기준 신호 (130a) 사이의 위상차의 디지털 표현 (320a) 을 발생시킨다. 누산된 정수 위상 (317a) 및 위상차 (320a) 가 결합하여 (326) 결합기 출력 신호 (126a) 를 발생시킨다.
APDC (190.2) 의 동작을 더욱 명확히 하기 위해, 도 4 는 도 2 에 나타낸 DCO 출력 신호 (114a) 및 기준 신호 (130a) 의 동일한 실례를 이용하여, APDC (190.2) 에 존재하는 신호들의 일 실례를 예시한다. 도 4 에서, DCO 출력 신호 (114a) 는 N-분주 모듈 (318) 에 의해 프로세싱되어 신호 (318a) 를 발생시킨다. 도시된 예시적인 실시형태에서, 분주기 비율은 분주기 비율 N 의 변경에 대해 상술한 원리에 따라, 먼저 N1 = 3 의 값을 갖도록 구성되고, 후속하여 N2 = 4 의 값을 갖도록 구성된다. 따라서, 분주기 출력 신호 (318a) 는 도시된 DCO 출력 신호 (114a) 의 처음 3 개의 사이클 동안의 1 개의 펄스, 및 DCO 출력 신호 (114a) 의 다음 4 개의 사이클 동안의 1 개의 펄스를 포함한다.
도시된 예시적인 실시형태에서, 분주기 출력 신호 (318a) 의 상승 에지를 기준 신호 (130a) 의 대응하는 상승 에지에 비교함으로써 ΔPDC 출력 신호 (320a) 가 발생된다. 예를 들어, 시간 t = t1 에서, ΔPDC 출력 신호 (320a) 는, 분주기 출력 신호 (318a) 의 상승 에지가 신호 (114a) 의 0.25 사이클 만큼 기준 신호 (130a) 의 대응하는 상승 에지에 선행하고 있는 것 (즉, ΔPDC 출력 신호 (320a) 는 포지티브이다) 을 나타낸다. 시간 t = t2 에서, ΔPDC 출력 신호 (320a) 는, 분주기 출력 신호 (318a) 의 상승 에지가 신호 (114a) 의 0.5 사이클 만큼 기준 신호 (130a) 의 대응하는 상승 에지에 후행하고 있는 것 (즉, ΔPDC 출력 신호 (320a) 는 네거티브이다) 을 나타낸다.
ΔPDC 출력 신호 (320a) 의 실례들은 예시를 위해서만 도시된 것으로, 본 발명의 범위를 2 개의 신호들 간의 위상차를 측정하는 임의의 특정 기술로 제한하려고 의도된 것이 아님에 유의해야 한다. 다른 예시적인 실시형태들 (미도시) 에서, 2 개의 신호들 간의 위상차는 상승 에지 이외의 신호들, 예를 들어, 하강 에지의 신호들에서의 이벤트들, 또는 임의의 다른 주기적 신호 특성으로부터 유도될 수도 있다. 이러한 다른 실시형태들은 본 발명의 범위 내에 있는 것으로 고려된다.
도 4 에 또한 도시된 바와 같이, 누산된 정수 위상 (317a) 은 기준 신호 (130a) 의 상승 에지들에서, 분주기 비율 N1, N2 등을 누산하여, t = t0 이후에 경과된 누산된 DCO 사이클들의 러닝 카운트를 제공한다. 결합기 출력 신호 (126a) 는 기준 신호 (130a) 의 상승 에지에서 누산된 정수 위상 (317a) 및 ΔPDC 출력 신호 (320a) 를 결합하여 DCO 출력 신호 (114a) 의 전체 누산된 위상을 발생시킨다. 예를 들어, 시간 t = t1 에서, 3 의 누산된 정수 위상 (317a) 은 0.25 의 ΔPDC 출력 신호 (32a) 와 결합되어 DCO 출력 신호 (114a) 의 전체 누산된 위상에 대한 3.25 개의 전체 사이클을 발생시킨다. 시간 t = t2 에서, 7 의 누산된 정수 위상 (317a) 은 -0.5 의 ΔPDC 출력 신호 (32a) 와 결합되어 DCO 출력 신호 (114a) 의 전체 누산된 위상에 대한 6.5 개의 전체 사이클을 발생시킨다.
당업자는 APDC (190.2) 의 설계가 종래 기술의 APDC (190.1) 의 설계에 비해 몇가지 이점을 제공한다는 것을 인식할 것이다.
첫째로, APDC (190.2) 에서의 N-분주 모듈 (318) 의 출력 신호 (318a) 는 일반적으로 DCO 출력 신호 (114a) 의 주파수보다 작은 주파수에서 N 회 천이하는 반면, ΔPDC (320) 내의 지연 라인의 버퍼들은 그에 대응하여 더 작은 분주 주파수에서 스위칭한다. 따라서, APDC (190.2) 는 일반적으로, 그의 컴포넌트들이 DCO 출력 신호 (114a) 의 주파수에서 직접 동작시킬 필요가 있는 대응하는 APDC (190.1) 보다 더 적은 전력을 소모할 수도 있다.
둘째로, APDC (190.2) 는 DCO 출력 신호 (114a) 의 단일 인스턴스만이 N-분주 모듈 (318) 에 제공될 필요가 있어, 신호 지연 미스매치로부터 일어나는 잘못 카운팅하는 문제들을 회피할 수 있다. 이는 APDC (190.2) 가 일반적으로, 상술한 신중한 신호 경로 지연 매칭을 요구하는 APDC (190.1) 보다 더 용이하게 설계되도록 한다.
ΔPDC (320) 의 기능성을 더욱 명확히 하기 위해, 도 5 는 도 3 에 나타낸 ΔPDC (320) 에 대한 일 예시적인 전달 함수를 예시한다. 도 5 에서는, ΔPDC 가 분주기 출력 신호 (318a) 의 상승 에지와 기준 신호 (130a) 의 상승 에지 사이의 시간 간격 Δt1 을, 대응하는 디지털 위상차 ΔP1 로 변환하는 것이 도시되어 잇다. 도시된 예시적인 실시형태에서, 디지털 위상차 ΔP1 는, 신호 (318a) 의 상승 에지가 신호 (130a) 의 상승 에지에 선행하는 경우 포지티브이고, 신호 (130a) 의 상승 에지가 신호 (318a) 의 상승 에지에 선행하는 경우에는 네거티브이다. 다른 예시적인 실시형태들 (미도시) 에서는, 디지털 위상차 ΔP1 의 극성이 반전될 수도 있다.
도 5 에 나타낸 ΔPDC 는 네거티브 시간 간격 Tmin (즉, 여기서 신호 (130a) 의 상승 에지는 신호 (318a) 의 상승 에지에 선행한다) 으로부터 포지티브 시간 간격 Tmax (즉, 여기서 신호 (318a) 의 상승 에지는 신호 (130a) 의 상승 에지에 선행한다) 로의 범위에 이르는 시간 간격 Δt1 을 제공할 수도 있다. 이들 시간 간격은 네거티브 위상차 Pmin 으로부터 포지티브 위상차 Pmax 로의 범위에 이르는 디지털 위상차 ΔP1 에 대응한다. 당업자는 ΔPDC 가 제공할 필요가 있는 시간/위상 범위가 예를 들어, DCO 출력 신호 (114a) 와 기준 신호 (130a) 의 주파수 간의 비율에 근사되도록 이용되는 분주기 비율 N 의 예상 정확도에 의존할 수도 있다는 것을 인식할 것이다.
도 5 에서의 전달 함수는 예시를 위해서만 도시된 것으로, 본 발명의 범위를 위상-디지털 변환을 위한 임의의 특정 기술로 제한하려고 의도된 것이 아님에 유의해야 한다.
도 6 은 APDC (190.2) 에 이용하기 위한 ΔPDC (320.1) 의 일 예시적인 실시형태를 나타낸다. 도 6 에서, ΔPDC (320.1) 는 차동 시간-디지털 변환기 (600) (ΔTDC) 를 통합한 것으로 도시되어 있다. ΔTDC (600) 는 도 5 에 나타낸 신호 (130a) 와 신호 (318a) 간의 시간 간격 Δt1 의 크기를 측정하고, 또한 신호 (130a) 의 상승 에지가 신호 (318a) 의 상승 에지에 선행하거나 또는 후행하는지 여부에 대한 정보를 제공한다. ΔTDC (600) 에 후속하여, 시간-위상 교정 모듈 (610) 이 ΔTDC (600) 출력 신호의 단위들을 DCO 출력 신호 (114a) 의 위상의 단위들로 정규화하도록 제공된다. 예를 들어, 시간-위상 교정 모듈 (610) 은 신호를 TDC 버퍼 지연들의 단위들로부터 DCO 출력 신호 (114a) 의 사이클들로 변환할 수도 있다.
도 6 에서의 ΔPDC 실시형태는 예시를 위해서만 도시된 것으로, 본 발명의 범위를, 명시적으로 도시된 ΔPDC 의 임의의 특정 예시적인 실시형태로 제한하려고 의도된 것이 아님에 유의해야 한다. 당업자는 도 5 를 참조하여 설명된 특성들에 기초하여 ΔPDC 의 구현을 쉽게 유도할 수도 있다. 일 예시적인 실시형태에서, ΔPDC 는 2008년 4월 18일자로 출원된 "Phase to digital converter in all digital phase locked loop" 인 미국 특허출원 제12/102,768호, 및 2008년 1월 4일자로 출원된 "Phase-locked loop with self-correcting phase-to-digital transfer function" 인 미국 특허출원 제11/969,364호에 개시된 원리들에 따라 설계될 수도 있고, 그 양자의 미국 특허출원은 본 출원의 양수인에게 양도되고 그 내용이 본 명세서에 참조로서 완전히 통합된다.
도 7 은 본 발명에 따른 방법의 일 예시적인 실시형태를 나타낸다. 도 7 에 나타낸 방법은 예시를 위해서만 의도된 것으로, 본 발명의 범위를 방법의 임의의 특정 실시형태로 제한하려고 의도된 것이 아님에 유의해야 한다. 도 7 에서는, 단계 700 에서, 타깃 신호의 주파수가 분주기 비율 N 으로 분주된다. 단계 710 에서, 분주기 비율 N 은 누산된 정수 위상을 발생시키기 위해 누산된다. 단계 720 에서, 기준 신호와 분주 신호 사이의 위상차의 디지털 표현이 발생된다. 단계 730 에서, 누산된 정수 위상과 디지털 위상차가 결합되어 타깃 신호의 누산된 위상의 디지털 표현을 발생시킨다.
당업자는 정보 및 신호들이 임의의 다양한 상이한 기술들 및 테크닉들을 이용하여 나타내어질 수도 있다는 것을 이해할 것이다. 예를 들어, 상기 설명을 통해 언급될 수도 있는 데이터, 명령, 커맨드, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 자기 입자들, 광학 필드 또는 광학 입자들, 또는 그 임의의 조합으로 나타낼 수도 있다.
또한, 당업자는 본 명세서에 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 논리 블록, 모듈, 회로 및 알고리즘 단계가 전자식 하드웨어, 컴퓨터 소프트웨어, 또는 양자 모두의 조합으로서 구현될 수도 있다는 것을 인식할 것이다. 하드웨어 및 소프트웨어의 이 교환가능성을 명확히 예시하기 위해서, 다양한 예시적인 컴포넌트, 블록, 모듈, 회로, 및 단계들이 그들의 기능성 측면에서 일반적으로 상술되었다. 이러한 기능성이 하드웨어 또는 소프트웨어로서 구현되는지 여부는 전체 시스템에 부여된 설계 제약 및 특정 애플리케이션에 의존한다. 당업자는 설명된 기능성을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수도 있지만, 이러한 구현 결정은 본 발명의 예시적인 실시형태들의 범위로부터 벗어나지 않는 것으로 해석되어야 한다.
본 명세서에 개시된 예시적인 실시형태들과 관련하여 설명한 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 범용 프로세서, 디지털 신호 프로세서 (DSP), 응용 주문형 집적 회로 (ASIC), 필드 프로그래머블 게이트 어레이 (FPGA) 또는 다른 프로그래머블 로직 디바이스, 개별 게이트 또는 트랜지스터 로직, 개별 하드웨어 컴포넌트, 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 임의의 조합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 다르게는, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 프로세서는 또한, 컴퓨팅 디바이스의 조합, 예를 들어, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 결합한 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성으로서 구현될 수도 있다.
본 명세서에 개시된 예시적인 실시형태들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어, 프로세서에 의해 실행된 소프트웨어 모듈, 또는 이 둘의 조합으로 직접 구현될 수도 있다. 소프트웨어 모듈은 RAM (Random Access Memory), 플래시 메모리, ROM (Read Only Memory), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable Programmable ROM), 레지스터, 하드 디스크, 착탈식 디스크, CD-ROM, 또는 당업계에 공지되어 있는 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체가 프로세서에 연결되어서, 프로세서는 그 저장 매체로부터 정보를 판독할 수 있고 그 저장 매체에 정보를 기입할 수 있다. 다르게는, 저장 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 저장 매체는 ASIC 에 상주할 수도 있다. ASIC 는 사용자 단말기에 상주할 수도 있다. 다르게는, 프로세서 및 저장 매체는 사용자 단말기에 개별 컴포넌트로서 상주할 수도 있다.
하나 이상의 실시형태들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 그 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현되면, 기능들은 컴퓨터 판독가능 매체 상에 하나 이상의 명령 또는 코드로서 저장되거나 송신될 수도 있다. 컴퓨터 판독가능 매체는 하나의 장소로부터 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 컴퓨터 저장 매체 및 통신 매체를 모두 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 제한하지 않는 예로서, 이러한 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광 디스크 저장부, 자기 디스크 저장부 또는 다른 자기 저장 디바이스, 또는 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드를 운반하거나 저장하기 위해 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 문맥이 컴퓨터 판독가능 매체를 적절히 지칭한다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트드 페어, 디지털 가입자 라인 (DSL), 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술을 사용하여 웹사이트, 서버, 또는 다른 원격 공급원으로부터 송신되면, 동축 케이블, 광섬유 케이블, 트위스트드 페어, DSL, 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술은 매체의 정의에 포함된다. 본 명세서에 사용된 바와 같이, 디스크 (disk) 및 디스크 (disc) 는 컴팩트 디스크 (CD), 레이저 디스크, 광 디스크, DVD (digital versatile disc), 플로피 디스크 및 블루레이 디스크를 포함하며, 여기서, 디스크 (disk) 는 일반적으로 데이터를 자기적으로 재생하지만, 디스크 (disc) 는 일반적으로 데이터를 레이저로 광학적으로 재생한다. 상기의 조합이 또한 컴퓨터 판독가능 매체의 범위 내에 포함되어야 한다.
개시된 예시적인 실시형태들의 이전의 설명은 당업자에게 본 발명을 제조하거나 사용하게 하는 것을 가능하게 하기 위해 제공된다. 이들 예시적인 실시형태들에 대한 다양한 변형이 당업자에게 쉽게 명백할 것이고, 본 명세서에 정의된 포괄적인 원리는 본 발명의 정신이나 범위에서 벗어남 없이 다른 예시적인 실시형태에 적용될 수도 있다. 그러므로, 본 발명은 본 명세서에 나타낸 예시적인 실시형태들로 제한되는 것으로 의도된 것이 아니라, 본 명세서에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 부합되는 것이다.

Claims (15)

  1. 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 방법으로서,
    분주 신호를 발생시키기 위해 상기 타깃 신호의 주파수를 분주기 비율 N 으로 분주하는 단계;
    상기 분주기 비율 N 을 누산된 정수 위상으로 누산하는 단계;
    상기 분주 신호에서의 이벤트와 기준 신호에서의 대응하는 이벤트 사이의 위상차의 디지털 표현을 발생시키는 단계; 및
    상기 타깃 신호의 누산된 위상의 디지털 표현을 발생시키기 위해 상기 누산된 정수 위상과 상기 디지털 위상차를 결합시키는 단계를 포함하는, 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 방법.
  2. 제 1 항에 있어서,
    상기 분주 신호에서의 상기 이벤트는 상승 에지이고, 상기 기준 신호에서의 상기 대응하는 이벤트는 대응하는 상승 에지인, 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 방법.
  3. 제 1 항에 있어서,
    상기 타깃 신호의 주파수를 상기 분주기 비율 N 으로 분주하는 단계는 상기 타깃 신호의 N 개의 펄스마다 단일 펄스를 발생시키는 단계를 포함하는, 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 방법.
  4. 제 1 항에 있어서,
    상기 기준 신호의 주파수에 대한 상기 타깃 신호의 주파수의 비율에 대략 대응하도록 상기 분주기 비율 N 을 선택하는 단계를 더 포함하는, 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 방법.
  5. 제 4 항에 있어서,
    시그마-델타 변조기를 사용하여 상기 분주기 비율 N 을 변경하는 단계를 더 포함하는, 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 방법.
  6. 제 1 항에 있어서,
    상기 타깃 신호는 디지털 위상 록킹 루프 (DPLL) 에서의 디지털 제어 발진기 (DCO) 의 출력 신호이고,
    상기 타깃 신호의 누산된 위상의 디지털 표현은 상기 DPLL 에서의 누산된 기준 위상에 비교되는, 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 방법.
  7. 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 장치로서,
    분주 신호를 발생시키기 위해 상기 타깃 신호의 주파수를 분주기 비율 N 으로 분주하도록 구성된 N-분주 모듈;
    상기 분주기 비율 N 을 누산된 정수 위상으로 누산하는 누산기;
    상기 분주 신호에서의 이벤트와 기준 신호에서의 대응하는 이벤트 사이의 위상차의 디지털 표현을 발생시키는 델타 위상-디지털 변환기; 및
    상기 타깃 신호의 누산된 위상의 디지털 표현을 발생시키기 위해 상기 누산된 정수 위상과 상기 디지털 위상차를 결합시키는 결합기를 포함하는, 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 장치.
  8. 제 7 항에 있어서,
    상기 분주 신호에서의 상기 이벤트는 상승 에지이고, 상기 기준 신호에서의 상기 대응하는 이벤트는 대응하는 상승 에지인, 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 장치.
  9. 제 7 항에 있어서,
    상기 N-분주 모듈은 상기 타깃 신호의 N 개의 펄스마다 단일 펄스를 발생시키도록 구성된, 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 장치.
  10. 제 7 항에 있어서,
    상기 분주기 비율 N 은 상기 기준 신호의 주파수에 대한 상기 타깃 신호의 주파수의 비율에 대략 대응하도록 선택되는, 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 장치.
  11. 제 10 항에 있어서,
    상기 분주기 비율 N 을 변경하도록 구성된 시그마-델타 변조기를 더 포함하는, 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 장치.
  12. 제 7 항에 있어서,
    상기 타깃 신호는 디지털 위상 록킹 루프 (DPLL) 에서의 디지털 제어 발진기 (DCO) 의 출력 신호이고,
    상기 타깃 신호의 누산된 위상의 디지털 표현은 상기 DPLL 에서의 누산된 기준 위상에 비교되는, 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 장치.
  13. 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 장치로서,
    분주 신호를 발생시키기 위해 상기 타깃 신호의 주파수를 분주기 비율 N 으로 분주하는 수단;
    상기 분주기 비율 N 을 누산된 정수 위상으로 누산하는 수단;
    상기 분주 신호와 기준 신호 사이의 위상차의 디지털 표현을 발생시키는 수단; 및
    상기 타깃 신호의 누산된 위상의 디지털 표현을 발생시키기 위해 상기 누산된 정수 위상과 상기 디지털 위상차를 결합시키는 수단을 포함하는, 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 장치.
  14. 제 13 항에 있어서,
    상기 분주기 비율 N 을 의사랜덤하게 변조하는 수단을 더 포함하는, 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는 장치.
  15. 타깃 신호의 누산된 위상의 디지털 표현을 발생시키는, 컴퓨터 판독가능 매체를 포함하는 컴퓨터 프로그램 제품으로서,
    상기 컴퓨터 판독가능 매체는,
    컴퓨터로 하여금, 분주 신호를 발생시키기 위해 상기 타깃 신호의 주파수를 분주기 비율 N 으로 분주하게 하는 코드;
    컴퓨터로 하여금, 상기 분주기 비율 N 을 누산된 정수 위상으로 누산하게 하는 코드;
    컴퓨터로 하여금, 상기 분주 신호에서의 이벤트와 기준 신호에서의 대응하는 이벤트 사이의 위상차의 디지털 표현을 발생하게 하는 코드; 및
    컴퓨터로 하여금, 상기 타깃 신호의 누산된 위상의 디지털 표현을 발생시키기 위해 상기 누산된 정수 위상과 상기 디지털 위상차를 결합하게 하는 코드를 포함하는, 컴퓨터 판독가능 매체를 포함하는 컴퓨터 프로그램 제품.
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