KR20110018638A - Adaptive equalization device and equalizing method - Google Patents
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Abstract
Description
본 발명의 실시 예는 등화 장치 및 등화 방법에 관한 것으로, 좀더 상세하게는 최적의 등화 이득을 갖는 등화 계수를 선택하는 적응형 등화 장치 및 적응형 등화 방법에 관한 것이다.Embodiments of the present invention relate to an equalization apparatus and an equalization method, and more particularly, to an adaptive equalization apparatus and an adaptive equalization method for selecting an equalization coefficient having an optimal equalization gain.
등화기는 소정의 채널을 이용하여 신호를 전송하는 과정에서 발생되는 신호의 감쇄나 왜곡을 보상하기 위하여 사용된다. 신호의 입출력간 전체로서의 주파수 특성을 필요한 범위로 균등하게 하기 위하여, 등화기의 주파수 특성은 채널의 특성에 따라 상보적으로 조정할 수 있다.The equalizer is used to compensate for the attenuation or distortion of the signal generated in the process of transmitting the signal using a predetermined channel. In order to equalize the frequency characteristic as a whole between the input and output of the signal to the required range, the frequency characteristic of the equalizer can be complementarily adjusted according to the characteristic of the channel.
일반적으로, 고속 적응형 등화기에 사용되는 등화기 기술은 결정 궤환 등화기(Decision Feedback Equalizer), 탭-지연 라인 필터(Tap-delay line filter) 등 다양한 구조로 설계된다.In general, the equalizer technology used in the high-speed adaptive equalizer is designed in various structures such as a decision feedback equalizer, a tap-delay line filter, and the like.
한편, 공정이나 온도 변화에 따라 채널의 특성이 변화하는 것을 효과적으로 보상하기 위해서, 고속 적응형 등화기는 다양한 방식의 기법이 사용된다. 예를 들어, 종래의 고속 적응형 등화기에서는 등화 필터 출력 신호의 고주파 성분의 파워 와 기준 신호의 고주파 성분의 파워를 비교하여 그 파워 차이가 최소화 되도록 등화 필터의 고주파 전압 이득을 조절한다. On the other hand, in order to effectively compensate for the change in the characteristics of the channel according to the process or the temperature changes, the fast adaptive equalizer uses a variety of techniques. For example, the conventional high speed adaptive equalizer compares the power of the high frequency component of the equalization filter output signal with the power of the high frequency component of the reference signal and adjusts the high frequency voltage gain of the equalization filter to minimize the power difference.
본 발명의 목적은 고속의 클럭 발생기를 필요로하지 않아 적은 면적으로 구현 가능한 적응형 등화 장치 및 등화 방법을 제공하는 데 있다.An object of the present invention is to provide an adaptive equalization device and an equalization method which can be implemented in a small area without requiring a high speed clock generator.
본 발명의 실시 예에 따른 등화기의 등화 방법은 복수의 등화 계수들 각각에 대응하는 등화 신호들의 진폭들을 계산하는 단계, 상기 등화 신호들 중 소정의 진폭을 갖는 등화 신호에 대응하는 등화 계수를 상기 등화기의 등화 계수로 선택하는 단계를 포함한다.An equalization method of an equalizer according to an embodiment of the present invention includes calculating amplitudes of equalization signals corresponding to each of a plurality of equalization coefficients, and calculating equalization coefficients corresponding to equalization signals having a predetermined amplitude among the equalization signals. Selecting the equalization coefficient of the equalizer.
실시 예로서, 상기 복수의 등화 계수들 각각에 대응하는 등화 신호들의 진폭들을 계산하는 단계는 각 등화 신호를 적어도 두 개의 기준 전압들과 각각 비교하는 단계를 포함한다.In an embodiment, calculating amplitudes of equalization signals corresponding to each of the plurality of equalization coefficients includes comparing each equalization signal with at least two reference voltages, respectively.
실시 예로서, 상기 각 등화 신호를 적어도 두 개의 기준 전압들과 비교하는 단계는 클럭 신호의 상승 또는 하강 천이 시점에서 상기 각 등화 신호와 상기 적어도 두 개의 기준 전압들의 크기를 비교한다.In an embodiment, comparing each equalization signal with at least two reference voltages compares the equalization signal with the magnitudes of the at least two reference voltages at a rising or falling transition time of a clock signal.
실시 예로서, 상기 클럭 신호는 외부로부터 인가되는 수신 신호에 동기되지 않는 클럭 신호인 것을 특징으로 한다.In an embodiment, the clock signal may be a clock signal which is not synchronized with a received signal applied from the outside.
실시 예로서, 상기 복수의 등화 계수들 각각에 대응하는 등화 신호들의 진폭들을 계산하는 단계는 각 등화 신호를 적어도 두 개의 기준 전압들과 각각 비교하여, 각 기준 전압에 대한 누적 밀도 함수를 계산하는 단계 및 상기 각 기준 전압에 대한 누적 밀도 함수를 참조하여, 상기 각 등화 신호에 대한 확률 밀도 함수를 계산하는 단계를 포함한다.In an embodiment, calculating amplitudes of equalization signals corresponding to each of the plurality of equalization coefficients may be performed by comparing each equalization signal with at least two reference voltages, respectively, to calculate a cumulative density function for each reference voltage. And calculating a probability density function for each equalization signal by referring to a cumulative density function for each reference voltage.
실시 예로서, 상기 등화 신호들 중 소정의 진폭을 갖는 등화 신호에 대응하는 등화 계수를 상기 등화기의 등화 계수로 선택하는 단계는 상기 각 등화 신호에 대한 확률 밀도 함수의 최대값을 참조하여, 가장 큰 확률 밀도 함수의 최대값을 갖는 등화 신호에 대응하는 등화 계수를 상기 등화기의 등화 계수로 선택한다.In an embodiment, selecting an equalization coefficient corresponding to an equalization signal having a predetermined amplitude among the equalization signals as an equalization coefficient of the equalizer may be performed by referring to a maximum value of a probability density function for each equalization signal. An equalization coefficient corresponding to an equalization signal having a maximum value of a large probability density function is selected as an equalization coefficient of the equalizer.
본 발명의 실시 예에 따른 적응형 등화 장치는 적어도 두 개의 등화 계수들에 각각 대응하는 등화 신호들을 출력하는 등화 필터부, 상기 등화 신호들 중 각 등화 신호의 진폭과 적어도 두 개의 기준 전압들을 비교하는 비교부, 및 상기 비교부로부터 전달받은 비교 값들을 참조하여, 상기 적어도 두 개의 등화 계수들 중 소정의 등화 계수를 선택하는 제어부를 포함한다.An adaptive equalizer according to an embodiment of the present invention includes an equalization filter unit for outputting equalization signals corresponding to at least two equalization coefficients, and comparing at least two reference voltages with an amplitude of each equalization signal among the equalization signals. And a control unit for selecting a predetermined equalization coefficient among the at least two equalization coefficients with reference to the comparison values received from the comparison unit.
실시 예로서, 상기 비교부는 클럭 신호의 상승 또는 하강 천이 시점에 상기 등화 신호들 중 각 등화 신호의 진폭과 상기 적어도 두 개의 기준 전압들의 크기를 비교한다.In example embodiments, the comparator compares an amplitude of each equalized signal among the equalized signals with a magnitude of the at least two reference voltages at a rising or falling transition time of a clock signal.
실시 예로서, 상기 클럭 신호는 상기 등화 필터부에 인가되는 수신 신호에 동기되지 않는 클럭 신호이다.In an embodiment, the clock signal is a clock signal that is not synchronized with a received signal applied to the equalization filter unit.
실시 예로서, 상기 제어부는 상기 비교부로부터 전달받은 비교 값들을 저장 하기 위한 레지스터들 포함한다.In an embodiment, the controller includes registers for storing comparison values received from the comparator.
실시 예로서, 상기 제어부는 상기 레지스터들에 저장된 비교 값들을 참조하여, 상기 비교 값들에 대응하는 등화 신호의 확률 밀도 함수를 계산하는 확률 밀도 검출기를 더 포함한다.In example embodiments, the control unit may further include a probability density detector configured to calculate a probability density function of an equalization signal corresponding to the comparison values by referring to comparison values stored in the registers.
실시 예로서, 상기 제어부는 상기 확률 밀도 함수의 최대 값을 저장하기 위한 레지스터들을 더 포함한다.In example embodiments, the controller may further include registers for storing a maximum value of the probability density function.
실시 예로서, 상기 제어부는 상기 확률 밀도 함수의 최대 값을 저장하기 위한 레지스터들에 저장된 확률 밀도 함수의 최대 값을 참조하여, 가장 큰 확률 밀도 함수의 최대 값을 갖는 등화 신호에 대응하는 등화 계수를 선택한다.In an embodiment, the controller may be configured to obtain an equalization coefficient corresponding to an equalization signal having the maximum value of the largest probability density function by referring to the maximum value of the probability density function stored in registers for storing the maximum value of the probability density function. Choose.
본 발명의 실시 예에 따른 적응형 등화 장치 및 적응형 등화 방법은 고속의 클럭 발생기를 필요로 하지 않는다. 따라서, 적응형 등화 장치를 구동하기 위한 전력 소모가 감소된다. 또한, 본 발명의 실시 예에 따른 적응형 등화 장치는 소정의 수렴 값을 찾아서 등화 계수를 결정하는 방식이 아니다. 따라서, 적응형 등화 장치의 안정성이 보장된다. 또한, 본 발명의 실시 예에 따른 적응형 등화 장치는 적응회로를 구현하기 위한 고역 통과 필터 및 파워 검출기를 필요로 하지 않는다. 따라서, 적응형 등화 장치가 적은 면적에 구현될 수 있다. 또한, 본 발명의 실시 예에 따른 적응형 등화 장치는 온칩 아이 모니터링 기술과 연동가능하므로, 아이 패턴이 열리지 않는 열악한 채널 환경에서도 파일럿 시퀀스 없이 안정적인 초기 동작을 제공할 수 있다. The adaptive equalization apparatus and the adaptive equalization method according to the embodiment of the present invention do not require a high speed clock generator. Thus, power consumption for driving the adaptive equalization device is reduced. In addition, the adaptive equalizer according to the embodiment of the present invention is not a method of determining the equalization coefficient by finding a predetermined convergence value. Thus, the stability of the adaptive equalization device is ensured. In addition, the adaptive equalizer according to the embodiment of the present invention does not require a high pass filter and a power detector for implementing the adaptive circuit. Thus, the adaptive equalization device can be implemented in a small area. In addition, the adaptive equalizer according to the embodiment of the present invention can be interoperable with the on-chip eye monitoring technology, thereby providing stable initial operation without a pilot sequence even in a poor channel environment in which the eye pattern is not opened.
이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예가 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.
도 1은 일반적인 적응형 등화기(10)를 보여주는 블록도이다. 1 is a block diagram showing a general
도 1을 참조하면, 일반적인 적응형 등화기(10)는 등화필터부(11), 클럭 데이터 복원부(12), 및 적응회로(13)를 포함한다. 일반적인 적응형 등화기(10)는 최적의 등화필터 이득을 얻기 위하여 등화신호와 복원신호의 파워를 비교하고, 그 파워의 차이가 최소가 되도록 등화이득제어신호를 조절한다.Referring to FIG. 1, a general
이를 위하여, 일반적인 적응형 등화기(10)는 동기된 클럭 신호를 등화필터부(11), 클럭 데이터 복원부(12) 및 적응회로(13)에 인가하여야 한다. 이 경우, 동기된 클럭 신호는 신호의 통신 속도와 더불어 고속으로 동작해야 하는 제한이 있다. 따라서, 일반적인 적응형 등화기(10)는 고속의 클럭 발생기를 필요로하고, 이는 적응형 등화기(10)의 전체 속도를 제약하는 요소로 작용하게 된다.To this end, the general
또한, 일반적인 적응형 등화기(10)는 적응회로내에 고역 통과 필터 및 파워 검출기를 구비한다. 이는 등화신호와 복원신호의 고주파 성분의 파워를 검출하고 비교하기 위함이다. 이때 사용되는 고역 통과 필터는 수동 소자인 커패시터와 저항으로 구현되며, 넓은 면적을 차지한다.The general
이하에서는 상술한 문제점을 해결하기 위하여 본 발명의 실시 예에 따른 적응형 등화기가 상세히 설명될 것이다. Hereinafter, the adaptive equalizer according to the embodiment of the present invention will be described in detail to solve the above-mentioned problem.
도 2는 본 발명의 실시 예에 따른 적응형 등화기(100)를 보여주는 블록도이다. 2 is a block diagram illustrating an
도 2를 참조하면, 적응형 등화기(100)는 등화 필터부(110), 크기 비교부(130), 및 디지털 제어부(150)를 포함한다.Referring to FIG. 2, the
등화 필터부(110)는 수신신호를 입력받아 등화신호를 출력한다. 예를 들어, 등화필터부(110)는 소정의 채널을 통과한 신호의 고주파 성분을 증폭한다. 등화 필터부(110)는 고주파 성분이 증폭된 등화신호를 크기 비교부(130)에 전달한다. 등화 필터부(110)는 디지털 제어부(150)로부터 등화제어코드를 전달받는다. 등화 필터부(110)는 등화 제어 코드에 응답하여 등화계수를 선택한다. 등화 필터부(110)는 이하의 도 3에서 좀더 상세하게 설명될 것이다.The
크기 비교부(130)는 등화 필터부(110)로부터 등화 신호를 전달받는다. 크기 비교부(130)는 디지털 제어부(150)로부터 기준전압 코드를 전달받는다. 크기 비교부(130)는 전달받은 등화 신호와 기준 전압을 비교하여 비교 데이터를 출력한다. 크기 비교부(130)는 이하의 도 4에서 좀더 상세하게 설명될 것이다.The
디지털 제어부(150)는 크기 비교부(130)로부터 비교 데이터를 전달받는다. 디지털 제어부(150)는 등화 필터부(110) 및 크기 비교부(130)에 등화 제어 코드와 기준 전압 코드를 각각 전달한다. The
디지털 제어부(150)는 전달받은 비교 데이터를 이용하여 등화 신호의 진폭 분포에 따른 확률 밀도 함수를 계산하고, 가장 큰 확률 밀도 함수를 갖는 등화 계수를 검출한다. 이 경우, 검출된 가장 큰 확률 밀도 함수를 갖는 등화 계수는 수신 신호를 최적의 상태로 보상한다. 따라서, 디지털 제어부(150)는 가장 큰 확률 밀도 함수에 대응하는 등화 계수를 등화 필터부(110)에 인가한다. 디지털 제어부(150)는 이하의 도 5에서 좀더 상세하게 설명될 것이다.The
도 3은 본 발명의 실시 예에 따른 등화 필터부(110)를 보여주는 블록도이다.3 is a block diagram illustrating an
도 3을 참조하면, 본 발명의 실시 예에 따른 등화 필터부(110)는 등화 계수 결정부(111), 고역 필터(113), 및 버퍼(115)를 포함한다. 도 3에서는, 예시적으로, 수신신호에 대한 등화 동작을 수행하는 피드 포워드 등화기가 예시적으로 도시되어 있다. Referring to FIG. 3, the
등화 계수 결정부(111)는 등화 제어 코드에 응답하여 등화 계수를 결정한다. 즉, 등화 계수 결정부(111)는 디지털 제어부(150)로부터 등화 제어 코드를 전달받는다. 등화 계수 결정부(111)는 전달받은 등화 제어 코드에 응답하여 등화 계수를 선택한다. The equalization
이 경우, 고역 필터(113)는 선택된 등화 계수에 대응하는 등화 이득을 가질 것이다. 즉, 고역 필터(113)의 등화 특성은 등화 이득을 결정하는 등화 계수에 의해 결정될 것이다. 따라서, 최적의 등화 특성을 갖는 등화 필터부(110)를 구현하기 위해서는 적정한 등화 계수가 선택되어야 한다.In this case, the
본 발명의 실시 예에 따른 적응형 등화기(100)는 최적의 등화 계수를 선택하기 위하여 각각의 등화 계수에 대응하는 확률 밀도 함수를 계산한다. 구체적으로, 본 발명의 실시 예에 따른 적응형 등화기(100)는 하나의 등화 제어 코드에 대응하는 등화 계수에 대응하는 확률 밀도 함수를 계산한다. 이 후, 본 발명의 실시 예에 따른 적응형 등화기(100)는 1 단계씩 등화 제어 코드를 증가시킴으로써, 전체 등화 계수에 대한 확률 밀도 함수를 각각 계산한다.The
이 경우, 가장 큰 확률 밀도 함수에 대응하는 등화 계수는 수신 신호를 최적으로 보상할 것이다. 따라서, 본 발명의 실시 예에 따른 적응형 등화기(100)는 가장 큰 확률 밀도 함수에 대응하는 등화 제어 코드를 등화 필터부(110)에 인가함으로써, 최적의 등화 동작을 수행할 수 있다. In this case, the equalization coefficient corresponding to the largest probability density function will optimally compensate the received signal. Accordingly, the
한편, 상술한 등화 필터부(110)의 구조는 예시적인 것으로 이해되어야 한다. 본 발명의 실시 예에 따른 등화 필터부(110)는 다양하게 응용되어 적용될 수 있다. 예를 들어, 본 발명의 실시 예에 따른 등화 필터부(110)는 고역 필터(113)와 버퍼(115)가 직렬적으로 연결된 구조일 수 있다.On the other hand, the structure of the
도 4는 본 발명의 실시 예에 따른 크기 비교부(130)를 보여주는 블록도이다. 도 4를 참조하면, 본 발명의 실시 예에 따른 크기 비교부(130)는 기준 전압 발생기(131) 및 샘플 비교기(133)를 포함한다.4 is a block diagram illustrating a
기준 전압 발생기(131)는 디지털 제어부(150)로부터 기준 전압 코드를 전달받는다. 기준 전압 발생기(131)는 전달받은 기준 전압 코드에 응답하여 기준 전압을 생성한다. 즉, 기준 전압 발생기(131)는 기준 전압 코드를 전달받고, 이에 대응하는 디지털-아날로그 변환을 수행하여 기준 전압을 생성한다. 기준 전압 발생기(131)는 생성된 기준 전압을 샘플 비교기(133)에 전달한다.The
샘플 비교기(133)는 기준 전압 발생기(131)로부터 기준 전압을 전달받는다. 샘플 비교기(133)는 등화 필터부(110)로부터 등화 신호를 전달받는다. 또한, 샘플 비교기(133)는 수신신호에 동기되지 않은 비동기 클럭 신호를 외부로부터 전달받는다. 샘플 비교기(133)는 비동기 클럭의 상승 또는 하강 천이 시점에 등화 신호를 샘플링하고, 샘플링된 결과와 기준 전압의 크기를 비교한다. 이 경우, 샘플링된 등화 신호 정보는 등화 신호의 진폭 분포 정보를 의미한다. 샘플 비교기(133)는 샘플링 경과와 기준 전압의 크기의 비교 결과인 비교 데이터를 디지털 제어부(150)에 전달한다.The
본 발명에 따른 실시 예에 있어서, 샘플 비교기(133)는 디지털화된 비교 데이터를 출력한다. 예를 들어, 샘플링된 등화 신호의 크기가 기준 전압보다 큰 경우, 샘플 비교기(133)는 '1'인 비교 데이터를 출력할 것이다. 샘플링된 등화 신호의 크기가 기준 전압보다 작은 경우, 샘플 비교기(133)는 '0'의 비교 데이터를 출력할 것이다.In an embodiment according to the present invention, the
또한, 본 발명에 따른 실시 예에 있어서, 기준 전압 발생기(131)는 기준 전압 코드에 응답하여 순차적으로 증가 또는 감소하는 전압 레벨을 갖는 기준 전압들을 발생한다. 예를 들어, 기준 전압 발생기(131)는 순차적으로 증가하는 제 1 내지 제 N 기준 전압(N은 2 이상의 정수)을 발생할 것이다. 이 경우, 샘플 비교기(133)는 특정 등화 코드에 대응하는 등화 신호와 제 1 내지 제 N 기준 전압들을 인가받고, 각각 비교할 것이다. 이 후, 샘플 비교기(133)는 비교 데이터를 디지털 제어부(150)에 전달할 것이다. In addition, in an embodiment according to the present invention, the
특정 등화 코드에 대응하는 등화 신호와 제 1 내지 제 N 기준 전압들의 비교 데이터가 출력된 후에, 샘플 비교기(133)는 1 단계 증가된 등화 코드에 대응하는 등화 신호와 제 1 내지 제 N 기준 전압들을 각각 비교할 것이다. 이 후, 샘플 비교기(133)는 비교 데이터를 디지털 제어부(150)에 전달할 것이다. After the comparison data of the equalization signal corresponding to the specific equalization code and the first to Nth reference voltages is output, the
도 5는 본 발명의 실시 예에 따른 디지털 제어부(150)를 보여주는 블록도이다.5 is a block diagram illustrating a
도 5를 참조하면, 본 발명의 실시 예에 따른 디지털 제어부(150)는 제어로직(151), 신호 분포 저장부(152), 확률 밀도 검출기(153), 확률 밀도 저장부(154), 및 최적 등화 제어 코드 검출기(155)를 포함한다.Referring to FIG. 5, the
제어 로직(151)은 본 발명의 실시 예에 따른 적응형 등화기(100)의 전반적인 동작을 제어한다. 자세히 설명하면, 제어 로직(151)은 등화 필터부(110)에 등화 제어 코드를 전달함으로써, 고역 필터(113, 도 3 참조)의 등화 이득을 제어한다. 제어 로직(151)은 크기 비교부(130)에 기준 전압 코드를 전달함으로써, 기준 전압 발생기(131, 도 4 참조)에 의하여 생성되는 기준 전압의 레벨을 제어한다. 또한, 제어 로직(151)은 크기 비교부(130)로부터 비교 데이터들을 전달받는다. 제어 로직(151)은 전달받은 비교 데이터들을 카운팅하고, 그 결과를 신호 분포 저장부(152)에 저장한다.The
신호 분포 저장부(152)는 복수의 신호 분포 레지스터를 포함한다. 신호 분포 저장부(152)는 크기 비교부(130)로부터 출력된 데이터의 카운팅 값을 각각의 신호 분포 레지스터들에 저장한다. 예를 들어, 신호 분포 저장부(152)는 제 1 내지 제 N 신호 분포 레지스터를 포함한다. 제 1 내지 제 N 신호 분포 레지스터는 각각 제 1 내지 제 N 기준 전압 코드에 대응하는 카운팅 값을 저장한다. The signal
확률 밀도 검출기(153)는 신호 분포 저장부(152)에 저장된 카운팅 값을 이용하여 최대 확률 밀도 함수 값을 검출한다. 자세히 설명하면, 확률 밀도 검출기(153)는 제 1 내지 제 N 신호 분포 레지스터에 저장된 카운팅 값을 이용하여 각 기준 전압 코드에 대한 누적 밀도 함수(Cumulative Density Function)를 계산한다. 확률 밀도 검출기(153)는 각 기준 전압 코드에 대한 누적 밀도 함수의 차이를 구함으로써, 하나의 등화 제어 코드에 대한 확률 밀도 함수를 구한다.The
확률 밀도 저장부(154)는 복수의 확률 밀도 레지스터를 포함한다. 확률 밀도 저장부(154)는 확률 밀도 검출기(153)에서 검출된 확률 밀도 함수의 최대값을 저장한다. 예를 들어, 확률 밀도 검출기(153)에서 제 1 등화 제어 코드에 대응하는 확률 밀도 함수가 검출된 경우, 확률 밀도 함수의 최대값은 제 1 확률 밀도 레지스터에 저장된다. 확률 밀도 검출기(153)에서 제 2 내지 제 M 등화 제어 코드에 대응하는 확률 밀도 함수가 순차적으로 검출된 경우, 각 확률 밀도 함수의 최대값은 제 2 내지 제 M 확률 밀도 레지스터에 각각 저장된다.The
등화 제어 코드 검출기(155)는 확률 밀도 저장부(154)에 저장된 확률 밀도 함수를 기초로 최적의 등화 제어 코드를 검출한다. 자세히 설명하면, 등화 제어 코드 검출기(155)는 제 1 내지 제 M 확률 밀도 레지스터에 저장된 확률 밀도 함수의 최대값을 각각 비교한다. 등화 제어 코드 검출기(155)는 가장 큰 확률 밀도 함수의 최대값을 갖는 등화 제어 코드를 선택한다. 이 경우, 선택된 등화 제어 코드는 최적의 등화 이득을 갖는다. The equalization
도 6은 본 발명의 실시 예에 따른 적응형 등화기(100)의 동작을 설명하기 위 한 타이밍도이다. 도 6a는 본 발명의 실시 예에 따른 오버-이퀄라이징된 경우의 적응형 등화기(100)의 동작을 설명하기 위한 타이밍도이다. 도 6b는 본 발명의 다른 실시 예에 따른 언더-이퀄라이징된 경우의 적응형 등화기(100)의 동작을 설명하기 위한 타이밍도이다. 6 is a timing diagram for explaining the operation of the
이하에서는 도 2 내지 도 6을 참조하여, 본 발명의 실시 예에 따른 적응형 등화기(100)의 동작이 좀더 구체적으로 설명될 것이다. 간략한 설명을 위하여, 등화 제어 코드와 기준 전압 코드를 각각 가장 작은 값으로 초기화된다고 가정된다. 초기화 상태의 등화 제어 코드와 기준 전압 코드는 각각 제 1 등화 제어 코드와 제 1 기준 전압 코드라고 가정된다. 또한, 제 1 내지 제 M 등화 제어 코드가 순차적으로 발생된다고 가정된다. 제 1 내지 N 기준 전압 코드가 순차적으로 발생된다고 가정된다. 또한, 샘플링된 등화 신호의 크기가 기준 전압보다 큰 경우, 샘플 비교기(133)는 '1'을 출력한다고 가정된다. 샘플링된 등화 신호의 크기가 기준 전압보다 작은 경우, 샘플 비교기(133)는 '0'을 출력한다고 가정된다. 샘플 비교기(133)는 비동기 클럭의 상승 천이 시점에 샘플링 동작을 수행한다고 가정된다.Hereinafter, the operation of the
예를 들어, 제어 로직(151)은 제 1 등화 제어 코드를 등화 필터부(110)에 전달한다. 등화 필터부(110)에 제 1 등화 제어 코드가 인가되는 동안, 제어 로직(151)은 순차적으로 제 1 내지 제 N 기준 전압 코드를 크기 비교부(130)에 인가한다. For example, the
자세히 설명하면, 제 1 등화 제어 코드와 제 1 기준 전압 코드가 각각 등화 필터부(110)와 크기 비교부(130)에 인가된 경우, 크기 비교부(130)는 제 1 등화 제어 코드에 의하여 성형된 등화 신호와 제 1 기준 전압 코드에 의하여 발생된 제 1 기준 전압을 비교하여, 그 결과 값을 출력할 것이다. In detail, when the first equalization control code and the first reference voltage code are respectively applied to the
예를 들어, 제 1 등화 제어 코드에 의하여 도 6a와 같은 등화 신호가 생성된 경우, 크기 비교부(130)는 일정 기간 동안 비동기 클럭의 상승 천이 시점에 샘플링 동작을 수행하고, '0 1 1 0 1'의 비교 데이터를 출력할 것이다. 이 경우, 제어 로직(151)은 크기 비교부(130)로부터 전달받은 '1'의 값을 카운팅하고, 카운팅 값을 제 1 신호 분포 레지스터에 저장한다. For example, when the equalization signal as shown in FIG. 6A is generated by the first equalization control code, the
이 후, 유사한 방법으로, 제어 로직(151)은 제 2 내지 제 N 기준 전압 코드를 크기 비교부(130)에 순차적으로 인가한다. 제어 로직(151)은 크기 비교부(130)로부터 전달받은 '1'을 카운팅하고, 카운팅 값을 제 2 내지 제 N 신호 분포 레지스터에 각각 저장한다. 이 경우, 확률 밀도 검출기(153)는 제 1 내지 제 N 신호 분포 레지스터에 저장된 카운팅 값을 이용하여 제 1 등화 제어 코드에 의하여 성형된 등화 신호의 진폭 분포에 따른 확률 밀도 함수를 계산한다. 검출된 제 1 등화 제어 코드에 대응하는 확률 밀도의 최대값은 제 1 확률 밀도 레지스터에 저장된다. Thereafter, in a similar manner, the
상술한 제 1 등화 제어 코드에 대응하는 확률 밀도의 최대값을 제 1 확률 밀도 레지스터에 저장하는 동작이 수행된 이 후, 제 2 내지 제 M 등화 제어 코드에 대응하는 확률 밀도의 최대값이 제 2 내지 제 M 확률 밀도 레지스터에 저장되는 동작이 각각 수행된다. 예를 들어, 제 K 등화 제어 코드(K는 2이상 M이하의 정수)에 의하여 도 6b의 등화 신호가 성형된 경우, 크기 비교부(130)는 제 1 기준 전압과 등화 신호를 비교하여 '1 1 1 1 1'의 비교 데이터를 출력할 것이다. 이 경우, 제어 로직(151)은 '1'의 값을 카운팅하여 제 1 신호 분포 레지스터에 저장한다. 이 후, 유사한 방법으로, 제 2 내지 제 N 기준 전압 코드가 크기 비교부(130)에 인가되고, 제 K 등화 제어 코드에 확률 밀도의 최대값이 제 K 확률 밀도 레지스터에 저장될 것이다. After the operation of storing the maximum value of the probability density corresponding to the above-described first equalization control code in the first probability density register is performed, the maximum value of the probability density corresponding to the second to Mth equalization control codes is equal to the second. The operations stored in the to Mth probability density registers are each performed. For example, when the equalization signal of FIG. 6B is formed by the K-th equalization control code (K is an integer of 2 or more and M or less), the
확률 밀도 저장부(154)의 제 1 내지 제 M 확률 밀도 레지스터에 각각 대응하는 등화 제어 코드의 확률 밀도 최대값이 저장된 이 후, 등화 제어 코드 검출기(155)는 확률 밀도 저장부(154)에 저장된 확률 밀도 함수를 기초로 최적의 등화 제어 코드를 검출한다. 자세히 설명하면, 등화 제어 코드 검출기(155)는 제 1 내지 제 M 확률 밀도 레지스터에 저장된 확률 밀도 함수의 최대값을 각각 비교한다. 등화 제어 코드 검출기(155)는 가장 큰 확률 밀도 함수의 최대값을 갖는 등화 제어 코드를 선택한다. 이 경우, 선택된 등화 제어 코드는 최적의 등화 이득을 갖는다. 따라서, 제어 로직(151)은 검출된 최적의 등화 이득을 갖는 등화 제어 코드를 등화 필터부(110)에 인가하면, 본 발명의 실시 예에 따른 적응형 등화기(100)는 최적의 상태로 제어될 수 있다. After the probability density maximum values of the equalization control codes respectively corresponding to the first to Mth probability density registers of the probability
한편, 선택된 등화 제어 코드가 최적의 등화 이득을 갖는 이유는 다음과 같다.On the other hand, the reason why the selected equalization control code has an optimal equalization gain is as follows.
신호의 통신 간 채널의 간섭으로 인한 신호의 영향은 수학식 1과 같이 전개될 수 있다.The influence of the signal due to the interference of the channel between the communication of the signal can be developed as shown in
수학식 1을 참조하면, h(t)는 채널의 임펄스 응답, d(t)는 신호의 비트 스트림에 따른 임펄스 트레인, T는 신호 주기, 그리고 각 i는 샘플링 인덱스이다. 채널의 임펄스 응답의 길이(아래의 경우 -a부터 b까지)가 제한되어 있다면 수학식 1은 수학식 2와 같이 정리될 수 있다.Referring to
수학식 2를 참조하면, 모든 입력 값이 1로 고정될 경우에 출력은 상수로 고정된다. 이는 수학식 3과 같이 표현될 수 있다.Referring to
위와 같은 결과를 도출하기 위한 출력 신호의 확률 분포를 계산하면 다음과 같다.The probability distribution of the output signal to obtain the above result is calculated as follows.
값이 나올 수 있는 전체 경우의 수: 2a+b+1 The total number of possible cases of the value: 2 a + b + 1
입력이 1로 고정될 경우의 수 : 1 di=1 for i=-a ~ bNumber of inputs fixed at 1: 1 di = 1 for i = -a to b
출력 값이 C로 나올 확률 : 1/2a+b+1 Probability of output value coming out as C: 1/2 a + b + 1
이에 따른 출력 C에서 확률 분포 임펄스를 그려보면 도 8과 같은 결과를 얻을 수 있다.By drawing the probability distribution impulse in the output C according to this result can be obtained as shown in FIG.
즉, C라는 값이 취해 질 경우 출력 확률 분포의 크기는 임펄스 응답의 길이에 대해 반비례하며, 만약 임펄스 응답이 T이하일 경우 확률 값은 0.5의 최대값을 가질 수 있다. 이러한 결과를 토대로 등화기 출력의 확률 밀도 함수가 최대 값을 갖도록 등화기 필터의 계수를 조정해주면 등화기로 인해 수정된 채널의 임펄스 응답의 길이는 시간 축에서 줄어드는 것이다. 즉, 신호의 보상 정도가 가장 최적으로 이루어진다.That is, if the value C is taken, the magnitude of the output probability distribution is inversely proportional to the length of the impulse response. If the impulse response is less than T, the probability value may have a maximum value of 0.5. Based on these results, if the coefficient of the equalizer filter is adjusted so that the probability density function of the equalizer output has the maximum value, the length of the impulse response of the modified channel due to the equalizer is reduced in the time axis. In other words, the signal compensation is most optimal.
도 7은 본 발명의 실시 예에 따른 적응형 등화기(100)의 동작을 보여주는 순서도이다. 도 7에서는 간략한 설명을 위하여, 제 1 내지 제 M 등화 제어 코드가 발생된다고 가정되고, 제 1 내지 제 N 기준 전압 코드가 발생된다고 가정된다.7 is a flowchart showing the operation of the
S110 단계에서, 제 K 등화 제어 코드가 등화 필터부(110)에 인가된다. 예를 들어, 순차적으로 증가하는 등화 제어 코드가 발생된 경우, 먼저 제 1 등화 제어 코드가 등화 필터부(110)에 인가될 것이다.In step S110, the K-th equalization control code is applied to the
S120 단계에서, 제 S 기준 전압 코드가 크기 비교부(130)에 인가된다. 예를 들어, 순차적으로 증가하는 기준 전압 코드가 발생된 경우, 먼저 제 1 기준 전압 코드가 크기 비교부(130)에 인가될 것이다.In step S120, the S reference voltage code is applied to the
S130 단계에서, 크기 비교부(130)로부터 출력된 비교 데이터의 카운팅 값이 신호 분포 저장부(152)에 저장된다. 예를 들어, 제 1 기준 전압 코드가 크기 비교부(130)에 인가된 경우, 비교 데이터의 카운팅 값은 제 1 신호 분포 레지스터에 저장될 것이다.In step S130, the counting value of the comparison data output from the
S135 단계에서, 모든 기준 전압 코드에 대한 신호 분포 계산 동작이 수행되었는지 여부가 판별된다. 예를 들어, 순차적으로 증가하는 기준 전압 코드가 사용된다고 가정된다. 이 경우, 모든 기준 전압 코드에 대한 신호 분포 계산 동작이 수행되지 않았다면, 기준 전압 코드는 1 단계 증가된다(S140 단계). 이 후 증가된 기준 전압 코드에 대하여 신호 분포 계산 동작이 수행된다.In step S135, it is determined whether signal distribution calculation operations have been performed for all reference voltage codes. For example, it is assumed that sequentially increasing reference voltage codes are used. In this case, if the signal distribution calculation operation for all the reference voltage codes has not been performed, the reference voltage code is increased by one step (step S140). Thereafter, a signal distribution calculation operation is performed on the increased reference voltage code.
모든 기준 전압 코드에 대한 신포 분포 계산 동작이 수행되었다면, 해당 등화 제어 코드에 대응하는 확률 밀도 함수가 계산된다(S150 단계). 예를 들어, 제 1 등화 제어 코드에 대응하는 기준 전압 코드에 대한 신포 분포 계산 동작이 모두 수행된 경우, 확률 밀도 검출기(153)는 제 1 등화 제어 코드에 대한 확률 밀도 함수를 계산한다. 이 경우, 계산된 확률 밀도의 최대 값은 제 1 확률 밀도 레지스터에 저장된다.If the distribution distribution calculation operation for all reference voltage codes is performed, a probability density function corresponding to the corresponding equalization control code is calculated (step S150). For example, when all the distribution distribution calculation operations for the reference voltage code corresponding to the first equalization control code are performed, the
S155 단계에서, 모든 등화 제어 코드에 대한 확률 밀도 함수가 계산되었는 지의 여부가 판별된다. 예를 들어, 순차적으로 증가하는 등화 제어 코드가 사용된 다고 가정된다. 이 경우, 모든 등화 제어 코드에 대한 확률 밀도 함수의 계산 동작이 수행되지 않았다면, 등화 제어 코드는 1 단계 증가된다(S160 단계). 이 후 증가된 등화 제어 코드에 대하여 확률 밀도 계산 동작이 수행된다.In step S155, it is determined whether the probability density function for all equalization control codes has been calculated. For example, it is assumed that equalization control codes that sequentially increase are used. In this case, if the calculation operation of the probability density function for all the equalization control codes has not been performed, the equalization control code is increased by one step (step S160). Thereafter, a probability density calculation operation is performed on the increased equalization control code.
모든 등화 제어 코드에 대한 확률 밀도 계산 동작이 수행되었다면, 등화 제어 코드 검출기(155)는 확률 밀도 저장부(154)에 저장된 확률 밀도 함수의 최대값을 각각 비교한다(S170 단계). 이 경우, 등화 제어 코드 검출기(155)는 가장 큰 확률 밀도 함수의 최대값을 갖는 등화 제어 코드를 최적 등화 제어 코드로 검출한다(S180 단계). 따라서, 해당 등화 제어 코드가 등화 필터부(110)에 인가되면, 본 발명의 실시 예에 따른 적응형 등화기(100)는 최적의 등화 이득을 갖도록 제어될 수 있다. If the probability density calculation operation is performed for all equalization control codes, the equalization
상술한 방법에 의하여, 본 발명의 실시 예에 따른 적응형 등화기(100)는 최적의 등화 이득을 갖도록 제어될 수 있다. 또한, 본 발명의 실시 예에 따른 적응형 등화기(100)는 신호의 진폭 분포를 계산하는 과정에서 동기되지 않은 저속의 클럭 신호가 사용될 수 있다. 크기 비교부(130)에서 샘플링 동작을 수행하는 때에 수신 신호의 통신 속도에 동기되지 않은 클럭 신호를 사용하면, 중복되는 값에 확률 계산을 피할 수 있기 때문이다. 따라서, 본 발명의 실시 예에 따른 적응형 등화기(100)는 고속의 클럭 발생기를 필요로 하지 않는다. 이는 본 발명의 실시 예에 따른 적응형 등화기(100)를 구동하기 위한 전력 소모가 감소됨을 의미한다. By the above-described method, the
또한, 본 발명의 실시 예에 따른 적응형 등화기(100)는 등화 신호의 진폭 분포에 따른 확률 밀도 함수를 계산하는 방식에 의하여 최적의 등화 계수를 결정한다. 즉, 본 발명의 실시 예에 따른 적응형 등화기(100)는 소정의 수렴 값을 찾고, 이를 등화 계수로 결정하는 방식이 아니므로 안정도의 문제를 고려할 필요가 없다. In addition, the
또한, 본 발명의 실시 예에 따른 적응형 등화기(100)는 적응회로(13, 도 1 참조)를 구현하기 위한 고역 통과 필터 및 파워 검출기를 필요로 하지 않는다. 따라서, 본 발명의 실시 예에 따른 적응형 등화기(100)는 고역 통과 필터에 대한 부담이 없고, 적은 면적에 구현이 가능하다. 더욱이, 본 발명의 실시 예에 따른 적응형 등화기(100)는 온칩 아이 모니터링 기술과 연동가능하므로, 아이 패턴이 열리지 않는 열악한 채널 환경에서도 파일럿 시퀀스 없이 안정적인 초기 동작을 제공할 수 있다. In addition, the
한편, 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.On the other hand, it is apparent to those skilled in the art that the structure of the present invention can be variously modified or changed without departing from the scope or technical spirit of the present invention. In view of the foregoing, it is intended that the present invention cover the modifications and variations of this invention provided they fall within the scope of the following claims and equivalents.
도 1은 일반적인 적응형 등화기(10)를 보여주는 블록도이다.1 is a block diagram showing a general
도 2는 본 발명의 실시 예에 따른 적응형 등화기(100)를 보여주는 블록도이다. 2 is a block diagram illustrating an
도 3은 본 발명의 실시 예에 따른 등화 필터부(110)를 보여주는 블록도이다.3 is a block diagram illustrating an
도 4는 본 발명의 실시 예에 따른 크기 비교부(130)를 보여주는 블록도이다. 4 is a block diagram illustrating a
도 5는 본 발명의 실시 예에 따른 디지털 제어부(150)를 보여주는 블록도이다.5 is a block diagram illustrating a
도 6a는 본 발명의 실시 예에 따른 오버-이퀄라이징된 경우의 적응형 등화기(100)의 동작을 설명하기 위한 타이밍도이다. 6A is a timing diagram illustrating an operation of the
도 6b는 본 발명의 다른 실시 예에 따른 언더-이퀄라이징된 경우의 적응형 등화기(100)의 동작을 설명하기 위한 타이밍도이다. 6B is a timing diagram illustrating an operation of the
도 7은 본 발명의 실시 예에 따른 적응형 등화기(100)의 동작을 보여주는 순서도이다.7 is a flowchart showing the operation of the
도 8은 본 발명의 실시 예에 따른 출력 확률 분포의 임펄스 응답이다. 8 is an impulse response of an output probability distribution according to an embodiment of the present invention.
Claims (13)
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090076210A KR101074454B1 (en) | 2009-08-18 | 2009-08-18 | Adaptive equalization device and equalizing method |
PCT/KR2010/005305 WO2011021808A2 (en) | 2009-08-18 | 2010-08-12 | Adaptive equalization apparatus and equalization method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090076210A KR101074454B1 (en) | 2009-08-18 | 2009-08-18 | Adaptive equalization device and equalizing method |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20110018638A true KR20110018638A (en) | 2011-02-24 |
KR101074454B1 KR101074454B1 (en) | 2011-10-18 |
Family
ID=43607448
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020090076210A KR101074454B1 (en) | 2009-08-18 | 2009-08-18 | Adaptive equalization device and equalizing method |
Country Status (2)
Country | Link |
---|---|
KR (1) | KR101074454B1 (en) |
WO (1) | WO2011021808A2 (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130077629A (en) * | 2011-12-29 | 2013-07-09 | 에스케이하이닉스 주식회사 | Data equalizing circuit and method |
US8923462B2 (en) | 2012-12-18 | 2014-12-30 | Industry-Academic Cooperation Foundation, Yonsei University | Device and method for correcting duty cycle, and receiver including the same |
KR20150034901A (en) * | 2013-09-26 | 2015-04-06 | 삼성전자주식회사 | Adaptive equalizer and control method thereof |
KR102143952B1 (en) * | 2019-04-08 | 2020-08-12 | 고려대학교 산학협력단 | Low power adaptive equalizer and operation method thereof |
KR20200102677A (en) * | 2019-02-22 | 2020-09-01 | 주식회사 퀄리타스반도체 | Apparatus and method of adaptive equalization |
KR102367096B1 (en) * | 2020-10-19 | 2022-02-24 | 인하대학교 산학협력단 | Adaptive Equalization System Using Low Speed Asynchronous Signal-Counting |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101931223B1 (en) * | 2011-12-29 | 2018-12-21 | 에스케이하이닉스 주식회사 | Data equalizing circuit and method |
KR20200102686A (en) | 2019-02-22 | 2020-09-01 | 주식회사 퀄리타스반도체 | Apparatus and method of adaptive equalization |
KR102243180B1 (en) | 2019-02-22 | 2021-04-28 | 주식회사 퀄리타스반도체 | An apparatus of adaptive equalization |
KR102268173B1 (en) | 2019-02-22 | 2021-06-22 | 주식회사 퀄리타스반도체 | Apparatus and method of adaptive equalization |
US10892727B2 (en) | 2019-02-22 | 2021-01-12 | Qualitas Semiconductor Co., Ltd. | Adaptive equalization apparatus and method of using the same |
KR102582724B1 (en) | 2019-02-22 | 2023-09-25 | 주식회사 퀄리타스반도체 | Apparatus and method of adaptive equalization |
CN111880747B (en) * | 2020-08-01 | 2022-11-08 | 广西大学 | Automatic balanced storage method of Ceph storage system based on hierarchical mapping |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100441250B1 (en) * | 2002-03-06 | 2004-07-21 | 삼성전자주식회사 | Method for calculating coefficients of equalizer and device for calculating the same |
JP4015455B2 (en) * | 2002-03-29 | 2007-11-28 | 富士通株式会社 | Distortion compensation device |
US7852915B2 (en) * | 2007-03-21 | 2010-12-14 | Freescale Semiconductor, Inc. | Adaptive equalizer for communication channels |
JP5157479B2 (en) * | 2008-01-28 | 2013-03-06 | 富士通株式会社 | Distortion compensation apparatus and power amplification apparatus provided with the same |
-
2009
- 2009-08-18 KR KR1020090076210A patent/KR101074454B1/en active IP Right Grant
-
2010
- 2010-08-12 WO PCT/KR2010/005305 patent/WO2011021808A2/en active Application Filing
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130077629A (en) * | 2011-12-29 | 2013-07-09 | 에스케이하이닉스 주식회사 | Data equalizing circuit and method |
US8923462B2 (en) | 2012-12-18 | 2014-12-30 | Industry-Academic Cooperation Foundation, Yonsei University | Device and method for correcting duty cycle, and receiver including the same |
KR20150034901A (en) * | 2013-09-26 | 2015-04-06 | 삼성전자주식회사 | Adaptive equalizer and control method thereof |
KR20200102677A (en) * | 2019-02-22 | 2020-09-01 | 주식회사 퀄리타스반도체 | Apparatus and method of adaptive equalization |
KR102143952B1 (en) * | 2019-04-08 | 2020-08-12 | 고려대학교 산학협력단 | Low power adaptive equalizer and operation method thereof |
KR102367096B1 (en) * | 2020-10-19 | 2022-02-24 | 인하대학교 산학협력단 | Adaptive Equalization System Using Low Speed Asynchronous Signal-Counting |
Also Published As
Publication number | Publication date |
---|---|
WO2011021808A2 (en) | 2011-02-24 |
KR101074454B1 (en) | 2011-10-18 |
WO2011021808A3 (en) | 2011-06-30 |
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Legal Events
Date | Code | Title | Description |
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20140618 Year of fee payment: 4 |
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Payment date: 20160105 Year of fee payment: 5 |
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Payment date: 20161010 Year of fee payment: 6 |
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FPAY | Annual fee payment |
Payment date: 20171207 Year of fee payment: 7 |
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FPAY | Annual fee payment |
Payment date: 20180806 Year of fee payment: 8 |
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