KR20110014769A - 스프레드 스펙트럼 클럭 발생기 - Google Patents

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Abstract

본 발명은 스프레드 스펙트럼 클럭 발생기의 설계기술에 관한 것이다. 본 발명에서는 일반적인 시그마-델타 주파수 합성기 또는 아날로그 주파수 변조 방식을 사용하는 대신, 위상 주파수 검출기(PFD), 챠지 펌프(CP), 루프 필터(Loop filter) 및 아날로그 전압 신호와 N 비트의 디지털 신호로 주파수가 조정되는 오실레이터를 사용하여 스프레드 스펙트럼 클럭 발생기를 구현하였다.
따라서, 스프레드 스펙트럼 클럭 발생기의 구현이 용이하고, 주파수 변조 비율(modulation ratio)이 주변의 온도, 전원 전압 및 프로세스 변화(PVT variation)에 둔감한 장점이 있다.
스프레드 스펙트럼 클럭 발생기, 오실레이터, 딜레이 셀, LC 오실레이터

Description

스프레드 스펙트럼 클럭 발생기{SPREAD SPECTRUM CLOCK GENERATOR}
본 발명은 스프레드 스펙트럼 클럭 발생기의 설계 기술에 관한 것으로, 특히 구성을 보다 간단하게 하고, 온도, 전원 전압 및 프로세스 변화(PVT variation)에 대하여 안정된 주파수 변조 비율(modulation ratio)을 유지할 수 있도록 한 스프레드 스펙트럼 클럭 발생기에 관한 것이다.
최근 들어, 각종 정보기기의 동작 주파수와 데이터 입력비트 수가 증가함에 따라 인터페이스 간의 데이터 송수신 단에서 데이터 타이밍을 맞추는데 필요한 위상 고정 루프(PLL: Phase Locked Loop)의 내부 블록인 전압 제어 오실레이터(VCO: voltage controlled oscillator)에서 발생하는 고주파의 클럭신호에 의해 전자기 간섭 현상(EMI: Electro Magnetic Interference)이 두드러지게 발생하고 있으며, 이로 인하여 주변 회로에서 오동작이 유발된다. 이와 같은 EMI를 줄이기 위해 제안된 여러 가지의 수단 중에서 스프레드 스펙트럼 클럭 발생기(SSCG: Spread Spectrum Clock Generator)는 출력신호 주파수의 스펙트럼 확산을 이용하여 출력신호의 출력 주파수의 전력 밀도를 줄여 EMI를 효과적으로 줄일 수 있는 수단으로 알려져 있다.
다시 말해서, 상기 스프레드 스펙트럼 클럭 발생기는 외부의 클럭 신호를 입력 받아 일정한 변조 주파수(modulation frequency)와 일정한 변조 비율(modulation ratio)로 주파수가 변동하는 클럭 신호를 출력하는 회로이다. 예를 들어, 외부로부터 100MHz의 클럭 신호를 입력 받았을 경우, ㅁ1% 의 주파수 변조 비율(modulation ratio)과 100kHz의 변조 주파수(modulation frequency)를 갖는 클럭 신호를 발생하는 스프레드 스펙트럼 클럭 발생기는 100MHz의 중심 주파수를 기준으로 99MHz와 101MHz 사이를 10usec 주기로 변화하는 클럭 신호를 발생하여 출력한다. 이와 같이 스프레드 스펙트럼 클럭 발생기는 클럭 신호의 주파수를 고의적으로 미세하게 변조하여, 특정한 주파수에서 클럭 신호의 최고 전력(peak power)이 분산되어 낮아지고 EMI(electromagnetic interference) 방출이 줄어든다.
도 1은 아날로그 주파수 변조 방식을 사용한 종래(예: Hsiang-Hui Chang, I-Hui Hua, and Shen-Iuan Liu, “A Spread Spectrum Clock Generator with Triangular Modulation,” IEEE Journal of Solid-State Circuits, vol. 38, no. 4, pp. 673-676, april 2003)의 스프레드 스펙트럼 클럭 발생기의 블록도로서 이에 도시한 바와 같이, 위상 주파수 검출기(110), 챠지 펌프(120),(140), 클럭 분주기(130), 루프 필터(150) 및 전압 제어 오실레이터(160)로 구성된다.
상기 위상 주파수 검출기(110), 챠지 펌프(120), 루프 필터(150) 및 전압 제어 오실레이터(160)는 기본적인 PLL의 구성요소이고, 클럭 분주기(130)와 챠지 펌프(140)는 스프레드 스펙트럼 변조를 위한 아날로그 변조파형을 발생한다.
즉, 상기 클럭 분주기(130)는 입력클럭신호(CLKIN)를 스프레드 스펙트럼 변조주파수에 일치하도록 분주하고, 상기 챠지 펌프(140)는 상기와 같이 분주된 클럭신호에 대응하는 업/다운 전류신호를 생성하여 상기 루프 필터(150)의 저항(R1),(R2)의 접속점에 출력하므로 스프레드 스펙트럼 변조를 위한 삼각파 형태의 아날로그 변조파형이 발생된다.
이에 따라, 상기 루프 필터(150)의 아날로그전압콘트롤신호(VCTRL)는 PLL에 의한 기본파형과 상기 아날로그 변조파형이 합성된 형태로 존재한다.
도 2는 시그마-델타 주파수 합성기(∑△ fractional N frequency synthesizer)를 사용한 또 다른 종래(예: Mitsutoshi Sugawara, Terukazu Ishibashi, Kazuo Ogasawara, Morishige Aoyama, Michael Zwerg, Steven Glowinski, Yukihiro Kameyama, Tomonori Yanagita, Muneo Fukaishi, Shinichi Shimoyama, Takashi Ishibashi, and Toshihoro Noma, “1.5 Gbps, 5150 ppm Spread Spectrum SERDES PHY with a 0.3mW, 1.5Gbps level detector for serial ATA,” IEEE Symposium on VLSI Circuits, Digest of Technical Papers, pp. 60-63, 2002)의 스프레드 스펙트럼 클럭 발생기의 블록도로서 이에 도시한 바와 같이, 클럭분주기(210), 위상주파수 검출기(220), 챠지 펌프(230), 루프 필터(240) 및 전압 제어 오실레이터(250), 기능적 N-분주기(260), ∑-△변조기(270) 및 클럭분주기(280)로 구성된다.
도 2와 같은 구조의 스프레드 스펙트럼 클럭 발생기에서는 상기 ∑-△변조기(270)와 기능적 N-분주기(260)를 이용하여 분주비를 조절하는 것만으로도 쉽게 확산 비율(δ)과 변조파형을 조절할 수 있다.
그러나, 이와 같은 종래의 스프레드 스펙트럼 클럭 발생기는 주파수 변조 비율(modulation ratio)이 주변의 온도나 전원전압 및 프로세스 변화(PVT variation)에 민감하거나 또는 구현이 복잡하고 칩면적을 많이 차지하는 단점이 있었다.
따라서, 본 발명이 해결하고자 하는 기술적 과제는 스프레드 스펙트럼 클럭 발생기를 보다 단순하게 구현할 수 있는 구조를 제공하고, 주변의 온도변화나 전원 전압 및 프로세스 변화에도 주파수 변조 비율(modulation ratio)을 안정된 상태로 유지하는 스프레드 스펙트럼 클럭 발생기를 제공하는데 있다.
본 발명의 목적들은 앞에서 언급한 목적으로 제한되지 않는다. 본 발명의 다른 목적 및 장점들은 아래 설명에 의해 더욱 분명하게 이해될 것이다.
상기와 같은 목적을 달성하기 위한 본 발명은,
입력클럭신호와 오실레이터로부터 피드백되는 출력클럭신호의 위상 및 주파수를 비교하여 그에 따른 업/다운신호를 출력하는 위상 주파수 검출기와;
상기 위상 주파수 검출기로부터 입력되는 업/다운신호에 상응되는 전류를 생성하는 챠지 펌프와;
상기 챠지 펌프로부터 입력되는 전류량에 상응되는 아날로그 전압 콘트롤신호를 출력하는 루프 필터와;
상기 아날로그 전압 콘트롤신호에 따라 상기 출력클럭신호의 중심 주파수를 조정하고, N 비트의 디지털 신호에 따라 상기 출력클럭신호의 주파수를 스프레드 스펙트럼 변조하는 오실레이터로 구성함을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 또 다른 본 발명은,
입력클럭신호를 요구된 주파수로 분주하여 위상 주파수 검출기의 일측 입력단자에 출력하는 제1클럭 분주기와;
출력클럭신호를 분주하여 상기 제1클럭 분주기의 주파수와 동일한 주파수의 신호를 상기 위상 주파수 검출기의 타측 입력단자에 출력하는 제2클럭 분주기와;
상기 입력클럭신호를 분주하여 스프레드 스펙트럼 변조기에서 필요로 하는 클럭 주파수를 생성하는 제3클럭 분주기와;
상기 제3클럭 분주기로부터 입력되는 클럭신호를 이용하여 N 비트의 디지털 신호를 생성하는 스프레드 스펙트럼 변조기와;
상기 제1,2클럭 분주기로부터 입력되는 클럭신호의 위상 및 주파수를 비교하여 그에 따른 업/다운신호를 출력하는 위상 주파수 검출기와;
상기 위상 주파수 검출기로부터 입력되는 업/다운신호에 상응되는 전류를 생성하는 챠지 펌프와;
상기 챠지 펌프로부터 입력되는 전류량에 상응되는 아날로그 전압 콘트롤신호를 출력하는 루프 필터와;
상기 아날로그 전압 콘트롤신호에 따라 상기 출력클럭신호의 중심 주파수를 조정하고, 상기 N 비트의 디지털 신호에 따라 상기 출력클럭신호의 주파수를 스프레드 스펙트럼 변조하는 오실레이터로 구성함을 특징으로 한다.
본 발명은 일반적인 시그마-델타 주파수 합성기 또는 아날로그 주파수 변조 방식을 사용하는 대신, 위상 주파수 검출기, 챠지 펌프, 루프 필터 및 아날로그 전압 신호와 N 비트의 디지털 신호로 주파수가 조정되는 오실레이터를 사용하여 스프레드 스펙트럼 클럭 발생기를 구현함으로써, 스프레드 스펙트럼 클럭 발생기의 구현이 용이하고, 주파수 변조 비율이 주변의 온도, 전원 전압 및 프로세스 변화에 별다른 영향을 받지 않고 스프레드 스펙트럼 클럭을 안정되게 발생할 수 있는 효과가 있다.
또한, 본 발명에 의한 스프레드 스펙트럼 클럭 발생기는 스프레드 스펙트럼 클럭을 발생하는 용도 이외에 다양한 유무선 통신분야에서 FM 또는 FSK 등의 주파수 변조된 신호를 발생하는데 사용될 수 있는 효과가 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 스프레드 스펙트럼 클럭 발생기의 블록도로서 이에 도시한 바와 같이, 위상 주파수 검출기(PFD)(310), 챠지 펌프(CP)(320), 루프 필터(Loop filter)(330) 및, 아날로그 전압콘트롤신호(VCTRL)와 디지털 신호(MOD[N-1:0])에 의해 주파수가 조정되는 오실레이터(발진기)(340)로 구성한다.
위상 주파수 검출기(310)는 입력클럭신호(CLKIN)와 오실레이터(340)로부터 피드백되는 출력클럭신호(CLKOUT)의 위상 및 주파수를 비교하여 차이에 따른 업/다운신호(UP/DN)를 출력한다.
챠지 펌프(320)는 상기 위상 주파수 검출기(310)로부터 입력되는 업/다운신 호(UP/DN)에 따라 상응되는 량의 전류를 생성한다.
루프 필터(330)는 상기 챠지 펌프(320)로부터 입력되는 전류를 아날로그 전압 콘트롤신호(VCTRL)로 변환한다.
오실레이터(340)는 통상의 전압제어 오실레이터(VCO: Voltage controlled oscillator) 또는 디지털 제어 오실레이터(DCO: digital controlled oscillator)와 달리 아날로그 전압 콘트롤신호(VCTRL)와 N 비트의 디지털 신호(MOD[N-1:0])에 의해 주파수가 조정되는 오실레이터이다.
특히, 상기 오실레이터(340)는 상기 루프 필터(330)로부터 입력되는 아날로그 전압 콘트롤신호(VCTRL)의 제어를 받아 출력클럭신호(CLKOUT)의 중심 주파수가 원하는 주파수가 되도록 조정한다. 이와 함께, 상기 오실레이터(340)는 임의의 정해진 시간 간격으로 입력되는 상기 N 비트의 디지털 신호(MOD[N-1:0])를 이용하여 상기 출력클럭신호(CLKOUT)의 주파수를 스프레드 스펙트럼 변조한다.
따라서, 상기 위상 주파수 검출기(310), 챠지 펌프(320), 루프 필터(330) 및 오실레이터(340)로 구성된 PLL의 루프 대역폭(Loop bandwidth)은 스프레드 스펙트럼 변조 주파수(modulation frequency) 보다 대략 1/10 이하가 되도록 루프 필터(330)를 설계하여야 한다.
만약, 상기 N 비트의 디지털 신호(MOD[N-1:0])가 데이터의 변화 없이 항상 일정한 값으로 고정될 경우, 본 발명에 의한 스프레드 스펙트럼 클럭 발생기(300)는 일반적인 PLL로 동작하게 된다. 하지만, 상기 N 비트의 디지털 신호(MOD[N-1:0])가 임의의 정해지 시간 간격으로 변화될 경우에는 본 발명에 의한 스프레드 스펙트럼 클럭 발생기(300)의 출력클럭신호(CLKOUT)의 주파수는 그 디지털 신호(MOD[N-1:0])에 의하여 스프레드 스펙트럼 변조된다.
상기 N 비트의 디지털 신호(MOD[N-1:0])가 입력되는 시간 간격은 사용되는 모듈레이션 프로파일(modulation profile)의 종류에 따라 다르다. 일반적인 예로써, 삼각형 변조 프로파일(triangular modulation profile)을 사용하고 N 비트의 디지털 신호(MOD[N-1:0])가 써모미터 코드(thermometer code)로써, 입력되는 시간 간격이 일정할 경우 변조 주파수(modulation frequency)가 fMOD 라면, 그 N 비트의 디지털 신호(MOD[N-1:0])가 입력되는 임의의 정해진 시간 간격은 1/ fMOD / 2N이 되어야 한다.
만약, 상기 N 비트의 디지털 신호(MOD[N-1:0])가 상기 써모미터 코드가 아니라 바이너리 데이터(binary data) 라면
Figure 112009048063475-PAT00001
비트의 써모 코드(thermometer code)에 해당하므로 N 비트의 디지털 신호(MOD[N-1:0])가 입력되는 임의의 정해진 시간 간격은 1/ fMOD /
Figure 112009048063475-PAT00002
이 된다.
상기 스프레드 스펙트럼 클럭 발생기(300)에서 사용하는 오실레이터(340)는 아날로그 전압 콘트롤신호(VCTRL)와 디지털 신호(MOD[N-1:0])에 의해 주파수가 조정되는 오실레이터로서 이와 유사한 구조의 종래기술(예: Sangjin Byun, Jyung Chan Lee, Jae Hoon Shim, Kwangjoon Kim, and Hyun-Kyu Yu, “A 10Gb/s CMOS CDR and DEMUX IC with a quarter-rate linear phase detector,” IEEE Journal of Solid-State Circuits, vol. 41, no. 11, pp. 2566-2576, November, 2006 의 그림 11 참조)이 있다.
하지만, 상기 종래 기술의 오실레이터는 디지털 신호(LCVCO_BAND[1:0])가 주파수 변조에 사용되지 않고, 거친 튜닝(coarse tuning)을 하여 주파수 밴드를 선택하는데 사용되기 때문에 디지털 신호(LCVCO_BAND[1:0])의 값이 한번 결정되면 그 값으로 계속 고정되는 점이 본 발명과 다른 점이다. 즉, 이 경우 디지털 신호(LCVCO_BAND[1:0])는 출력 클럭 신호의 주파수 변조에는 사용되지 않는다.
도 4는 본 발명에 의한 스프레드 스펙트럼 클럭 발생기의 다른 실시예를 보인 블록도로서 도 3의 스프레드 스펙트럼 클럭 발생기(300)와 비교해 볼 때 3개의 클럭 분주기(350),(360),(370)와, N 비트의 디지털 신호(MOD[N-1:0])를 생성하는 스프레드 스펙트럼 변조기(380)가 추가된 구조이다.
클럭 분주기(/K)(350)는 입력클럭신호(CLKIN)를 요구된 주파수로 분주하여 위상 주파수 검출기(310)의 일측 입력단자에 출력하는 역할을 수행한다.
클럭 분주기(/R)(360)는 출력클럭신호(CLKOUT)를 분주하여 상기 클럭 분주기(350)의 주파수와 동일한 주파수의 신호를 상기 위상 주파수 검출기(310)의 타측 입력단자에 출력하는 역할을 수행한다.
클럭 분주기(/M)(370)는 상기 입력클럭신호(CLKIN)를 분주하여 스프레드 스펙트럼 변조기(380)에서 필요로 하는 클럭 주파수를 생성한다.
따라서, 상기 각 클럭 분주기(350),(360),(370)의 분주값 K, R, 및 M 은 각각 1 이상의 자연수가 되며, 이 각각의 값들은 스프레드 스펙트럼 클럭 발생기(300)의 변조 주파수(modulation frequency), 루프 밴드폭(loop bandwidth) 등과 관련하여 결정된다.
스프레드 스펙트럼 변조기(380)는 N 비트의 디지털 신호(MOD[N-1:0])를 생성하는 변조기이다.
상기 스프레드 스펙트럼 변조기(380)에서 입력받는 클럭 신호의 주파수는, 상기 생성할 N 비트의 디지털 신호(MOD[N-1:0])가 써모미터 코드(thermometer code)로써, 입력되는 시간 간격이 일정할 경우 변조 주파수(modulation frequency)의 2N 배가 된다.
또한, 상기 스프레드 스펙트럼 변조기(380)에서 입력받는 클럭 신호의 주파수는, 상기 생성할 N 비트의 디지털 신호(MOD[N-1:0])가 써모미터 코드가 아니라 바이너리 데이터인 경우에는 이는
Figure 112009048063475-PAT00003
비트의 써모미터 코드에 해당하므로, 변조 주파수(modulatioin frequency)의
Figure 112009048063475-PAT00004
배가 된다.
한편, 도 5a는 본 발명에 따른 스프레드 스펙트럼 클럭 발생기(300)에 적용된 아날로그 전압 콘트로신호(VCTRL)와 디지털 신호(MOD[N-1:0])에 의해 상기 출력클럭신호(CLKOUT)의 주파수가 조정되는 오실레이터(340)의 구현예를 보인 상세 블록도로서 이에 도시한 바와 같이, 직렬접속된 다수의 딜레이 셀(501-505)로 구성된다.
도 5b는 상기 도 5a의 동일 구성의 딜레이 셀(501-505) 중에서 임의의 딜레이 셀(예: 503)에 대한 상세 회로도로서 이를 참조하여 상기 오실레이터(340)의 작용을 설명하면 다음과 같다.
상기 오실레이터(340)는 P(단, P는 3 이상의 자연수) 개의 직렬 연결된 딜레이 셀들로 구성되어 이들 각각의 지연에 따른 주파수의 출력클럭신호(CLKOUT)를 출력하게 되는데, P를 3 이상으로 하는 이유는 각 딜레이 셀의 위상차의 합이 ㅁ180ㅀ이어야 오실레이터로서 동작하기 때문이다. 도 5a의 실시예에서는, 오실레이터(340)를 5개의 딜레이 셀(501-505)로 구현한 것을 나타내었다.
상기 설명에서와 같이, 딜레이 셀들은 총 P 개이고, 기본 캐패시터에 병렬접속될 수 있는 캐패시터의 수가 L개 이므로 전체 오실레이터(340) 내에서 캐패시터들의 조합 가능한 경우의 수는 총 P * L 개가 된다. 상기 캐패시터들의 조합을 조정하기 위해 상기 N 비트의 디지털 신호(MOD[N-1:0])가 사용되므로, N = P * L 이 된다.
만약, N 비트의 디지털 신호 (MOD[N-1:0])가 써모미터 코드(thermometer code)가 아니라 바이너리 데이터(binary data)인 경우
Figure 112009048063475-PAT00005
= P * L이 된다. 이와 같은 경우에는 N 비트의 디지털 신호(MOD[N-1:0])가 바이너리/써모미터 코드 변환기를 통해 각 딜레이셀에 공급되도록 하여야 한다.
상기 각 딜레이 셀(501-505)은 입력되는 클럭신호를 반전출력하는 인버터(I1), 상기 인버터(I1)의 전류원 소스로 동작하는 모스트랜지스터(MT1-MT4), 상기 인버 터(I1)의 출력단에 접속되는 기본 캐패시터(C0) 및 직렬접속된 다수의 캐패시터 및 모스트랜지스터(C1,M1-CL,ML)를 포함하며, 상기 모스트랜지스터(MT1-MT4)는 아날로그 전압 콘트로신호(VCTRL)에 의해 구동이 제어되고, 상기 모스트랜지스터(M1-ML)는 상기 N 비트의 디지털 신호(MOD[N-1:0])에 의해 턴온 또는 턴오프된다.
인버터(I1)는 입력되는 클럭신호를 반전출력하는데, 이의 전류원으로 모스트랜지스터(MT1-MT4)가 사용된다. 그런데, 상기 아날로그 전압 콘트롤신호(VCTRL)가 상기 모스트랜지스터(MT3),(MT4)의 게이트에 공급된다.
따라서, 상기 아날로그 전압 콘트롤신호(VCTRL)에 의해 기본 캐패시터(C0) 및 캐패시터(C1-CL)에 공급되는 전류량이 제어된다. 예를 들어, 상기 아날로그 전압 콘트롤신호(VCTRL)가 증가되면 이에 의해 상기 기본 캐패시터(C0) 및 캐패시터(C1-CL)에 공급되는 전류량이 증가되어 출력클럭신호(CLKOUT)의 주파수도 상응되게 증가된다.
상기 인버터(I1)의 출력단과 접지단자 사이에 기본 캐패시터(C0)가 접속되고, 그 접속점과 접지단자 사이에 직렬접속된 캐패시터 및 모스트랜지스터(C1,M1),(C2,M2),…,(CL,ML)가 병렬로 접속되는데, 상기 N 비트의 디지털 신호(MOD[N-1:0]) 중 L(단, L은 1 이상의 자연수) 비트의 디지털신호가 상기 모스트랜지스터(M1-ML)의 게이트에 공급된다.
따라서, 상기 L 비트의 디지털신호에 의해 상기 모스트랜지스터(M1-ML)의 온오 프가 결정되고, 이에 의해 상기 캐패시터(C1-CL) 중에서 상기 기본 캐패시터(C0)와 병렬접속되는 캐패시터의 수가 결정된다.
예를 들어, 3번째 단의 딜레이 셀(503)에 공급되는 L 비트의 디지털신호 중에서 최하위 비트가 '1'이고 나머지 비트들이 모두 '0'인 경우 상기 모스트랜지스터(M1-ML) 중에서 첫 번째의 모스트랜지스터(M1)만 턴온되고 나머지의 모스트랜지스터(M2-ML)는 턴오프된다. 이에 따라, 상기 기본 캐패시터(C0)에 상기 캐패시터(C1)가 병렬로 접속된다.
상기 캐패시터(C1-CL) 중에서 상기 기본 캐패시터(C0)에 병렬접속되는 캐패시터의 수가 많을수록 총 캐패시터의 용량이 증가되므로 그만큼 충전시간이 길어지고, 그에 따라 상기 출력클럭신호(CLKOUT)의 주파수도 상응되게 줄어든다.
한편, 도 6a는 본 발명에 따른 스프레드 스펙트럼 클럭 발생기(300)에 적용된 아날로그 전압 콘트롤신호(VCTRL)와 디지털 신호(MOD[N-1:0])에 의해 상기 출력클럭신호(CLKOUT)의 주파수가 조정되는 오실레이터(340)의 또 다른 구현예를 보인 상세 블록도로서 이에 도시한 바와 같이, 직렬접속된 다수의 LC 오실레이터(601-605)로 구성된다.
도 6b는 상기 도 6a의 동일 구성의 LC 오실레이터(601-605) 중에서 임의의 LC 오실레이터(예: 603)에 대한 상세 회로도로서 이를 참조하여 상기 오실레이터(340)의 작용을 설명하면 다음과 같다.
본 실시예에서 상기 오실레이터(340)는 P(단, P는 1 이상의 자연수) 개의 직렬 연결된 LC 오실레이터로 구성되어 이들 각각의 발진에 따른 주파수의 출력클럭신호(CLKOUT)를 출력하게 된다. P를 1 이상으로 하는 이유는 상기 각 LC 오실레이터는 단독으로도 오실레이터로 동작하고, P=2, 3, … 과 같이 링으로 구성하여도 오실레이터로 동작하기 때문이다. 도 6a에서는 오실레이터(340)를 5개의 LC 오실레이터(601-605)로 구현한 예를 나타내었다.
상기 오실레이터(340)를 구성하는 LC 오실레이터들은 총 P 개이고, 각 LC 오실레이터 내에서 모스트랜지스터의 턴온동작에 의해 바렉터의 좌우측에 연결 가능한 캐패시터의 개수는 총 L 개 이므로, 오실레이터(340) 내에서 연결 가능한 캐패시터의 개수는 총 P * L 개가 된다. 상기 연결되는 캐패시터들의 개수를 조정하기 위하여 N 비트의 디지털 신호 (MOD[N-1:0])가 사용되므로, 도 6a에 나타낸 바와 같이 N = P * L 이 됨을 알 수 있다.
만약 N 비트의 디지털 신호 (MOD[N-1:0])가 써모미터 코드가 아니라 바이너리 데이터인 경우
Figure 112009048063475-PAT00006
= P * L 이 됨을 알 수 있으며, 이 경우에는 N 비트의 디지털 신호(MOD[N-1:0])가 바이너리/써모미터 코드 변환기를 통해 각 딜레이셀에 공급되도록 하여야 한다.
상기 각 LC 오실레이터(601-605)는 기본 LC 공진회로를 구성하는 인덕터(L1),(L2) 및 바렉터(Cr), 상기 LC 공진회로에 구동전원을 공급하기 위한 모스트랜지스터(M1-M4) 및, 전류원을 구성하는 모스트랜지스터(M5,M6), 서로 직렬접속되어 상기 바렉터(Cr)의 일측 단자와 접지단자 사이에 병렬접속되는 캐패시터 및 모 스트랜지스터(CL1,ML1),…,(CLL,MLL), 서로 직렬접속되어 상기 바렉터(Cr)의 타측 단자와 접지단자 사이에 병렬접속되는 캐패시터 및 모스트랜지스터(CR1,MR1),…,(CRL,MRL)로 구성된다.
여기서, 상기 아날로그 전압 콘트롤신호(VCTRL)가 바렉터(Cr)의 제어신호로 공급되고, N 비트의 디지털 신호(MOD[N-1:0]) 중 L(단, L은 1 이상의 자연수) 비트의 디지털신호가 상기 모스트랜지스터(ML1…,MLL),(MR1…,MRL)의 게이트에 공급된다.
상기 아날로그 전압 콘트롤신호(VCTRL)가 상기 각 LC 오실레이터(601-605)의 바렉터(Cr)의 제어신호로 공급되어 그의 정전용량이 조정된다. 이에 따라, 상기 아날로그 전압 콘트롤신호(VCTRL)에 의해 각 LC 오실레이터(601-605) 내에서 인덕터(L1),(L2) 및 바렉터(Cr)로 구성된 기본 LC 공진회로의 발진주파수가 조정되고, 이에 의해 오실레이터(340)의 출력클럭신호(CLKOUT)의 주파수가 조정된다.
이와는 별도로, N 비트의 디지털 신호(MOD[N-1:0]) 중 L 비트의 디지털신호가 상기 모스트랜지스터(ML1…,MLL),(MR1…,MRL)의 게이트에 공급되어 그들의 턴온동작이 제어된다. 이에 따라, 상기 캐패시터(CL1,…,CLL),(CR1,…,CRL) 중에서 상기 L 비트의 디지털신호에 의해 상기 바렉터(Cr)의 일측 단자와 접지단자 사이 및 타측 단자와 접지단자 사이에 각기 병렬접속되는 캐패시터의 개수가 결정되고, 이에 의해 상기 각 LC 오실레이터(601-605)에서의 LC 공진회로의 발진주파수가 조정되고, 이에 의해 오실레이터(340)의 출력클럭신호(CLKOUT)의 주파수가 조정된다.
도 7은 상기 설명에서와 같이 동작하는 스프레드 스펙트럼 클럭 발생기(300)의 시뮬레이션 결과를 나타낸 그래프이다.
여기서, X 축은 시간축이며, Y 축은 상기 스프레드 스펙트럼 클럭 발생기(300)에서 생성한 스프레드 스펙트럼 변조된 출력클럭신호(CLKOUT)의 주파수이다. 여기서 알 수 있듯이, 상기 출력클럭신호(CLKOUT)의 주파수가 시간에 따라서 삼각형 변조 프로파일(triangular modulation profile)에 따라서 디지털 방식으로 미세하게 변조되고 있음을 알 수 있다.
특히, 시뮬레이션 결과 온도에 따른 주파수 변조 비율(modulation ratio)의 민감도 (sensitivity)는 -1.3%/100℃ 이었으며, 전원 전압에 따른 주파수 변조 비율(modulation ratio)의 민감도(sensitivity)는 7.02%/V 로서 민감도(sensitivity)가 모두 매우 작음을 확인할 수 있었다. 그 이유는 N 비트의 디지털 신호(MOD[N-1:0])로 주파수 변조를 하는 본 발명의 스프레드 스펙트럼 클럭 발생기(300)는 스위치로 동작하는 총 N 개의 모스트랜지스터를 디지털 신호(MOD[N-1:0])로 선택적으로 온오프하고, 이에 의해 병렬접속되는 캐패시터의 수가 결정되어 그에 따른 총 정전용량이 결정되고, 이에 의해 클럭신호의 딜레이 시간이나 LC 공진주파수가 결정되어 그에 따른 출력클럭신호(CLKOUT)의 주파수가 변조되기 때문이다.
상기 주파수 변조 비율(modulation ratio)은 도 5b에서와 같이 기본 캐패시터(C0)와 이에 병렬접속되는 상대적으로 적은 정전용량의 캐패시터(C1-CL)의 비율, 또는 도 6b에서와 같이 바렉터(Cr)와 이의 양측 단자에 병렬접속되는 상대적으로 적은 정전용량의 캐패시터(CL1,…,CLL),(CR1,…,CRL)의 비율에 의하여 결정된다.
상기 캐패시터 값들의 비율은 MiM 캐패시터 등으로 구현할 경우 온도, 전원 전압 또는 공정 변화(PVT variation)에 거의 영향을 받지 않는다. 따라서, 본 발명에 의한 스프레드 스펙트럼 클럭 발생기(300)의 주파수 변조 비율은 주변의 온도 변화나, 전원 전압 또는 공정 변화에 별다른 영향을 받지 않는다.
상기 스프레드 스펙트럼 클럭 발생기(300)는 스프레드 스펙트럼 클럭을 발생하는 용도 이외에 다양한 유무선 통신분야에서 FM(Frequency Modulation) 또는 FSK(Frequency Shift Keying) 등의 주파수 변조된 신호를 발생하는데 사용될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 아날로그 주파수 변조 방식을 사용한 종래의 스프레드 스펙트럼 클럭 발생기의 블록도.
도 2는 시그마-델타 주파수 합성기를 사용한 스프레드 스펙트럼 클럭 발생기의 블록도.
도 3은 본 발명에 의한 스프레드 스펙트럼 클럭 발생기의 블록도.
도 4는 본 발명에 의한 또 다른 스프레드 스펙트럼 클럭 발생기의 블록도.
도 5a는 도 3 또는 도 4에서 오실레이터의 구현예를 보인 상세 블록도.
도 5b는 도 5a에서 임의의 딜레이 셀에 대한 상세 회로도.
도 6a는 도 3 또는 도 4에서 오실레이터의 또 다른 구현예를 보인 상세 회로도.
도 6b는 도 6a에서 임의의 LC 오실레이터에 대한 상세 회로도.
도 7은 본 발명에 의한 스프레드 스펙트럼 클럭 발생기의 시뮬레이션 결과를 나타낸 그래프.
***도면의 주요 부분에 대한 부호의 설명***
310 : 위상주파수 검출기 320 : 챠지펌프
330 : 루프 필터 340 : 오실레이터
350-370 : 클럭 분주기 501-505 : 딜레이 셀
601-605 : LC 오실레이터

Claims (12)

  1. 입력클럭신호와 오실레이터로부터 피드백되는 출력클럭신호의 위상 및 주파수를 비교하여 그에 따른 업/다운신호를 출력하는 위상 주파수 검출기와;
    상기 위상 주파수 검출기로부터 입력되는 업/다운신호에 상응되는 전류를 생성하는 챠지 펌프와;
    상기 챠지 펌프로부터 입력되는 전류량에 상응되는 아날로그 전압 콘트롤신호를 출력하는 루프 필터와;
    상기 아날로그 전압 콘트롤신호에 따라 상기 출력클럭신호의 중심 주파수를 조정하고, N 비트의 디지털 신호에 따라 상기 출력클럭신호의 주파수를 스프레드 스펙트럼 변조하는 오실레이터로 구성한 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  2. 제1항에 있어서, 오실레이터는 상기 N 비트의 디지털 신호를 임의의 정해진 시간 간격으로 입력받는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  3. 제1항에 있어서, 오실레이터는 링 타입 오실레이터로서, 상기 아날로그 전압 콘트롤신호와, N 비트의 디지털 신호 중 L 비트에 의해 지연시간이 조정되는 P개의 딜레이 셀들로 구성된 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  4. 제3항에 있어서, N, L 및 P는 N=L*P 의 관계를 갖는 자연수인 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  5. 제3항에 있어서, 딜레이 셀은
    입력되는 클럭신호를 반전출력하는 인버터와;
    상기 인버터의 전류원 소스로 동작하는 복수의 모스트랜지스터와;
    상기 인버터의 출력단에 접속되는 기본 캐패시터 및, 직렬접속된 다수의 캐패시터 및 모스트랜지스터를 포함하고, 상기 인버터의 전류원 소스로 동작하는 복수의 모스트랜지스터는 아날로그 전압 콘트로신호에 의해 구동이 제어되고, 상기 캐패시터와 직렬접속된 다수의 모스트랜지스터의 게이트에 상기 N 비트의 디지털 신호가 공급되도록 구성된 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  6. 제5항에 있어서, 다수의 캐패시터의 정전용량은 상기 기본 캐패시터의 정전용량에 비하여 적은 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  7. 제1항에 있어서, 오실레이터는 링 타입 LC 오실레이터로서 상기 아날로그 전압 콘트롤신호와, 상기 N 비트의 디지털 신호 중 L 비트에 의해 공진주파수가 조정되는 P 개의 LC 오실레이터로 구성된 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  8. 제7항에 있어서, N, L 및 P 는 N=L*P 의 관계를 갖는 자연수인 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  9. 제7항에 있어서, LC 오실레이터는
    기본 LC 공진회로를 구성하는 인덕터(L1),(L2) 및 바렉터(Cr)와;
    상기 LC 공진회로에 구동전원을 공급하기 위한 모스트랜지스터(M1-M4) 및, 전류원을 구성하는 모스트랜지스터(M5,M6)와;
    서로 직렬접속되어 상기 바렉터(Cr)의 일측 단자와 접지단자 사이에 병렬접속되는 캐패시터 및 모스트랜지스터(CL1,ML1),…,(CLL,MLL)와;
    서로 직렬접속되어 상기 바렉터(Cr)의 타측 단자와 접지단자 사이에 병렬접속되는 캐패시터 및 모스트랜지스터(CR1,MR1),…,(CRL,MRL)를 포함하고, 상기 아날로그 전압 콘트롤신호(VCTRL)가 상기 바렉터(Cr)의 제어신호로 공급되고, N 비트의 디지털 신호(MOD[N-1:0]) 중 L 비트의 디지털신호가 상기 모스트랜지스터(ML1…,MLL),(MR1…,MRL)의 게이트에 각기 공급되도록 구성된 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  10. 제1항에 있어서, 스프레드 스펙트럼 클럭 발생기는 FM 또는 FSK의 주파수 변조된 신호를 발생하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  11. 입력클럭신호를 요구된 주파수로 분주하여 위상 주파수 검출기의 일측 입력단자에 출력하는 제1클럭 분주기와;
    출력클럭신호를 분주하여 상기 제1클럭 분주기의 주파수와 동일한 주파수의 신호를 상기 위상 주파수 검출기의 타측 입력단자에 출력하는 제2클럭 분주기와;
    상기 입력클럭신호를 분주하여 스프레드 스펙트럼 변조기에서 필요로 하는 클럭 주파수를 생성하는 제3클럭 분주기와;
    상기 제3클럭 분주기로부터 입력되는 클럭신호를 이용하여 N 비트의 디지털 신호를 생성하는 스프레드 스펙트럼 변조기와;
    상기 제1,2클럭 분주기로부터 입력되는 클럭신호의 위상 및 주파수를 비교하여 그에 따른 업/다운신호를 출력하는 위상 주파수 검출기와;
    상기 위상 주파수 검출기로부터 입력되는 업/다운신호에 상응되는 전류를 생성하는 챠지 펌프와;
    상기 챠지 펌프로부터 입력되는 전류량에 상응되는 아날로그 전압 콘트롤신호를 출력하는 루프 필터와;
    상기 아날로그 전압 콘트롤신호에 따라 상기 출력클럭신호의 중심 주파수를 조정하고, 상기 N 비트의 디지털 신호에 따라 상기 출력클럭신호의 주파수를 스프레드 스펙트럼 변조하는 오실레이터로 구성한 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
  12. 제11항에 있어서, 제1-3클럭 분주기의 분주값은 1 이상의 자연수이고, 스프레드 스펙트럼 클럭 발생기의 변조 주파수, 루프 밴드폭에 의해 결정되는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생기.
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