KR20110002564A - Generating circuit and control method for internal voltage of semiconductor memory device - Google Patents

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Abstract

PURPOSE: An internal voltage generating circuit and a control method thereof are provided to rapidly generate a stable core voltage by rapidly controlling the operation time point of a driving device when the drop phenomenon of the core voltage is generated. CONSTITUTION: An amplifying part(100) monitors an internal voltage and generates an enable signal according to the internal voltage. An internal voltage output driving part(200) is driven by generating the internal voltage after receiving the enable signal. A control part(400) controls the generation speed of the enable signal by being interconnected to the internal voltage. A pre-charging part pre-charges an external power supply part in order to drive a comparison part.

Description

반도체 메모리장치의 내부전압 발생회로 및 제어방법{GENERATING CIRCUIT AND CONTROL METHOD FOR INTERNAL VOLTAGE OF SEMICONDUCTOR MEMORY DEVICE}GENERATING CIRCUIT AND CONTROL METHOD FOR INTERNAL VOLTAGE OF SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치에서 회로 설계에 관한 것으로, 더욱 상세하게는 빠른 응답특성을 갖는 내부전압 발생회로 및 제어방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to circuit design in semiconductor memory devices, and more particularly, to an internal voltage generation circuit and a control method having fast response characteristics.

반도체 메모리장치는, 다양한 분야에서 이용되어지지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되어진다. The semiconductor memory device is used in various fields, but one of them is used to store various kinds of data. Since such semiconductor memory devices are used in various portable devices, including desktop computers and notebook computers, large capacity, high speed, small size, and low power are required.

상기 저전력화에 따른 반도체 메모리장치를 설계하기 위한 하나의 방법으로서 메모리의 코아 영역(Core area)에서 전류소비를 최소한으로 하는 기술이 제시되고 있다. 상기 코아 영역은, 메모리 셀(memory cell)과 비트라인(Bit line) 그리고 워드 라인(word line)들로 구성되고, 극미세화된 디자인룰(design rule)에 따라 설계된다. 따라서 극미세화되고 고주파수 동작이 이루어지는 반도체 메모리장치를 설계하기 위해서는 기본적으로 전원전압이 매우 낮아질 수 밖에 없다.As a method for designing a semiconductor memory device according to the low power, a technology for minimizing current consumption in a core area of a memory has been proposed. The core region is composed of a memory cell, a bit line, and a word line, and is designed according to an extremely fine design rule. Therefore, in order to design a semiconductor memory device that is extremely fine and high frequency operation, the power supply voltage is basically low.

한편, 반도체 메모리 장치는, 일정값 이하의 외부전원전압을 이용하여 장치 내부에서 필요한 크기의 전원을 생성하여 사용하고 있다. 그 중에서도 디램(DRAM)과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우, 셀 데이터를 감지하기 위하여 코아전압(Vcore)을 사용하고 있다. 워드라인이 활성화되면 그 워드라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다. 이러한 수천 개의 비트라인 감지증폭기가 한꺼번에 동작할 때 풀업 전원라인을 사용하고, 사용되는 코아전압단으로부터 많은 양의 전류가 소모된다. On the other hand, the semiconductor memory device generates and uses power of a required size inside the device using an external power supply voltage of a predetermined value or less. In particular, in the case of a memory device using a bit line sensing amplifier such as DRAM, a core voltage Vcore is used to detect cell data. When a word line is activated, data of a plurality of memory cells connected to the word line is transferred to the bit line, and the bit line sense amplifier senses and amplifies the voltage difference between the pair of bit lines. When these thousands of bitline sense amplifiers operate at the same time, they use pull-up power lines and consume large amounts of current from the core voltage stages used.

도 1은 종래 내부전압 발생회로의 상세 구성도를 도시하고 있다. 1 shows a detailed configuration diagram of a conventional internal voltage generation circuit.

도시된 종래 내부전압 발생회로는, 액티브 인에이블신호(EN)에 의해서 구동되어 기준전압(VREFC)과 피드백 코어전압을 비교하고, 그 차에 해당하는 값을 발생, 증폭하는 증폭부(10)와, 액티브 인에이블신호(EN)에 의해서 구동되고 상기 증폭부(10)의 출력에 기초하여 안정된 코어전압을 발생하는 드라이버(20)와, 상기 드라이버(20)에서 출력되는 코어전압을 이용하여 상기 증폭부(10)에 피드백될 코어전압(출력 코어전압의 1/2)을 발생하는 전압분배기(30)을 포함하여 구성한다.The conventional internal voltage generation circuit shown in the figure is driven by an active enable signal EN to compare the reference voltage VREFC with the feedback core voltage and generate and amplify a value corresponding to the difference between the amplifier 10 and The driver 20 is driven by an active enable signal EN and generates a stable core voltage based on the output of the amplifier 10, and the amplification is performed using the core voltage output from the driver 20. And a voltage divider 30 for generating a core voltage (1/2 of an output core voltage) to be fed back to the unit 10.

상기 구성으로 이루어지는 반도체 메모리장치의 내부전압 발생회로는, 뱅크 가 동작할 때 발생하는 액티브 인에이블신호(EN)가 하이상태일 때, 동작을 시작한다. 상기 액티브 인에이블신호는, 증폭부(10)에 입력되어, 접지전원을 연결하는 NMOS 트랜지스터를 턴-온 상태로 제어하면서, 접지전원으로 연결되는 전류통로를 형성한다.The internal voltage generation circuit of the semiconductor memory device having the above configuration starts operation when the active enable signal EN generated when the bank operates is high. The active enable signal is input to the amplifier 10 to form a current path connected to the ground power source while controlling the NMOS transistor connecting the ground power source to the turn-on state.

상기 증폭부(10)는, 제 1 입력을 위한 NMOS 트랜지스터로 기준전압(VREFC)을 입력하고, 제 2 입력을 위한 NMOS 트랜지스터로 하프 코어전압(HALF VOCRE LEVEL)을 입력한다. The amplifier 10 inputs a reference voltage VREFC to an NMOS transistor for a first input and a half core voltage HALF VOCRE LEVEL to an NMOS transistor for a second input.

상기 하프 코어전압이 기준전압보다 높으면, 하프 코어전압이 입력되는 NMOS 트랜지스터가 강하게 턴-온되어서 C' 노드의 레벨이 낮아진다. 상기 C' 노드의 전압이 낮아지면, PMOS 트랜지스터(M1)가 턴-온되면서 D' 노드를 공급전압(VDD)으로 레벨을 끌어올린다. 이렇게 하여 D' 노드가 공급전압 레벨을 유지하는 동안, 드라이버(20) 내 PMOS 트랜지스터는 턴-오프 상태를 갖게 되면서 드라이버(20)에서의 코어전압 발생은 차단되어진다.If the half core voltage is higher than the reference voltage, the NMOS transistor to which the half core voltage is input is strongly turned on to lower the level of the C 'node. When the voltage of the C 'node is lowered, the PMOS transistor M1 is turned on to raise the level of the D' node to the supply voltage VDD. In this way, while the D 'node maintains the supply voltage level, the PMOS transistor in the driver 20 is turned off while the core voltage generation in the driver 20 is blocked.

반대로 하프 코어전압이 기준전압보다 낮으면, 하프 코어전압이 입력되는 NMOS 트랜지스터가 약하게 턴-온되어서 C' 노드의 레벨이 기준전압에 의해서 제어되는 B' 노드보다 높아진다. 상기 B' 노드의 전압이 낮아지면서 PMOS 트랜지스터(M2)가 턴-온되고, 이어서 NMOS 트랜지스터(N1),(N2)가 차례로 턴-온된다. 상기 NMOS 트랜지스터(N2)가 턴-온 되면서 D' 노드의 레벨을 낮추고, 이에 따라 드라이버(20) 내 PMOS 트랜지스터가 턴-온 동작되면서 레벨이 낮아진 코어전압 레벨을 다시 정상 레벨로 유지시킨다.On the contrary, when the half core voltage is lower than the reference voltage, the NMOS transistor to which the half core voltage is input is weakly turned on, so that the level of the C 'node is higher than the B' node controlled by the reference voltage. The PMOS transistor M2 is turned on while the voltage at the B 'node is lowered, and then the NMOS transistors N1 and N2 are sequentially turned on. As the NMOS transistor N2 is turned on, the level of the node D 'is lowered. As a result, the PMOS transistor in the driver 20 is turned on to maintain the lowered core voltage level at the normal level.

이와 같이 종래의 반도체 메모리장치의 내부전압 발생회로는, 피드백전압과 기준전압이 같아질때까지 드라이버(20)의 턴-온/오프 동작이 반복되면서 코어전압의 레벨이 유지될 수 있도록 동작되어진다. As described above, the internal voltage generation circuit of the conventional semiconductor memory device is operated to maintain the core voltage level while repeating the turn-on / off operation of the driver 20 until the feedback voltage and the reference voltage are the same.

한편, 상기와 같이 동작되는 종래 코아전압 발생회로는, 반도체 메모리장치 내부에서 요구하는 내부전류를 충분히 공급하기 위하여, 드라이버(20) 내 구동소자를 대용량을 사용할 수 밖에 없었다. 이러한 부분 때문에 증폭기(10)의 응답속도가 늦어지게 된다. 즉, 증폭기(10)에 부하가 매우 크게 작용하면서 응답속도가 늦어지게 되고, 따라서 대량의 코아전류 소모에 따라 코아전압이 드롭(DROP) 되는 것을 빠르게 보상하지 못하는 문제점이 발생한다. 특히, 액티브 인에이블신호(EN)를 입력받아서 코아전류를 사용할 때마다 일정시간 코아전압이 드롭되는 현상이 발생되고, 이를 방지하기가 어려운 문제가 있다. On the other hand, in the conventional core voltage generation circuit operated as described above, in order to sufficiently supply the internal current required in the semiconductor memory device, the driving element in the driver 20 had to use a large capacity. Because of this part, the response speed of the amplifier 10 becomes slow. That is, the response speed is slowed while the load on the amplifier 10 is very large, and thus a problem of failing to quickly compensate the drop of core voltage (DROP) due to a large core current consumption occurs. In particular, a core voltage drops for a predetermined time every time the core current is used by receiving the active enable signal EN, and it is difficult to prevent this.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 코아전압의 드롭현상을 빠르게 보완하여 안정적인 코아전압을 발생할 수 있는 반도체 메모리장치의 내부전압 발생회로 및 제어방법을 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide an internal voltage generation circuit and a control method of a semiconductor memory device capable of quickly generating a stable core voltage by quickly compensating a drop phenomenon of core voltage.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 내부전압 발생회로는, 내부전압을 감시하고, 내부전압 발생여부에 따른 인에이블신호를 발생하는 증폭수단; 상기 증폭수단의 인에이블신호를 받아 내부전압 발생을 위하여 구동되는 내부전압 출력 드라이버; 내부전압의 변화에 연동되어 상기 증폭수단의 인에이블신호의 발생속도를 조절하는 조절수단을 포함하는 것을 특징으로 한다.An internal voltage generation circuit of a semiconductor memory device according to the present invention for achieving the above object comprises: amplifying means for monitoring the internal voltage and generating an enable signal according to whether the internal voltage is generated; An internal voltage output driver configured to receive an enable signal of the amplifying means and to drive an internal voltage; And adjusting means for controlling the generation speed of the enable signal of the amplifying means in association with the change of the internal voltage.

또한 본 발명의 다른 실시예에 따른 반도체 메모리장치의 내부전압 발생회로는, 내부전압을 비교, 감시하는 증폭부 내부에서 내부전압 발생출력이 드롭되는 방향과 같은 방향으로 움직이는 노드와, 내부전압 출력발생노드 사이에 캐패시터를 연결하여, 상기 증폭부의 응답 속도를 빠르게 제어하는 것을 특징으로 한다.In addition, the internal voltage generation circuit of the semiconductor memory device according to another embodiment of the present invention includes a node moving in the same direction as the direction in which the internal voltage generation output is dropped in the amplifying unit for comparing and monitoring the internal voltage, and the internal voltage output generation. By connecting a capacitor between the nodes, it characterized in that to control the response speed of the amplification unit fast.

그리고 본 발명에 따른 반도체 메모리장치의 내부전압 발생 제어방법은, 내부전압을 감시하고, 내부전압 발생여부에 따른 인에이블신호를 발생하는 제 1 단 계; 상기 인에이블신호를 받아 내부전압 발생을 위하여 구동되는 제 2 단계; 상기 제 2 단계에서 발생되는 내부전압의 변화에 연동되어 상기 인에이블신호의 발생속도를 조절하는 제 3 단계를 포함하여 이루어지는 것을 특징으로 한다.The method for controlling internal voltage generation of a semiconductor memory device according to the present invention includes: a first step of monitoring an internal voltage and generating an enable signal according to whether an internal voltage is generated; A second step of receiving the enable signal and driving the internal voltage to generate an internal voltage; And a third step of adjusting the generation speed of the enable signal in association with the change of the internal voltage generated in the second step.

본 발명은 코어전압의 드롭현상이 발생했을 때, 내부전압 발생을 위한 구동소자의 동작시점을 빠르게 제어하여, 전체적인 응답속도를 빠르게 조절한다. 이를 위해서 구동소자에 흐르는 드라이빙 전류가 전압 드롭에 응답하여 흐르기 시작하는 시점이 당겨지도록 제어한다. 따라서 본 발명은 전압 드롭 현상이 발생하더라도 빠른 시간 내에 안정적인 코아전압을 발생시키는 것이 가능하게 되는 효과를 얻을 수 있다. According to the present invention, when a drop of the core voltage occurs, the operation time of the driving device for generating the internal voltage is quickly controlled, and the overall response speed is quickly adjusted. To this end, the driving current flowing through the driving element is controlled to be pulled to start the flow in response to the voltage drop. Therefore, the present invention can obtain the effect that it is possible to generate a stable core voltage in a short time even if a voltage drop phenomenon occurs.

이하 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리장치의 내부전압 발생회로의 실시예에 대하여 자세하게 살펴보기로 한다.Hereinafter, an embodiment of an internal voltage generation circuit of a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 반도체 메모리장치의 내부전압 발생회로의 블록 구성도를 도시하고 있다. 2 is a block diagram of an internal voltage generation circuit of a semiconductor memory device according to an embodiment of the present invention.

도시된 본 발명의 내부전압 발생회로는, 액티브 인에이블신호(EN)에 의해서 구동되어 기준전압(VREFC)과 피드백 코어전압을 비교하고, 그 차에 해당하는 값을 발생, 증폭하는 증폭부(100)와, 액티브 인에이블신호(EN)에 의해서 구동되고 상기 증폭부(100)의 출력에 기초하여 안정된 코어전압을 발생하는 드라이버(200)와, 상기 드라이버(200)에서 출력되는 코어전압을 이용하여 상기 증폭부(100)에 피드백될 코어전압(출력 코어전압의 1/2)을 발생하는 전압분배기(300)을 포함하여 구성한다.The internal voltage generating circuit of the present invention is driven by the active enable signal EN to compare the reference voltage VREFC with the feedback core voltage and generate and amplify a value corresponding to the difference. ), A driver 200 driven by an active enable signal EN and generating a stable core voltage based on the output of the amplifier 100, and a core voltage output from the driver 200. And a voltage divider 300 for generating a core voltage (half of an output core voltage) to be fed back to the amplifier 100.

또한, 본 발명은 상기 증폭부(100)의 B 노드와 출력단(VCORE) 사이에 캐패시터(400)가 더 추가되어진다. 상기 캐패시터(400)는, 증폭부(100)의 전류 소모량을 증대시키지 않으면서 코아전압의 전압 드롭을 빠르게 보완하여 안정적인 코아전압을 발생하기 위한 것이다. 이를 위해서 출력 코아전압의 드롭되는 방향과 같은 방향으로 움직이는 노드를 증폭부(100)에서 캐패시터(400)로 연결하여 커플링 효과로 증폭부(100)의 응답 속도를 빠르게 한다. In the present invention, a capacitor 400 is further added between the B node of the amplifier 100 and the output terminal VCORE. The capacitor 400 is to generate a stable core voltage by quickly supplementing the voltage drop of the core voltage without increasing the current consumption of the amplifier 100. To this end, a node moving in the same direction as the dropping direction of the output core voltage is connected from the amplifier 100 to the capacitor 400 to increase the response speed of the amplifier 100 by a coupling effect.

본 발명의 보다 상세한 구성을 살펴보면, 상기 증폭부(100)는, 도 2에 도시하고 있는 바와 같이, 이중의 전류 미러형으로 구성되고 있다. 그리고 뱅크 동작시 인에이블되는 액티브 인에이블신호(ACT_EN)에 의해서 인에이블되도록 구성되고 있다. 상기 액티브 인에이블신호도 이중으로 인가되도록 구성되고 있다. 그리고 코아 전압단 전위의 1/2 레벨인 하프 코아 전압으로 구성되는 피드백전압과 기준전압(VREFC)(목표 코아전압의 1/2 레벨; 0.75V)을 차동 비교하는 비교부의 구성으로 이루어지고 있다.Looking at a more detailed configuration of the present invention, the amplifier 100, as shown in Figure 2, is configured of a dual current mirror type. And it is configured to be enabled by the active enable signal (ACT_EN) is enabled during the bank operation. The active enable signal is also configured to be applied in duplicate. And it consists of the structure of the comparator which differentially compares the feedback voltage comprised with the half core voltage which is 1/2 level of the core voltage terminal potential, and the reference voltage VREFC (half level of target core voltage; 0.75V).

상기 드라이버(200)는, 도 2에 도시하고 있는 바와 같이, 코어전압 발생을 위해 구동되는 구동 모스 트랜지스터를 포함하고 있다. 상기 구동 모스 트랜지스터들은, PMOS 트랜지스터로 구성된다. 그리고 상기 드라이버(200)는, 뱅크 동작시 인에이블되는 액티브 인에이블신호(ACT_EN)에 의해서 인에이블되도록 구성되고 있다.As shown in FIG. 2, the driver 200 includes a driving MOS transistor driven to generate a core voltage. The driving MOS transistors are composed of PMOS transistors. The driver 200 is configured to be enabled by an active enable signal ACT_EN enabled during a bank operation.

상기 전압 분배기(300)는, 도 2에 도시하고 있는 바와 같이, 상기 드라이버(200)에서 출력되는 코아 전압을 전압 분배하고, 출력되는 코아 전압의 감시에 이용될 코아 전압단 전위의 1/2 레벨인 피드백전압을 발생하여 상기 증폭부(100)로 전달한다. 상기 전압 분배기(300)는, 트랜지스터를 이용하여 전압을 분배하고 있다. As illustrated in FIG. 2, the voltage divider 300 divides a voltage of a core voltage output from the driver 200 and a half level of a core voltage terminal potential to be used for monitoring the output core voltage. A feedback voltage is generated and transferred to the amplifier 100. The voltage divider 300 distributes the voltage using a transistor.

상기 구성으로 이루어지는 본 발명의 반도체 메모리장치의 내부전압 발생회로는, 뱅크가 동작할 때 발생하는 액티브 인에이블신호(EN)가 하이상태일 때, 동작을 시작한다. 상기 액티브 인에이블신호는, 증폭부(100)에 입력되어, 접지전원을 연결하는 NMOS 트랜지스터를 턴-온 상태로 제어하면서, 접지전원으로 연결되는 전류통로를 형성한다. The internal voltage generation circuit of the semiconductor memory device of the present invention having the above configuration starts operation when the active enable signal EN generated when the bank is operated is high. The active enable signal is input to the amplifier 100 to form a current path connected to the ground power source while controlling the NMOS transistor connecting the ground power source to be turned on.

상기 증폭부(100)는, 제 1 입력을 위한 NMOS 트랜지스터로 기준전압(VREFC)을 입력하고, 제 2 입력을 위한 NMOS 트랜지스터로 하프 코어전압(HALF VOCRE LEVEL)을 입력한다. 이때 입력되는 하프 코어전압의 레벨이 상기 액티브 동작으로 코아전류가 소모되면서 낮아진다. The amplifier 100 inputs a reference voltage VREFC to an NMOS transistor for a first input and a half core voltage HALF VOCRE LEVEL to an NMOS transistor for a second input. At this time, the level of the input half-core voltage is lowered as the core current is consumed by the active operation.

따라서 상기 하프 코어전압이 기준전압보다 낮으면, 하프 코어전압이 입력되는 NMOS 트랜지스터가 약하게 턴-온되어서 C 노드의 레벨이 기준전압에 의해서 제어되는 B 노드보다 높아진다. 상기 B 노드의 전압이 낮아지면서 PMOS 트랜지스터(M12) 가 턴-온되고, 이어서 NMOS 트랜지스터(N11),(N12)가 차례로 턴-온된다. Therefore, when the half core voltage is lower than the reference voltage, the NMOS transistor to which the half core voltage is input is weakly turned on, so that the level of the C node is higher than the B node controlled by the reference voltage. As the voltage at the node B decreases, the PMOS transistor M12 is turned on, and the NMOS transistors N11 and N12 are turned on in turn.

상기 NMOS 트랜지스터(N12)가 턴-온 되면서 D 노드의 레벨을 낮추고, 이에 따라 드라이버(200) 내 PMOS 트랜지스터가 턴-온 동작되면서 레벨이 낮아진 코어전압 레벨을 다시 정상 레벨로 유지시킨다. As the NMOS transistor N12 is turned on, the level of the D node is lowered. As a result, the PMOS transistor in the driver 200 is turned on to maintain the lowered core voltage level at the normal level.

상기 하프 코어전압이 기준전압보다 높으면, 하프 코어전압이 입력되는 NMOS 트랜지스터가 강하게 턴-온되어서 C 노드의 레벨이 낮아진다. 상기 C 노드의 전압이 낮아지면, PMOS 트랜지스터(M11)가 턴-온되면서 D 노드를 공급전압(VDD)으로 레벨을 끌어올린다. 이렇게 하여 D 노드가 공급전압 레벨을 유지하는 동안, 드라이버(200) 내 PMOS 트랜지스터는 턴-오프 상태를 갖게 되면서 드라이버(200)에서의 코어전압 발생은 차단되어진다.If the half core voltage is higher than the reference voltage, the NMOS transistor to which the half core voltage is input is strongly turned on to lower the level of the C node. When the voltage of the C node decreases, the PMOS transistor M11 is turned on to raise the level of the D node to the supply voltage VDD. In this way, while the D node maintains the supply voltage level, the PMOS transistor in the driver 200 is turned off while the core voltage generation in the driver 200 is blocked.

이와 같이 반도체 메모리장치의 내부전압 발생회로는, 피드백전압과 기준전압이 같아질때까지 드라이버(200)의 턴-온/오프 동작이 반복되면서 코어전압의 레벨이 유지될 수 있도록 동작되어진다. As such, the internal voltage generation circuit of the semiconductor memory device is operated to maintain the core voltage level while repeating the turn-on / off operation of the driver 200 until the feedback voltage and the reference voltage are the same.

한편, 상기 액티브 인에이블신호에 의해서 코아전류가 소모되면서 코아전압 레벨이 낮아진다. 이때의 각 부의 동작상태를 종래와 비교해서 도 3에 도시하고 있다. 상기 코아전압 레벨이 낮아지면, 그에 비례하여 하프 코어전압 레벨도 낮아진다.On the other hand, the core voltage level is lowered as the core current is consumed by the active enable signal. The operation state of each part at this time is shown in FIG. 3 compared with the prior art. When the core voltage level is lowered, the half core voltage level is lowered in proportion to the core voltage level.

상기 증폭부(100)는, 제 1 입력을 위한 NMOS 트랜지스터로 기준전압(VREFC)을 입력하고, 제 2 입력을 위한 NMOS 트랜지스터로 하프 코어전압(HALF VOCRE LEVEL)을 입력한다. 이때 입력되는 하프 코어전압의 레벨이 상기 액티브 동작으로 코아전류가 소모되면서 낮아진다(도 3의 a). The amplifier 100 inputs a reference voltage VREFC to an NMOS transistor for a first input and a half core voltage HALF VOCRE LEVEL to an NMOS transistor for a second input. At this time, the level of the input half-core voltage is lowered as the core current is consumed by the active operation (a of FIG. 3).

상기 하프 코아전압 레벨(A)이 내려가면, C 노드의 전압 레벨은 올라가게 되는데, 이때 커플링 캐패시터(400)가 B 노드의 전압을 종래와 비교하여 더 낮게 내려준다(도 3의 b). 이와 상대적으로 C 노드의 레벨 변화에 따른 슬로프(SLOPE)는, 종래와 비교하여 더 급경사로 조절된다(도 3의 c). 즉, C 노드의 슬로프가 종래보다 코아전압 변화에 빠르게 응답하면서 코아전압 변화에 따른 증폭부(100)의 응답속도를 증대시킨다. When the half core voltage level A is lowered, the voltage level of the node C is increased, at which time the coupling capacitor 400 lowers the voltage of the node B lower than that of the conventional node (b of FIG. 3). On the other hand, the slope SLOPE according to the level change of the C node is more steeply adjusted than in the related art (FIG. 3C). That is, while the slope of the C node responds faster to the core voltage change than before, the response speed of the amplifier 100 according to the core voltage change is increased.

이와 함께, 증폭부(100)의 빠른 응답 속도로 인하여, D 노드의 전압 레벨이 내려가는 시작 시점도 빨라진다(도 3의 d). 따라서 드라이버(200) 내 PMOS 트랜지스터에 흐르는 드라이빙 전류(IVCORE)가 코아전압 드롭 현상에 응답하여 흐르는 시작 시점이 빨라지므로 전체적인 응답속도가 빨라지는 효과를 가져온다(도 3의 e).In addition, due to the fast response speed of the amplifier 100, the start time of the voltage level of the D node is lowered (d in FIG. 3). Therefore, since the start time of the driving current IVCORE flowing in the PMOS transistor in the driver 200 flows in response to the core voltage drop phenomenon, the overall response speed is increased (e) of FIG. 3.

도 4는 종래와 본 발명의 각 공급전원, 온도, 스큐(SKEW)에 따른 시물레이션 비교 결과를 도시하고 있다. 본 발명은, TT 25도, VDD 1.25볼트 조건에서, 종래 7.82n에서 2.18n로 나타나며, 종래 대비 1/4 정도 매우 빠르게 응답함을 확인할 수 있다. 이때 응답시점의 기준은 IVCORE가 1mA 흐르는 시점을 응답시작으로 정의한다.4 shows simulation results according to the conventional power supply, temperature, and skew of the present invention. In the present invention, TT 25 degrees, VDD 1.25 volts conditions, it can be seen that the conventional 7.82n to 2.18n, and responds very quickly about 1/4 compared to the conventional. At this time, the response time is defined as the response start when IVCORE flows by 1mA.

그리도 도 5는 실제 IVCORE 전류를 사용한 것을 가정한 시뮬레이션 결과를 도시하고 있다. IVCORE 1mA를 펄스로 사용하였을 때, VCORE 드롭 양이 빠른 응답 으로 인하여 종래보다 절반으로 드롭되는 것을 확인할 수 있다. 즉, 종래는 PEAK TO PEAK 가 4.47mV 이고, 본 발명은 PEAK TO PEAK가 2.01mV로 검출된다. 또한 코아전압이 안정화되는데 걸리는 시간도 종래 대비 빨라졌음을 확인 가능하다. FIG. 5 shows simulation results assuming that the actual IVCORE current is used. When IVCORE 1mA is used as the pulse, it can be seen that the amount of VCORE drop is dropped by half due to the fast response. That is, conventionally, the PEAK TO PEAK is 4.47 mV, and the present invention detects the PEAK TO PEAK as 2.01 mV. In addition, it can be confirmed that the time taken for the core voltage to stabilize is faster than before.

이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 전압 드롭에 연동되어 빠른 시간 내에 안정적인 코아전압을 발생을 제어할 수 있도록 할 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다. Preferred embodiments of the present invention described above are disclosed for the purpose of illustration, and can be linked to the voltage drop to control the generation of a stable core voltage in a short time. Therefore, those skilled in the art will be able to improve, change, substitute or add other embodiments within the technical spirit and scope of the present invention disclosed in the appended claims.

도 1은 종래 기술에 따른 내부전압 상세 회로도,1 is a detailed circuit diagram of an internal voltage according to the prior art;

도 2는 본 발명의 일 실시예에 따른 내부전압 발생회로의 상세 회로도.2 is a detailed circuit diagram of an internal voltage generation circuit according to an embodiment of the present invention.

도 3은 본 발명의 내부전압 발생회로의 각 부의 동작 파형도,3 is an operation waveform diagram of each part of the internal voltage generation circuit of the present invention;

도 4,5는 본 발명과 종래회로를 비교하여 시뮬레이션한 예시도.4 and 5 are exemplary diagrams comparing the present invention with a conventional circuit.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 증폭부 200 : 드라이버100: amplification unit 200: driver

300 : 전압 분배기 400 : 조절부300: voltage divider 400: control unit

Claims (18)

내부전압을 감시하고, 내부전압 발생여부에 따른 인에이블신호를 발생하는 증폭수단;Amplifying means for monitoring an internal voltage and generating an enable signal according to whether an internal voltage is generated; 상기 증폭수단의 인에이블신호를 받아 내부전압 발생을 위하여 구동되는 내부전압 출력 드라이버;An internal voltage output driver configured to receive an enable signal of the amplifying means and to drive an internal voltage; 내부전압의 변화에 연동되어 상기 증폭수단의 인에이블신호의 발생속도를 조절하는 조절수단을 포함하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.And an adjusting means for controlling the generation speed of the enable signal of the amplifying means in association with the change of the internal voltage. 제 1 항에 있어서,The method of claim 1, 상기 증폭수단은, 기준전압과 피드백 내부전압을 비교하는 비교부;The amplifying means includes a comparison unit for comparing a reference voltage and a feedback internal voltage; 상기 비교부를 인에이블시키는 제어스위칭부;A control switching unit for enabling the comparison unit; 상기 비교부의 동작이 이루어질 수 있도록 외부 공급전원을 프리차지하는 프리차지부를 포함하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.And a precharge unit configured to precharge an external supply power so that the comparator can operate. 제 2 항에 있어서,The method of claim 2, 상기 비교부는, 발생된 내부전압의 약 1/2 정도를 피드백 전압으로 입력하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.And the comparing unit inputs about 1/2 of the generated internal voltage as a feedback voltage. 제 3 항에 있어서, The method of claim 3, wherein 상기 비교부는, 이중의 전류 미러형으로 구성된 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.And the comparing unit is configured as a double current mirror type. 제 3 항에 있어서,The method of claim 3, wherein 상기 비교부의 구동소자는, 모스 트랜지스터를 이용하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.And the MOS transistor is used as a driving element of the comparing unit. 제 1 항에 있어서,The method of claim 1, 상기 드라이버는, 뱅크 액티브 인에이블신호에 의해서 드라이버의 동작을 가능하게 하는 인에이블부를 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.And the driver further comprises an enable unit for enabling the driver to operate according to a bank active enable signal. 제 6 항에 있어서,The method of claim 6, 상기 구동소자는, PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.And the drive element is a PMOS transistor. 제 1 항에 있어서,The method of claim 1, 상기 조절수단은, 상기 내부전압의 변화량과 같은 방향으로 움직이도록 구성한 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.And the adjusting means is configured to move in the same direction as the change amount of the internal voltage. 제 8 항에 있어서,The method of claim 8, 상기 조절수단은, 상기 증폭수단과 상기 내부전압 출력 드라이버 사이에 연결된 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.And the adjusting means is connected between the amplifying means and the internal voltage output driver. 제 9 항에 있어서,The method of claim 9, 상기 조절수단은, 상기 증폭수단의 제 1 출력노드와 상기 출력 드라이버의 사이에 연결된 캐패시터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.And the adjusting means comprises a capacitor connected between the first output node of the amplifying means and the output driver. 제 1 항에 있어서, The method of claim 1, 상기 내부전압 출력 드라이버의 출력전압을 전압분배하고, 상기 증폭수단으로 제공하는 전압분배수단을 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.And voltage dividing means for dividing an output voltage of the internal voltage output driver and providing the amplifying means to the amplifying means. 제 11 항에 있어서,The method of claim 11, 상기 전압분배수단은, 상기 내부전압 출력 드라이브의 출력단과 접지전원 사이에 저항성 트랜지스터를 연결한 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.And the voltage dividing means connects a resistive transistor between an output terminal of the internal voltage output drive and a ground power supply. 내부전압을 감시하고, 내부전압 발생여부에 따른 인에이블신호를 발생하는 제 1 단계;A first step of monitoring an internal voltage and generating an enable signal according to whether an internal voltage is generated; 상기 인에이블신호를 받아 내부전압 발생을 위하여 구동되는 제 2 단계;A second step of receiving the enable signal and driving the internal voltage to generate an internal voltage; 상기 제 2 단계에서 발생되는 내부전압의 변화에 연동되어 상기 인에이블신호의 발생속도를 조절하는 제 3 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생방법.And a third step of controlling the generation speed of the enable signal in association with the change of the internal voltage generated in the second step. 제 13 항에 있어서,The method of claim 13, 상기 제 2 단계에서 발생되는 내부전압을 피드백시키는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생방법.And feeding back the internal voltage generated in the second step. 제 13 항에 있어서,The method of claim 13, 상기 제 3 단계는, 내부전압의 변화량과 같은 방향으로 움직이는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생방법.The third step is an internal voltage generation method of a semiconductor memory device, characterized in that moving in the same direction as the amount of change of the internal voltage. 제 13 항에 있어서, The method of claim 13, 뱅크 액티브 동작에 의해서 상기 제 1,2 단계의 동작을 제어하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생방법.And controlling the operations of the first and second steps by a bank active operation. 내부전압을 비교, 감시하는 증폭부 내부에서 내부전압 발생출력이 드롭되는 방향과 같은 방향으로 움직이는 노드와, 내부전압 출력발생노드 사이에 캐패시터를 연결하여, 상기 증폭부의 응답 속도를 빠르게 제어하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.A capacitor is connected between the node moving in the same direction as the direction in which the internal voltage generation output is dropped and the capacitor is connected to the internal voltage output generation node to compare and monitor the internal voltage, thereby rapidly controlling the response speed of the amplifier. An internal voltage generation circuit of a semiconductor memory device. 제 17 항에 있어서, The method of claim 17, 상기 캐패시터는, 내부전압 발생을 위해 구동되는 드라이버 내 드라이빙 전류의 흐르는 시점을 조절하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.The capacitor is an internal voltage generation circuit of the semiconductor memory device, characterized in that for controlling the flow of the driving current in the driver driven to generate the internal voltage.
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