KR20100133749A - Semiconductor device and operating method thereof - Google Patents

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곽진석
장성진
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삼성전자주식회사
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Abstract

PURPOSE: A semiconductor device and a driving method thereof are provided to increase data sensing margin by supplying boosted second voltage based on an external voltage after a first voltage is supplied. CONSTITUTION: A sense amplifier(160) senses and amplifies voltage difference between a first data line and a second data line. A voltage supply circuit(180) supplies voltages generated based on an external voltage to the sense amplifier. The voltage supply circuit includes a voltage generation circuit and a voltage supply control circuit. An address buffer(120) buffers the inputted address signal with a controller(130), a low decoder, and a column decoder. The controller receives the address signal and controls the address signal based on writing, reading, and erasing commands.

Description

반도체 장치 및 그 구동 방법{Semiconductor device and operating method thereof}Semiconductor device and operating method thereof

본 발명은 반도체 장치 관한 것으로, 보다 상세하게는 저전압 구동으로 인하여 감소된 데이터 센싱 마진을 확보하기 위한 반도체 장치의 데이터 센싱 기술에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a data sensing technology of a semiconductor device for securing a reduced data sensing margin due to low voltage driving.

반도체 메모리, 예컨대, DRAM(Dynamic Random Access Memory), 제조 공정은 하나의 웨이퍼(wafer)에서 보다 많은 칩을 집적하기 위하여 점점 미세화(shrink)되고 있다. 현재 50nm 공정을 사용하는 DRAM이 양산 중에 있으나 그 공정은 향후 40nm, 30nm로 더욱더 미세화될 것이다.Semiconductor memories, such as Dynamic Random Access Memory (DRAM), manufacturing processes, are increasingly shrinking to integrate more chips on a single wafer. Currently, DRAM using 50nm process is in mass production, but the process will be further refined to 40nm and 30nm in the future.

반도체 제조 공정의 미세화에 의하여 집적도는 증가하지만 셀의 면적이 점점 작아져서 셀 전하(cell charge)를 저장하기 위한 셀 커패시터(cell capacitor) 용량 확보는 어려워진다. 또한, DRAM 시장의 추세에 따라 DDR3, DDR4 이상으로 기술이 발달할 경우 외부에서 DRAM으로 공급되는 동작 전압도 점점 낮아질 것이다. 현재 양산 제품인 DDR3의 동작 전압은 약 1.5V 전후인데, DDR4의 동작 전압은 1.2V 이하가 될 것이다.As the semiconductor manufacturing process becomes smaller, the degree of integration increases, but the area of the cell becomes smaller, making it difficult to secure a cell capacitor capacity for storing cell charge. In addition, if the technology advances beyond DDR3 and DDR4 according to the trend of the DRAM market, the operating voltage supplied to DRAM from outside will also gradually decrease. The production voltage of DDR3, which is currently in production, is around 1.5V, and DDR4 will be below 1.2V.

통상적으로 DRAM 제조 공정의 미세화와 시스템 요구에 따른 DRAM에 공급되는 외부 전압이 낮아지면, 메모리 코어 어레이의 동작 전압도 낮아진다. 그러나 DRAM 제조 공정의 미세화에 따른 충분한 셀 커패시턴스 확보의 어려움으로 인하여 데이터 센싱을 위한 비트 라인과 상보 비트 라인의 전압 차이가 감소하게 된다.Typically, when the external voltage supplied to the DRAM due to the miniaturization of the DRAM manufacturing process and the system requirements is lowered, the operating voltage of the memory core array is also lowered. However, due to the difficulty in securing sufficient cell capacitance due to the miniaturization of the DRAM manufacturing process, the voltage difference between the bit line and the complementary bit line for data sensing is reduced.

이는 메모리 셀에 저장된 데이터 센싱을 수행하는 센스 엠프의 입력 전압이 감소하는 것을 의미하며, 결과적으로 DRAM 코어의 데이터 센싱 마진을 감소시키는 원인이 된다.This means that the input voltage of the sense amplifier that performs data sensing stored in the memory cell is reduced, and as a result, the data sensing margin of the DRAM core is reduced.

따라서 본 발명이 이루고자 하는 기술적인 과제는 제조 공정의 미세화와 저동작 전압에 의하여 감소할 수 있는 데이터 센싱 마진을 증가시킬 수 있는 반도체 장치 및 그 제어 방법을 제공하는 것이다.Accordingly, a technical object of the present invention is to provide a semiconductor device and a method of controlling the same, which can increase a data sensing margin that can be reduced by miniaturization of a manufacturing process and a low operating voltage.

상기 기술적 과제를 달성하기 위한 반도체 장치는 센스 엠프 및 전압 공급 회로를 포함할 수 있다. 상기 센스 엠프는 제1 데이터 라인과 제2 데이터 라인 사이의 전압 차이를 센싱하여 증폭할 수 있다. 상기 전압 공급 회로는 외부 전압에 기초하여 발생하는 전압들을 상기 센스 엠프에 공급할 수 있다. 이때, 상기 전압 공급 회로는 상기 센스 엠프의 데이터 센싱 동작 시 상기 센스 엠프에 상기 외부 전압의 레벨보다 낮은 전압 레벨을 갖는 제1 전압을 공급한 다음 상기 외부 전압에 기초하여 승압된 제2 전압을 공급할 수 있다.The semiconductor device for achieving the above technical problem may include a sense amplifier and a voltage supply circuit. The sense amplifier may sense and amplify a voltage difference between the first data line and the second data line. The voltage supply circuit may supply voltages generated based on an external voltage to the sense amplifier. The voltage supply circuit may supply a first voltage having a voltage level lower than that of the external voltage to the sense amplifier during a data sensing operation of the sense amplifier, and then supply a boosted second voltage based on the external voltage. Can be.

상기 전압 공급 회로는 전압 발생 회로 및 전압 공급 제어 회로를 포함할 수 있다. 상기 전압 발생 회로는 상기 외부 전압에 기초하여 상기 제1 전압 및 상기 제2 전압을 발생할 수 있다. 상기 전압 공급 제어 회로는 기준 전압에 기초하여 상기 제1 전압 또는 상기 제2 전압을 선택적으로 상기 센스 엠프에 공급하는 전압 공급 제어 회로를 포함할 수 있다.The voltage supply circuit may include a voltage generation circuit and a voltage supply control circuit. The voltage generation circuit may generate the first voltage and the second voltage based on the external voltage. The voltage supply control circuit may include a voltage supply control circuit for selectively supplying the first voltage or the second voltage to the sense amplifier based on a reference voltage.

상기 전압 발생 회로는 상기 전압 발생 회로의 출력 전압의 레벨을 검출하는 디텍터, 상기 디텍터의 검출 결과에 기초하여 동작하는 오실레이터, 및 상기 오실 레이터의 출력 신호에 기초하여 상기 전압 발생 회로의 출력 단자로 전하 펌핑 동작을 수행하는 전하 펌프를 포함할 수 있다. 상기 전압 발생 회로는 상기 전압 발생 회로의 출력 단자와 접지 전압 라인 사이에 접속되는 커패시터를 더 포함할 수 있다.The voltage generator circuit charges an output terminal of the voltage generator circuit based on a detector for detecting a level of an output voltage of the voltage generator circuit, an oscillator operating based on a detection result of the detector, and an output signal of the oscillator. It may include a charge pump for performing the pumping operation. The voltage generator circuit may further include a capacitor connected between an output terminal of the voltage generator circuit and a ground voltage line.

상기 전압 공급 제어 회로는 비교기 및 스위치 회로를 포함할 수 있다. 상기 비교기는 상기 기준 전압과 상기 전압 공급 회로의 출력 전압의 전압 레벨을 비교하고, 그 비교 결과를 출력할 수 있다. 상기 스위치 회로는 상기 비교 결과에 기초하여 상기 제1 전압 또는 상기 제2 전압을 선택적으로 상기 센스 엠프에 공급할 수 있다. 상기 스위치 회로는 상기 비교 결과에 기초하여 상기 제1 전압을 상기 센스 엠프로 공급하는 제1 스위치 회로 및 상기 비교 결과에 기초하여 상기 제2 전압을 상기 센스 엠프로 선택적으로 공급하는 제2 스위치 회로를 포함할 수 있다.The voltage supply control circuit may include a comparator and a switch circuit. The comparator may compare the voltage level of the reference voltage and the output voltage of the voltage supply circuit, and output the comparison result. The switch circuit may selectively supply the first voltage or the second voltage to the sense amplifier based on the comparison result. The switch circuit may include a first switch circuit for supplying the first voltage to the sense amplifier based on the comparison result, and a second switch circuit for selectively supplying the second voltage to the sense amplifier based on the comparison result. It may include.

상기 기술적 과제를 해결하기 위한 반도체 장치는 센스 엠프 및 전압 공급 회로를 포함할 수 있다. 상기 센스 엠프는 제1 데이터 라인과 제2 라인 사이의 전압 차이를 센싱하여 증폭할 수 있다. 상기 전압 공급 회로는 외부 전압에 기초하여 발생하는 전압들을 상기 센스 엠프에 공급할 수 있다. 이때, 상기 전압 공급 회로는 상기 센스 엠프의 데이터 센싱 동작 시 상기 센스 엠프에 상기 외부 전압에 기초하여 승압된 전압을 공급할 수 있다.The semiconductor device for solving the above technical problem may include a sense amplifier and a voltage supply circuit. The sense amplifier may sense and amplify a voltage difference between the first data line and the second line. The voltage supply circuit may supply voltages generated based on an external voltage to the sense amplifier. In this case, the voltage supply circuit may supply a voltage boosted based on the external voltage to the sense amplifier during a data sensing operation of the sense amplifier.

상기 기술적 과제를 해결하기 위한 반도체 장치 구동 방법은 외부 전압에 기초하여 상기 외부 전압의 레벨보다 낮은 전압 레벨을 갖는 제1 전압 및 상기 외부 전압에 기초하여 승압된 제2 전압을 발생하는 단계; 상기 제1 전압에 기초하여 데 이터 센싱 동작을 수행한 다음 상기 제2 전압에 기초하여 데이터 센싱 동작을 수행하는 단계를 포함할 수 있다.According to an aspect of the present invention, there is provided a method of driving a semiconductor device, the method comprising: generating a first voltage having a voltage level lower than a level of the external voltage based on an external voltage and a second voltage boosted based on the external voltage; The method may include performing a data sensing operation based on the first voltage and then performing a data sensing operation based on the second voltage.

상기 반도체 장치의 구동 방법은 기준 전압에 기초하여 상기 제1 전압 또는 상기 제2 전압을 데이터 센싱 동작을 수행하는 센스 엠프에 선택적으로 공급하는 단계를 더 포함할 수 있다.The driving method of the semiconductor device may further include selectively supplying the first voltage or the second voltage to a sense amplifier performing a data sensing operation based on a reference voltage.

상기 기술적 과제를 해결하기 위한 반도체 장치의 구동 방법은 외부 전압에 기초하여 상기 외부 전압의 레벨보다 높은 전압 레벨을 갖는 승압된 전압을 발생하는 단계 및 상기 승압된 전압에 기초하여 제1 데이터 라인과 제2 라인 사이의 전압 차이를 센싱하여 증폭하는 단계를 포함할 수 있다.According to an aspect of the present disclosure, a method of driving a semiconductor device may include generating a boosted voltage having a voltage level higher than that of the external voltage based on an external voltage, and generating a first data line and a first data line based on the boosted voltage. And sensing and amplifying a voltage difference between the two lines.

상술한 바와 같이 본 발명의 실시예에 따른 반도체 장치 및 그 구동 방법에 공정의 미세화 및 저동작 전압에 의하여 감소될 수 있는 데이터 센싱 마진을 개선할 수 있으며, 데이터 센싱 속도를 증가시킬 수 있으며, 나아가 동작 전류를 감소시킬 수 있는 효과가 있다.As described above, the semiconductor device and the driving method thereof according to the embodiment of the present invention can improve the data sensing margin, which can be reduced by the miniaturization of the process and the low operating voltage, and can increase the data sensing speed. There is an effect that can reduce the operating current.

본 발명과 본 발명의 동작상의 이점 및 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects attained by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.

본 명세서에 있어서는 어느 하나의 구성요소가 다른 구성요소로 데이터 또는 신호를 '전송'하는 경우에는 상기 구성요소는 상기 다른 구성요소로 직접 상기 데 이터 또는 신호를 전송할 수 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 데이터 또는 신호를 상기 다른 구성요소로 전송할 수 있음을 의미한다.In the present specification, when one component 'transmits' data or a signal to another component, the component may directly transmit the data or signal to the other component, and at least one other component. Means that the data or signal can be transmitted to the other component through the element.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 1은 본 발명의 실시예에 따른 반도체 장치(100)의 블락도이다. 도 1을 참조하면, 반도체 장치(100)는 메모리 셀 어레이(110), 어드레스 버퍼(120), 컨트롤러(130), 로우 디코더(140), 칼럼 디코더(150), 센스 엠프 및 입출력 회로(160), 입출력 버퍼(170), 및 전압 공급 회로(180)를 포함한다.1 is a block diagram of a semiconductor device 100 according to an embodiment of the present invention. Referring to FIG. 1, the semiconductor device 100 may include a memory cell array 110, an address buffer 120, a controller 130, a row decoder 140, a column decoder 150, a sense amplifier, and an input / output circuit 160. , An input / output buffer 170, and a voltage supply circuit 180.

메모리 셀 어레이(110)는 각각이 데이터를 저장할 수 있는 다수의 메모리 셀들(미도시)를 포함하며, 다수의 메모리 셀들에 접속되는 다수의 워드 라인들(미도시)과 다수의 비트 라인들(미도시) 및 상보 비트 라인들(미도시)을 포함한다. 어드레스 버퍼(120)는 입력되는 어드레스 신호를 컨트롤러(130), 로우 디코더(140), 칼럼 디코더(150)로 버퍼링한다. 컨트롤러(130)는 어드레스 신호를 수신하고 쓰기, 읽기, 소거 명령에 기초하여 로우 디코더(140), 칼럼 디코더(150), 및 센스 엠프 및 입출력 회로(160)를 제어한다.The memory cell array 110 includes a plurality of memory cells (not shown), each of which may store data, and includes a plurality of word lines (not shown) and a plurality of bit lines (not shown) connected to the plurality of memory cells. C) and complementary bit lines (not shown). The address buffer 120 buffers the input address signal to the controller 130, the row decoder 140, and the column decoder 150. The controller 130 receives the address signal and controls the row decoder 140, the column decoder 150, and the sense amplifier and input / output circuit 160 based on the write, read, and erase commands.

로우 디코더(140)는 어드레스 신호 및 컨트롤러(130)로부터 수신되는 명령에 응답하여 데이터를 입/출력하기 위한 메모리 셀들에 연결된 워드 라인을 선택하며, 칼럼 디코더(150)는 어드레스 신호 및 컨트롤러(130)로부터 수신되는 명령에 응답하여 데이터를 입/출력하기 위한 메모리 셀들에 연결된 비트 라인 및 상보 비트 라 인을 선택한다.The row decoder 140 selects a word line connected to memory cells for inputting / outputting data in response to the address signal and a command received from the controller 130, and the column decoder 150 selects the address signal and the controller 130. The bit line and complementary bit line connected to the memory cells for inputting / outputting data are selected in response to a command received from the same.

센스 엠프 및 입출력 회로(160)는 비트 라인 및 상보 비트 라인을 통하여 데이터 입력의 대상이 되는 메모리 셀들에 데이터를 입력하거나 데이터 출력의 대상이 되는 메모리 셀들로부터 데이터를 출력한다. 입출력 버퍼(170)는 센스 엠프 및 입출력 회로(160)를 통하여 입/출력되는 데이터를 버퍼링한다.The sense amplifier and input / output circuit 160 inputs data to or outputs data from memory cells that are data input targets through bit lines and complementary bit lines. The input / output buffer 170 buffers data input / output through the sense amplifier and the input / output circuit 160.

전압 공급 회로(180)는 외부 전압에 기초하여 다수의 전압들을 발생하여 반도체 장치(100)의 각 구성 요소에 상응하는 전압을 공급한다. 예컨대, 전압 공급 회로(180)는 전원단자에서 공급된 동작 전압에 기초하여 플레이트전압(plate voltage), 내부승압전압(internal boosted voltage), 내부강압전압(internal low voltage), 프리차지전압(precharge voltage), 기판 백바이어스전압(substrate back-bias voltage)과 같은 각종 내부전압을 발생한다.The voltage supply circuit 180 generates a plurality of voltages based on an external voltage to supply a voltage corresponding to each component of the semiconductor device 100. For example, the voltage supply circuit 180 may include a plate voltage, an internal boosted voltage, an internal low voltage, and a precharge voltage based on an operating voltage supplied from a power supply terminal. ) And various internal voltages such as substrate back-bias voltage.

본 발명은 센스 엠프 및 입출력 회로(160)의 동작 특성 개선을 목적으로 하는바, 이하에서는 대표적인 비휘발성 메모리 장치인 DRAM의 센스 엠프 및 입출력 회로와 전압 공급 회로의 동작을 중점적으로 살펴본다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 본 발명이 기술적 사상은 센스 엠프를 포함하는 모든 반도체 장치에 적용될 수 있다.The present invention aims at improving the operating characteristics of the sense amplifier and the input / output circuit 160. Hereinafter, the operation of the sense amplifier, the input / output circuit and the voltage supply circuit of the DRAM, which is a representative nonvolatile memory device, will be described. However, the scope of the present invention is not limited thereto, and the present invention can be applied to all semiconductor devices including a sense amplifier.

도 2는 본 발명의 실시예에 따른 반도체 장치(100)의 센스 엠프 및 입출력 회로(160)의 회로도이다. 도 2를 참조하면, 센스 엠프 및 입출력 회로(160)는 프리차지(precharge) 회로(161), 제1 센스 엠프(162), 제2 센스 엠프(163)를 포함한다.2 is a circuit diagram of a sense amplifier and an input / output circuit 160 of the semiconductor device 100 according to an embodiment of the present invention. Referring to FIG. 2, the sense amplifier and the input / output circuit 160 include a precharge circuit 161, a first sense amplifier 162, and a second sense amplifier 163.

프리차지 회로(161)는 프리차지 신호(PEQ)에 응답하여 스위칭되는 다수의 트 랜지스터들(161a, 161b, 및 161c)에 의하여 비트 라인(BL) 및 상보 비트 라인(BLB)을 프리차지 전압(VBL)을 이용하여 프리차지한다. 제1 센스 엠프(162)와 제2 센스 엠프(163)는 비트 라인(BL)과 상보 비트 라인(BLB)의 전압 차이를 증폭하여 메모리 셀에 저장된 데이터를 센싱한다.The precharge circuit 161 precharges the bit line BL and the complementary bit line BLB by a plurality of transistors 161a, 161b, and 161c that are switched in response to the precharge signal PEQ. Precharge using (VBL). The first sense amplifier 162 and the second sense amplifier 163 sense the data stored in the memory cell by amplifying a voltage difference between the bit line BL and the complementary bit line BLB.

제1 센스 엠프(162)는 비트 라인(BL)과 상보 비트 라인(BLB) 사이에 크로스 커플되며(cross-coupled), 로우 레벨 전압(VSSA)에 기초하여 동작하는 N형 MOS 트랜지스터 쌍(MN1 및 MN2)을 포함한다. 여기서 로우 레벨 전압이라 함은 접지 전압일 수 있다. '크로스 커플'이라 함은 도 2에 도시된 바와 같이, 비트 라인(BL)과 상보 비트 라인(BLB) 사이에 접속되는 트랜지스터 쌍의 게이트들이 비트 라인(BL)과 상보 비트 라인(BLB)에 교차하여 접속되며 트랜지스터 쌍의 공통 소스에 동일한 전압이 인가되는 구조를 의미한다.The first sense amplifier 162 is cross-coupled between the bit line BL and the complementary bit line BLB, and operates on the N-type MOS transistor pair MN1 based on the low level voltage VSSA. MN2). Here, the low level voltage may be a ground voltage. As shown in FIG. 2, the gates of a pair of transistors connected between the bit line BL and the complementary bit line BLB cross the bit line BL and the complementary bit line BLB, as shown in FIG. 2. And a structure in which the same voltage is applied to the common source of the pair of transistors.

제2 센스 엠프(163)는 비트 라인(BL)과 상보 비트 라인(BLB) 사이에 크로스 커플되며, 하이 레벨인 전압 공급 회로(180)의 출력 전압(VDDA)에 기초하여 동작하는 P형 MOS 트랜지스터 쌍(MP1 및 MP2)을 포함한다.The second sense amplifier 163 is cross-coupled between the bit line BL and the complementary bit line BLB and is operated based on the output voltage VDDA of the high voltage supply circuit 180. Pairs MP1 and MP2.

도 3은 도 1에 도시된 전압 공급 회로(180)의 회로도의 전압 공급 제어 회로(180a)이다. 도 4는 도 1에 도시된 전압 공급 회로(180)의 전압 발생 회로(180b)의 블락도이다. 한편, 전압 공급 제어 회로(180a)는 제2 센스 엠프(163)의 동작 전압을 제어하기 위한 회로이며, 도 4에는 제2 센스 엠프(163)에 공급되는 승압된 전압(B_VDD)을 공급하기 위한 전압 발생 회로만이 도시되었다.3 is a voltage supply control circuit 180a of the circuit diagram of the voltage supply circuit 180 shown in FIG. 4 is a block diagram of the voltage generation circuit 180b of the voltage supply circuit 180 shown in FIG. On the other hand, the voltage supply control circuit 180a is a circuit for controlling the operating voltage of the second sense amplifier 163, and FIG. 4 is for supplying a boosted voltage B_VDD supplied to the second sense amplifier 163. Only the voltage generating circuit is shown.

전압 공급 회로(180)는 데이터 센싱 동작 시 제2 센스 엠프(163)에 외부 전 압의 레벨보다 낮은 전압 레벨을 갖는 제1 전압(EVC)을 공급한 다음 외부 전압에 기초하여 승압된 제2 전압(B_VDD)을 공급할 수 있다. 전압 공급 회로(180)는 전압 발생 회로(180b) 및 전압 공급 제어 회로(180a)를 포함할 수 있다.The voltage supply circuit 180 supplies a first voltage EVC having a voltage level lower than that of the external voltage to the second sense amplifier 163 in the data sensing operation, and then boosts the second voltage based on the external voltage. (B_VDD) can be supplied. The voltage supply circuit 180 may include a voltage generation circuit 180b and a voltage supply control circuit 180a.

전압 발생 회로(180b)는 외부 전압에 기초하여 제2 센스 엠프(163)에 공급되는 제1 전압(EVC) 및 제2 전압(B_VDD)을 발생할 수 있다. 전압 공급 제어 회로(180a)는 기준 전압(VREF1)에 기초하여 제1전압(EVC) 또는 제2전압(B_VDD)을 선택적으로 제2 센스 엠프(163)에 공급할 수 있다.The voltage generation circuit 180b may generate the first voltage EVC and the second voltage B_VDD supplied to the second sense amplifier 163 based on the external voltage. The voltage supply control circuit 180a may selectively supply the first voltage EVC or the second voltage B_VDD to the second sense amplifier 163 based on the reference voltage VREF1.

전압 공급 제어 회로(180a)는 비교기(181) 및 스위치 회로(MP1 및 MN1)를 포함한다. 비교기(181)는 기준 전압(VREF1)과 전압 공급 회로(180)의 출력 전압(VDDA)의 전압 레벨을 비교하고, 그 비교 결과를 출력한다. 이때, 기준 전압(VREF1)은 제1 전압(EVC)보다 약간 낮게 설정될 수 있다. 스위치 회로(MP1 및 MN1)는 비교기(181)의 비교 결과에 기초하여 제1 전압(EVC) 또는 제2 전압(B_VDD)을 선택적으로 제2 센스 엠프(163)로 출력할 수 있다.The voltage supply control circuit 180a includes a comparator 181 and switch circuits MP1 and MN1. The comparator 181 compares the voltage level of the reference voltage VREF1 with the output voltage VDDA of the voltage supply circuit 180 and outputs the comparison result. In this case, the reference voltage VREF1 may be set slightly lower than the first voltage EVC. The switch circuits MP1 and MN1 may selectively output the first voltage EVC or the second voltage B_VDD to the second sense amplifier 163 based on the comparison result of the comparator 181.

이하, 제2 센스 엠프(163)에 전압이 공급되는 과정을 전압 공급 제어 회로(180a)의 동작에 기초하여 상세히 살펴본다.Hereinafter, the process of supplying the voltage to the second sense amplifier 163 will be described in detail based on the operation of the voltage supply control circuit 180a.

데이터 센싱 동작이 개시되면 비교기(181)는 제1 전압(EVC)보다 약간 낮게 설정된 기준 전압(VREF1)과 전압 공급 회로(180)의 출력 전압(VDDA)를 비교하며, 그 비교 결과로 로우 레벨의 신호를 출력한다. 그러면 제1 스위치 회로(MP1)가 단락되어 제1 전압(EVC)이 제2 센스 엠프(163)로 공급된다.When the data sensing operation is started, the comparator 181 compares the reference voltage VREF1 set slightly lower than the first voltage EVC with the output voltage VDDA of the voltage supply circuit 180. Output the signal. Then, the first switch circuit MP1 is short-circuited and the first voltage EVC is supplied to the second sense amplifier 163.

전압 공급 회로(180)의 출력 전압(VDDA)이 상승하다가 기준 전압(VREF1) 이 상이 되면 비교기(181)는 하이 레벨의 신호를 출력한다. 그러면 제2 스위치 회로(MN1)이 단락되어 제2 전압(B_VDD)이 제2 센스 엠프(163)로 공급된다. 즉, 전압 공급 회로(180)는 데이터 센싱 초기에는 전압 레벨이 낮은 제1 전압(EVC)을 제2 센스 엠프(163)에 공급하며, 그 후 일정한 시간이 경과한 다음에는 외부 전압에 기초하여 승압된 제2 전압(B_VDD)을 제2 센스 엠프(163)에 공급한다.When the output voltage VDDA of the voltage supply circuit 180 rises and the reference voltage VREF1 becomes higher, the comparator 181 outputs a high level signal. Then, the second switch circuit MN1 is short-circuited and the second voltage B_VDD is supplied to the second sense amplifier 163. That is, the voltage supply circuit 180 supplies the first voltage EVC having a low voltage level to the second sense amplifier 163 at the initial stage of data sensing, and then boosts the voltage based on an external voltage after a predetermined time has elapsed. The second voltage B_VDD is supplied to the second sense amplifier 163.

상술한 바와 같이, 제2 센스 엠프(163)는 외부에서 반도체 장치(100)로 공급되는 외부 전압보다 높은 전압 레벨을 가진다. 이는 본 발명의 실시예에 따른 반도체 장치(100)는 외부 전압이 낮아지더라도 전압 공급 회로(180)에 의하여 승압된 전압을 데이터 센싱에 이용하므로 데이터 센싱 마진을 충분히 확보할 수 있으며 데이터 센싱 동작 속도도 증가될 수 있음을 의미한다.As described above, the second sense amplifier 163 has a voltage level higher than the external voltage supplied from the outside to the semiconductor device 100. This is because the semiconductor device 100 according to the embodiment of the present invention uses a voltage boosted by the voltage supply circuit 180 to sense data even when the external voltage decreases, thereby sufficiently securing a data sensing margin and a data sensing operation speed. It can also be increased.

아울러, 본 발명의 실시예에 따른 반도체 장치(100)는 제1 전압(EVC)에 기초하여 데이터 센싱 초기에 데이터 센싱을 수행한 다음 제2 전압(B_VDD)에 기초하여 데이터 센싱을 수행하기 때문에 동작 전류를 감소시킬 수 있다.In addition, the semiconductor device 100 according to an embodiment of the present invention performs data sensing based on the first voltage sensing based on the first voltage EVC and then performs data sensing based on the second voltage B_VDD. Can reduce the current.

이상에서는 순차적으로 공급되는 외부 전압보다 낮은 제1 전압(EVC) 및 외부 전압보다 높은 제2 전압(B_VDD)에 기초하여 데이터 센싱을 수행하는 반도체 장치에 대하여 살펴보았다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예컨대, 본 발명의 다른 실시예에 따른 반도체 장치는 데이터 센싱 개시 시점부터 외부 전압에 기초하여 승압된 제2 전압(B_VDD)에 기초하여 데이터 센싱을 수행할 수도 있다.In the above, the semiconductor device for performing data sensing based on the first voltage EVC lower than the externally supplied external voltage and the second voltage B_VDD higher than the external voltage has been described. However, the scope of the present invention is not limited thereto. For example, the semiconductor device according to another exemplary embodiment of the present invention may perform data sensing based on the second voltage B_VDD boosted based on the external voltage from the start of data sensing.

제2 전압(B_VDD)을 발생하기 위한 전압 발생 회로(180b)는 디텍터(184), 오 실레이터(185), 전하 펌프(186), 및 커패시터(C)를 포함할 수 있다. 디텍터(184)는 전압 발생 회로(180b)의 출력 전압(B_VDD))의 레벨을 검출한다. 디텍터(184)는 기준 전압(VREF2)과 상기 전압 발생 회로(180b)의 출력 전압(B_VDD)의 비교 결과에 기초하여 오실레이터(185)를 인에이블 또는 디스에이블시키는 출력 신호를 발생할 수 있다. 여기서, 기준 전압(VREF2)는 전압 발생 회로(180b)의 목표 출력 전압인 제2 전압(B_VDD)일 수 있다.The voltage generation circuit 180b for generating the second voltage B_VDD may include a detector 184, an oscillator 185, a charge pump 186, and a capacitor C. The detector 184 detects the level of the output voltage B_VDD of the voltage generator circuit 180b. The detector 184 may generate an output signal for enabling or disabling the oscillator 185 based on a comparison result of the reference voltage VREF2 and the output voltage B_VDD of the voltage generation circuit 180b. Here, the reference voltage VREF2 may be a second voltage B_VDD which is a target output voltage of the voltage generation circuit 180b.

오실레이터(185)는 디텍터(184)의 검출 결과에 기초하여 동작한다. 전하 펌프(186)는 오실레이터(185)의 출력 신호에 기초하여 전압 발생 회로(180b)의 출력 단자로 전하 펌핑 동작을 수행할 수 있다. 커패시터(C)는 안정적인 제2 전압(B_VDD)의 공급을 위한 것으로 전압 발생 회로(180b)의 출력 단자와 접지 전압 라인 사이에 접속될 수 있다.The oscillator 185 operates based on the detection result of the detector 184. The charge pump 186 may perform a charge pumping operation to an output terminal of the voltage generator circuit 180b based on the output signal of the oscillator 185. The capacitor C is for supplying the stable second voltage B_VDD and may be connected between the output terminal of the voltage generator circuit 180b and the ground voltage line.

예컨대, 전압 발생 회로(180b)의 출력 전압(B_VDD)이 제2 전압(B_VDD) 이하로 떨어졌다고 가정하면, 디텍터(184)는 전압 발생 회로(180b)의 출력 전압(B_VDD)이 제2 전압(B_VDD) 이하임을 검출하며, 오실레이터(185)는 디텍터(184)의 검출 결과에 기초하여 인에이블된다. 그러면 전하 펌프(186)는 오실레이터(185)의 출력 신호에 기초하여 전하 펌핑 동작을 수행하여 전압 발생 회로(180b)의 출력 전압(B_VDD)을 제2 전압(B_VDD)까지 증가시킨다.For example, assuming that the output voltage B_VDD of the voltage generation circuit 180b has fallen below the second voltage B_VDD, the detector 184 may output the output voltage B_VDD of the voltage generation circuit 180b as the second voltage ( B_VDD) or less, and the oscillator 185 is enabled based on the detection result of the detector 184. Then, the charge pump 186 performs a charge pumping operation based on the output signal of the oscillator 185 to increase the output voltage B_VDD of the voltage generation circuit 180b to the second voltage B_VDD.

도 5는 반도체 제조 공정에 따른 반도체 장치(100)의 프리차지 전압(VBL) 및 센스 엠프(163)의 공급 전압(VDDA)의 변화를 나타내는 그래프이다. 도 5를 참조하면, 반도체 공정이 50nm, 40nm. 30nm로 미세화에 의하여 종래의 반도체 장치의 외 부 공급 전압(EVC), 프리차지 전압, 즉, 종래의 VBL, 및 센스 엠프의 공급 전압은 점점 낮아진다.FIG. 5 is a graph illustrating changes in the precharge voltage VBL of the semiconductor device 100 and the supply voltage VDDA of the sense amplifier 163 according to the semiconductor manufacturing process. Referring to Figure 5, the semiconductor process is 50nm, 40nm. By miniaturization to 30 nm, the external supply voltage EVC, the precharge voltage of the conventional semiconductor device, that is, the supply voltage of the conventional VBL and the sense amplifier are gradually lowered.

그러나 본 발명의 실시예에 따른 반도체 장치(100)에 있어서는 반도체 공정의 미세화에 따라 외부 전압(EVC)이 점점 낮아지더라도 프리차지 전압(VBL) 및 센스 엠프(163)의 공급 전압(VDDA)은 전압 공급 회로(180)에 의하여 승압된 전압에 기초하여 일정하게 유지될 수 있음을 알 수 있다.However, in the semiconductor device 100 according to the exemplary embodiment of the present invention, the precharge voltage VBL and the supply voltage VDDA of the sense amplifier 163 may be reduced even if the external voltage EVC decreases gradually with the miniaturization of the semiconductor process. It can be seen that it can be kept constant based on the voltage boosted by the voltage supply circuit 180.

도 6은 본 발명의 실시예에 따른 반도체 장치(100)의 데이터 센싱 과정을 나타내는 그래프이다. 이하 도 2 내지 도 4 및 도 6을 참조하여 그 과정을 순차적으로 살펴본다.6 is a graph illustrating a data sensing process of the semiconductor device 100 according to an embodiment of the present invention. Hereinafter, the process will be described sequentially with reference to FIGS. 2 to 4 and 6.

비트 라인(BL) 및 상보 비트 라인(BLB)이 프리차지된 상태가 t0 시점까지 유지된다. 워드 라인 선택 신호가 인이에블된 t0 시점부터 소정의 시간이 경과한 t1 시점까지는 메모리 셀에 저장된 전하가 출력되어 비트 라인(BL) 및 상보 비트 라인(BLB)의 전압 차이가 발생한다.The precharged state of the bit line BL and the complementary bit line BLB is maintained until the time t0. The charge stored in the memory cell is output from the time t0 at which the word line selection signal is enabled to the time t1 after a predetermined time elapses to generate a voltage difference between the bit line BL and the complementary bit line BLB.

t1 시점부터 제2 센스 엠프(162)으로 제1 전압(EVC)을 제2 센스 엠프(163)에 공급하기 위한 스위치(MP1)가 단락되어 비트 라인(BL)과 상보 비트 라인(BLB)이 디벨로프(develop)되기 시작한다. 제1 전압(EVC)에 의하여 비트 라인(BL)과 상보 비트 라인(BLB)이 완전히 디벨로프된 후 소정의 시간이 경과한 t2 시점부터는 제2 전압(B_VDD)을 제2 센스 엠프(163)에 공급하기 위한 스위치(MN1)가 단락되어 비트 라인(BL)과 상보 비트 라인(BLB)은 다시 디벨로프된다.From the time t1, the switch MP1 for supplying the first voltage EVC to the second sense amplifier 163 is shorted to the second sense amplifier 162 so that the bit line BL and the complementary bit line BLB are devel- oped. It begins to develop. After the predetermined time elapses after the bit line BL and the complementary bit line BLB are fully developed by the first voltage EVC, the second voltage B_VDD is transferred to the second sense amplifier 163. The switch MN1 for supply is shorted and the bit line BL and the complementary bit line BLB are again developed.

도 5에 도시된 바와 같이, 데이터 센싱을 위한 비트 라인(BL)과 상보 비트 라인(BLB) 사이의 전압 차이는 종래에는 제1 전압(EVC)에 의하여 결정되었으나, 본 발명의 실시예에 따른 반도체 장치(100)에 있어서는 외부 전압에 기초하여 승압된 제2 전압(B_VDD)에 의하여 결정됨을 알 수 있다. 이는 데이터 센싱 동작에 있어서의 센싱 마진이 증가하였음을 의미한다.As shown in FIG. 5, the voltage difference between the bit line BL and the complementary bit line BLB for data sensing is conventionally determined by the first voltage EVC, but according to an embodiment of the present invention. In the device 100, it may be determined by the boosted second voltage B_VDD based on an external voltage. This means that the sensing margin in the data sensing operation has increased.

본 발명의 실시예에 따른 반도체 장치(100)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 실시예에 따른 반도체 장치(100)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.The semiconductor device 100 according to the embodiment of the present invention may be mounted using various types of packages. For example, the semiconductor device 100 according to an embodiment of the present invention may be a package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), plastic leaded chip carrier (PLCC), plastic dual in- Line Package (PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), Thin Quad Flatpack (TQFP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP), It can be implemented using packages such as Wafer-Level Processed Stack Package (WSP).

발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

도 1은 본 발명이 실시예에 따른 반도체 장치의 블락도이다.1 is a block diagram of a semiconductor device according to an embodiment of the present invention.

도 2는 도 1에 도시된 센스 엠프 및 입출력 회로의 회로도이다.FIG. 2 is a circuit diagram of the sense amplifier and the input / output circuit shown in FIG. 1.

도 3은 도 1에 도시된 전압 공급 회로의 회로도이다.3 is a circuit diagram of the voltage supply circuit shown in FIG.

도 4는 도 1에 도시된 전압 공급 회로의 전압 발생 회로의 블락도이다.4 is a block diagram of a voltage generator circuit of the voltage supply circuit shown in FIG.

도 5는 반도체 제조 공정에 따른 반도체 장치의 프리차지 전압 및 센스 엠프의 공급 전압의 변화를 나타내는 그래프이다.5 is a graph illustrating changes in precharge voltages of the semiconductor devices and supply voltages of the sense amplifiers according to the semiconductor manufacturing process.

도 6은 본 발명의 실시예에 따른 반도체 장치의 데이터 센싱 과정을 나타내는 그래프이다.6 is a graph illustrating a data sensing process of a semiconductor device according to an embodiment of the present invention.

Claims (10)

제1 데이터 라인과 제2 라인 사이의 전압 차이를 센싱하여 증폭하는 센스 엠프; 및A sense amplifier configured to sense and amplify a voltage difference between the first data line and the second line; And 외부 전압에 기초하여 발생하는 전압들을 상기 센스 엠프에 공급하는 전압 공급 회로를 포함하며,A voltage supply circuit for supplying voltages generated based on an external voltage to the sense amplifier, 상기 전압 공급 회로는The voltage supply circuit 상기 센스 엠프의 데이터 센싱 동작 시 상기 센스 엠프에 상기 외부 전압의 레벨보다 낮은 전압 레벨을 갖는 제1 전압을 공급한 다음 상기 외부 전압에 기초하여 승압된 제2 전압을 공급하는 반도체 장치.And supplying a first voltage having a voltage level lower than that of the external voltage to the sense amplifier and then supplying a second voltage boosted based on the external voltage during the data sensing operation of the sense amplifier. 제1항에 있어서, 상기 전압 공급 회로는The circuit of claim 1, wherein the voltage supply circuit is 상기 외부 전압에 기초하여 상기 제1 전압 및 상기 제2 전압을 발생하는 전압 발생 회로; 및A voltage generation circuit configured to generate the first voltage and the second voltage based on the external voltage; And 기준 전압에 기초하여 상기 제1 전압 또는 상기 제2 전압을 선택적으로 상기 센스 엠프에 공급하는 전압 공급 제어 회로를 포함하는 반도체 장치.And a voltage supply control circuit for selectively supplying the first voltage or the second voltage to the sense amplifier based on a reference voltage. 제2항에 있어서, 상기 전압 발생 회로는The circuit of claim 2, wherein the voltage generation circuit is 상기 전압 발생 회로의 출력 전압의 레벨을 검출하는 디텍터;A detector for detecting a level of an output voltage of the voltage generator circuit; 상기 디텍터의 검출 결과에 기초하여 동작하는 오실레이터; 및An oscillator operating based on a detection result of the detector; And 상기 오실레이터의 출력 신호에 기초하여 상기 전압 발생 회로의 출력 단자로 전하 펌핑 동작을 수행하는 전하 펌프를 포함하는 반도체 장치.And a charge pump that performs a charge pumping operation to an output terminal of the voltage generator circuit based on the output signal of the oscillator. 제3항에 있어서, 상기 전압 발생 회로는4. The circuit of claim 3, wherein the voltage generator circuit 상기 전압 발생 회로의 출력 단자와 접지 전압 라인 사이에 접속되는 커패시터를 더 포함하는 반도체 장치.And a capacitor connected between the output terminal of the voltage generator circuit and the ground voltage line. 제2항에 있어서, 상기 전압 공급 제어 회로는3. The circuit of claim 2, wherein the voltage supply control circuit 상기 기준 전압과 상기 전압 공급 회로의 출력 전압의 전압 레벨을 비교하고, 그 비교 결과를 출력하는 비교기; 및A comparator for comparing a voltage level of the reference voltage with an output voltage of the voltage supply circuit and outputting a result of the comparison; And 상기 비교 결과에 기초하여 상기 제1 전압 또는 상기 제2 전압을 선택적으로 상기 센스 엠프에 공급하는 스위치 회로를 포함하는 반도체 장치.And a switch circuit for selectively supplying the first voltage or the second voltage to the sense amplifier based on the comparison result. 제4항에 있어서, 상기 스위치 회로는The method of claim 4, wherein the switch circuit 상기 비교 결과에 기초하여 상기 제1 전압을 상기 센스 엠프로 공급하는 제1 스위치 회로; 및A first switch circuit for supplying the first voltage to the sense amplifier based on the comparison result; And 상기 비교 결과에 기초하여 상기 제2 전압을 상기 센스 엠프로 선택적으로 공급하는 제2 스위치 회로를 포함하는 반도체 장치.And a second switch circuit for selectively supplying the second voltage to the sense amplifier based on the comparison result. 제1 데이터 라인과 제2 라인 사이의 전압 차이를 센싱하여 증폭하는 센스 엠 프; 및A sense amplifier configured to sense and amplify a voltage difference between the first data line and the second line; And 외부 전압에 기초하여 발생하는 전압들을 상기 센스 엠프에 공급하는 전압 공급 회로를 포함하며,A voltage supply circuit for supplying voltages generated based on an external voltage to the sense amplifier, 상기 전압 공급 회로는The voltage supply circuit 상기 센스 엠프의 데이터 센싱 동작 시 상기 센스 엠프에 상기 외부 전압에 기초하여 승압된 전압을 공급하는 반도체 장치.And supplying a voltage boosted based on the external voltage to the sense amplifier during a data sensing operation of the sense amplifier. 외부 전압에 기초하여 상기 외부 전압의 레벨보다 낮은 전압 레벨을 갖는 제1 전압 및 상기 외부 전압에 기초하여 승압된 제2 전압을 발생하는 단계; 및Generating a first voltage having a voltage level lower than the level of the external voltage based on an external voltage, and a second voltage boosted based on the external voltage; And 상기 제1 전압에 기초하여 데이터 센싱 동작을 수행한 다음 상기 제2 전압에 기초하여 데이터 센싱 동작을 수행하는 단계를 포함하는 반도체 장치의 구동 방법.Performing a data sensing operation based on the first voltage, and then performing a data sensing operation based on the second voltage. 제7항에 있어서, 상기 반도체 장치의 구동 방법은The method of claim 7, wherein the semiconductor device is driven. 기준 전압에 기초하여 상기 제1 전압 또는 상기 제2 전압을 데이터 센싱 동작을 수행하는 상기 센스 엠프에 선택적으로 공급하는 단계를 더 포함하는 반도체 장치의 구동 방법.Selectively supplying the first voltage or the second voltage to the sense amplifier performing a data sensing operation based on a reference voltage. 외부 전압에 기초하여 상기 외부 전압의 레벨보다 높은 전압 레벨을 갖는 승압된 전압을 발생하는 단계; 및Generating a boosted voltage having a voltage level higher than the level of the external voltage based on an external voltage; And 상기 승압된 전압에 기초하여 제1 데이터 라인과 제2 라인 사이의 전압 차이 를 센싱하여 증폭하는 단계를 포함하는 반도체 장치의 구동 방법.And sensing and amplifying a voltage difference between a first data line and a second line based on the boosted voltage.
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