KR20100129865A - Seimconductor and method for manufacturing the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve the uniformity of a pattern by forming a dummy gate pattern to have the same width as a dummy active pattern. CONSTITUTION: A dummy active pattern(120) is formed in one side of an active pattern. A gate pattern(210) is formed on the active pattern. A dummy gate pattern(220) is formed in one side of the gate pattern. The vertical width of the dummy gate pattern is the same as the vertical width of the dummy active pattern.

Description

반도체소자 및 그 제조방법{Seimconductor and Method for Manufacturing the same}Semiconductor Device and Method for Manufacturing the Same {Seimconductor and Method for Manufacturing the same}

실시예는 반도체소자 및 그 제조방법에 관한 것이다.The embodiment relates to a semiconductor device and a manufacturing method thereof.

반도체 소자는 일반적으로 다층구조를 이루고 있으며, 이러한 다층구조의 각층은 스퍼터링, 화학기상증착 등의 방법에 의해 형성되고, 리소그라피 공정을 거쳐 패터닝된다.Semiconductor devices generally have a multilayer structure, and each layer of the multilayer structure is formed by a method such as sputtering, chemical vapor deposition, or the like and patterned through a lithography process.

그런데, 반도체 소자의 기판상에서의 패턴의 크기, 패턴 밀도 등의 차이에 의해 여러 문제가 발생하는 경우가 있어 더미패턴(Dummy Pattern)을 메인패턴(Main Pattern)과 함께 형성하는 기술이 발전하여 왔다.By the way, various problems may arise due to the difference in the size, pattern density, etc. of the pattern on the substrate of the semiconductor device, and the technology for forming a dummy pattern together with the main pattern has been developed.

한편, 종래기술에 의하면 더미 패턴을 대규모 패턴으로 형성함으로써 좁은 영역에 균일한 더미 패턴을 형성할 수 없는 문제가 있었다.On the other hand, according to the prior art, there is a problem that a uniform dummy pattern cannot be formed in a narrow area by forming the dummy pattern in a large-scale pattern.

또한, 종래기술에 의하면 더미패턴 형성시의 활성영역의 저항이 증가하는 문제가 있었다.In addition, according to the related art, there is a problem in that the resistance of the active region in forming the dummy pattern is increased.

한편, 종래기술에 의하면 더미 폴리패턴들이 액티브 폴리패턴들의 길이에 대응되는 길이(L)로 형성되는 경우, 공정상에서 발생하는 파티클(Paticle) 등에 의해 액티브 폴리패턴이 더미 폴리패턴들을 경유하여 다른 폴리패턴과 경로를 형성함으로써 쇼트(Short)되는 불량이 증가하는 문제가 있다.Meanwhile, according to the related art, when the dummy polypatterns are formed to have a length L corresponding to the lengths of the active polypatterns, the active polypattern is formed through the dummy polypatterns and the other polypatterns due to particles generated in the process. There is a problem in that shorted defects are increased by forming an over path.

실시예는 새로운 모양의 더미패턴을 제공할 수 있는 반도체 소자 및 그 제조방법을 제공하고자 한다.An embodiment is to provide a semiconductor device and a method of manufacturing the same that can provide a new shape dummy pattern.

또한, 실시예는 패턴의 균일성을 확보할 수 있는 반도체 소자 및 그 제조방법을 제공하고자 한다.In addition, the embodiment is to provide a semiconductor device and a method of manufacturing the same that can ensure the uniformity of the pattern.

또한, 실시예는 패턴의 밀도를 높일 수 있는 반도체 소자 및 그 제조방법을 제공하고자 한다.In addition, the embodiment is to provide a semiconductor device and a method of manufacturing the same that can increase the density of the pattern.

또한, 실시예는 설계공정 및 제조공정을 단순화할 수 있는 반도체 소자 및 그 제조방법을 제공하고자 한다.In addition, the embodiment provides a semiconductor device and a method of manufacturing the same that can simplify the design process and manufacturing process.

또한, 실시예는 좁은 영역과 넓은 영역에 모두 균일한 패턴을 형성할 수 있는 반도체 소자 및 그 제조방법을 제공하고자 한다.In addition, the embodiment is to provide a semiconductor device and a method of manufacturing the same that can form a uniform pattern in both a narrow region and a wide region.

또한, 실시예는 더미패턴 형성시의 활성영역의 저항의 증가를 저지할 수 있는 반도체 소자 및 그 제조방법을 제공하고자 한다.In addition, the embodiment is to provide a semiconductor device and a method of manufacturing the same that can prevent the increase in the resistance of the active region when forming the dummy pattern.

또한, 실시예는 더미 게이트패턴에 의해 쇼트 불량이 발생하는 것을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하고자 한다.In addition, the embodiment is to provide a semiconductor device and a method of manufacturing the same that can prevent the short failure caused by the dummy gate pattern.

실시예에 따른 반도체소자는 액티브패턴의 일측에 형성된 더미 액티브패턴; 상기 액티브 패턴 상에 형성된 게이트패턴; 및 상기 게이트패턴 일측에 형성된 더미 게이트패턴;을 포함하고, 상기 더미 게이트패턴은 상기 더미 액티브패턴을 둘러 싸는 형태로 형성될 수 있다.In an embodiment, a semiconductor device may include a dummy active pattern formed on one side of an active pattern; A gate pattern formed on the active pattern; And a dummy gate pattern formed at one side of the gate pattern, wherein the dummy gate pattern may be formed to surround the dummy active pattern.

또한, 실시예에 따른 반도체소자의 제조방법은 액티브패턴의 일측에 더미 액티브패턴을 형성하는 단계; 상기 액티브 패턴 상에 게이트패턴을 형성하는 단계; 및 상기 게이트패턴 일측에 더미 게이트패턴을 형성하는 단계;를 포함하고, 상기 더미 게이트패턴은 상기 더미 액티브패턴을 둘러싸는 형태로 형성될 수 있다.In addition, a method of manufacturing a semiconductor device according to an embodiment may include forming a dummy active pattern on one side of an active pattern; Forming a gate pattern on the active pattern; And forming a dummy gate pattern on one side of the gate pattern, wherein the dummy gate pattern may be formed to surround the dummy active pattern.

실시예에 따른 반도체소자 및 그 제조방법에 의하면, 더미 액티브패턴과 같은 폭을 같도록 더미 게이트패턴을 형성함으로써 패턴의 균일성을 더욱 높일 수 있다.According to the semiconductor device and the manufacturing method thereof according to the embodiment, the uniformity of the pattern can be further increased by forming the dummy gate pattern to have the same width as the dummy active pattern.

또한, 실시예에 의하면 더미 액티브패턴과 같은 폭을 같도록 더미 게이트패턴을 형성함으로써 패턴의 균일성 확보에 따라 각 패턴의 CD(Critical Diameter)의 일정화를 얻을 수 있다.Further, according to the embodiment, by forming the dummy gate pattern to have the same width as the dummy active pattern, it is possible to obtain a constant CD (Critical Diameter) of each pattern as the pattern is secured.

또한, 실시예는 더미 액티브패턴과 같은 폭을 같도록 더미 게이트패턴을 형성함으로써 설계공정 및 제조공정을 단순화할 수 있다.In addition, the embodiment can simplify the design process and manufacturing process by forming the dummy gate pattern to have the same width as the dummy active pattern.

또한, 실시예는 더미 패턴을 일정한 소규모 패턴을 포함하는 군 패턴을 형성함으로써 좁은 영역과 넓은 영역에 모두 균일한 패턴을 형성할 수 있다.In addition, the embodiment can form a uniform pattern in both the narrow region and the wide region by forming a group pattern including a small pattern of the dummy pattern constant.

또한, 실시예는 더미 패턴을 일정한 소규모 패턴을 포함하는 군 패턴을 형성함으로써 더미패턴 형성시의 활성영역의 저항의 증가를 저지할 수 있다.In addition, the embodiment can prevent the increase in the resistance of the active region at the time of forming the dummy pattern by forming a group pattern including the small pattern of the dummy pattern constant.

또한, 실시예는 더미 패턴을 일정한 소규모 패턴을 포함하는 군 패턴을 형성함으로써 더미 패턴의 전기적인 연결을 차단하여 더미 게이트패턴에 의해 쇼트 불 량이 발생하는 것을 방지할 수 있다.In addition, in the embodiment, by forming a group pattern including a small pattern in which the dummy pattern is constant, electrical connection of the dummy pattern may be blocked to prevent occurrence of a short failure by the dummy gate pattern.

이하, 실시예에 따른 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a semiconductor device and a method of manufacturing the same according to embodiments will be described in detail with reference to the accompanying drawings.

실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.In the description of the embodiments, where it is described as being formed "on / under" of each layer, it is understood that the phase is formed directly or indirectly through another layer. It includes everything.

(실시예)(Example)

도 1은 실시예에 따른 반도체소자의 평면도이며, 도 2은 실시예에 따른 반도체소자의 단면도이고, 도 3은 실시예에 따른 반도체소자의 더미 액티브패턴의 확대도이다.1 is a plan view of a semiconductor device according to an embodiment, FIG. 2 is a cross-sectional view of a semiconductor device according to an embodiment, and FIG. 3 is an enlarged view of a dummy active pattern of the semiconductor device according to an embodiment.

실시예에 따른 반도체소자는 액티브패턴(110)의 일측에 형성된 더미 액티브패턴(120); 상기 액티브패턴(110) 상에 형성된 게이트패턴(210); 및 상기 게이트패턴(210) 일측에 형성된 더미 게이트패턴(220);을 포함하고, 상기 더미 게이트패턴(220)은 상기 더미 액티브패턴(120)을 둘러싸는 형태로 형성될 수 있다.In an embodiment, a semiconductor device may include a dummy active pattern 120 formed on one side of an active pattern 110; A gate pattern 210 formed on the active pattern 110; And a dummy gate pattern 220 formed at one side of the gate pattern 210, and the dummy gate pattern 220 may be formed to surround the dummy active pattern 120.

실시예에서 게이트패턴은 폴리패턴일 수 있으나 이에 한정되는 것은 아니다.In an embodiment, the gate pattern may be a poly pattern, but is not limited thereto.

실시예에 따른 반도체소자 및 그 제조방법에 의하면, 더미 액티브패턴과 같은 폭을 같도록 더미 게이트패턴을 형성함으로써 패턴의 균일성을 더욱 높일 수 있다.According to the semiconductor device and the manufacturing method thereof according to the embodiment, the uniformity of the pattern can be further increased by forming the dummy gate pattern to have the same width as the dummy active pattern.

또한, 실시예에 의하면 더미 액티브패턴과 같은 폭을 같도록 더미 게이트패 턴을 형성함으로써 패턴의 균일성 확보에 따라 각 패턴의 CD(Critical Diameter)의 일정화를 얻을 수 있다.In addition, according to the embodiment, by forming the dummy gate pattern to have the same width as the dummy active pattern, the CD (Critical Diameter) of each pattern can be obtained by securing the uniformity of the pattern.

또한, 실시예는 더미 액티브패턴과 같은 폭을 같도록 더미 게이트패턴을 형성함으로써 설계공정 및 제조공정을 단순화할 수 있다.In addition, the embodiment can simplify the design process and manufacturing process by forming the dummy gate pattern to have the same width as the dummy active pattern.

또한, 실시예는 더미 패턴을 일정한 소규모 패턴을 포함하는 군 패턴을 형성함으로써 좁은 영역과 넓은 영역에 모두 균일한 패턴을 형성할 수 있다.In addition, the embodiment can form a uniform pattern in both the narrow region and the wide region by forming a group pattern including a small pattern of the dummy pattern constant.

또한, 실시예는 더미 패턴을 일정한 소규모 패턴을 포함하는 군 패턴을 형성함으로써 더미패턴 형성시의 활성영역의 저항의 증가를 저지할 수 있다.In addition, the embodiment can prevent the increase in the resistance of the active region at the time of forming the dummy pattern by forming a group pattern including the small pattern of the dummy pattern constant.

또한, 실시예는 더미 패턴을 일정한 소규모 패턴을 포함하는 군 패턴을 형성함으로써 더미 패턴의 전기적인 연결을 차단하여 더미 게이트패턴에 의해 쇼트 불량이 발생하는 것을 방지할 수 있다.In addition, in the embodiment, by forming a group pattern including a predetermined small pattern of the dummy pattern, electrical connection of the dummy pattern may be blocked to prevent short defects from occurring by the dummy gate pattern.

이하, 도면을 참조하여 실시예에 따른 반도체소자의 제조방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment will be described with reference to the drawings.

우선, 액티브패턴(110) 형성한 후 상기 액티브패턴(110)의 일측에 더미 액티브패턴(120)을 형성한다.First, after the active pattern 110 is formed, a dummy active pattern 120 is formed on one side of the active pattern 110.

도 3은 더미 액티브패턴(120)의 부분 확대도이다.3 is a partially enlarged view of the dummy active pattern 120.

실시예는 도 3과 같이, 제1 거리(spacing)(A)를 두고 형성된 복수의 제1 더미 액티브패턴(122)들을 포함하는 제1 군의 더미 액티브패턴(120)을 포함할 수 있다.The embodiment may include a first group of dummy active patterns 120 including a plurality of first dummy active patterns 122 formed with a first spacing A as shown in FIG. 3.

도 3은 실시예에서 제1 더미 패턴(122)은 4개로 형성되는 예이나 이에 한정되는 것이 아니며, 2개, 6개 등 복수로 형성될 수도 있다.3 is an example in which four first dummy patterns 122 are formed in the embodiment, but the present invention is not limited thereto, and a plurality of first dummy patterns 122 may be formed.

실시예에서 상기 제1 더미 액티브패턴(122) 사이의 제1 거리(A)는 반도체제조 공정상 패턴 간 최소 간격(Minimum Spacing) 이상의 거리일 수 있다.In an embodiment, the first distance A between the first dummy active patterns 122 may be a distance greater than or equal to a minimum spacing between patterns in a semiconductor manufacturing process.

실시예에서 상기 제1 더미 액티브패턴(122)들은 2n개(단, n은 1 이상의 정수)로 형성될 수 있다. 예들 들어, 상기 제1 더미 액티브패턴(122)들은 2개로 형성될 수 있으나, 이에 한정되는 것은 아니다.In example embodiments, the first dummy active patterns 122 may be formed of 2 n pieces (where n is an integer of 1 or more). For example, two first dummy active patterns 122 may be formed, but embodiments are not limited thereto.

실시예에서, 상기 제1 더미 액티브패턴(122)은 같은 모양, 예를 들어 정사각형으로 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 더미 액티브패턴들이 같은 모양을 가짐으로써 더미 패턴의 디자인과 반도체제조공정의 신속 정확성을 도모할 수 있고, 나아가 패턴의 균일성과 패턴밀도의 극대화를 도모할 수 있다.In an embodiment, the first dummy active pattern 122 may be formed in the same shape, for example, a square, but is not limited thereto. Since the dummy active patterns have the same shape, the design of the dummy pattern and the accuracy of the semiconductor manufacturing process can be achieved quickly, and the pattern uniformity and the pattern density can be maximized.

또한, 실시예에서 상기 제1 더미 액티브패턴(122)은 같은 크기를 가질 수 있다. 상기 더미 액티브패턴들이 같은 모양에 같은 크기를 가지는 경우 더미 패턴의 디자인과 반도체제조공정의 신속 정확성을 도모할 수 있고, 나아가 패턴의 균일성과 패턴밀도의 극대화를 도모할 수 있다.In an embodiment, the first dummy active pattern 122 may have the same size. When the dummy active patterns have the same shape and the same size, the design of the dummy pattern and the semiconductor manufacturing process can be quickly achieved, and the pattern uniformity and the pattern density can be maximized.

상기 더미 액티브패턴들이 같은 모양과 같은 크기를 가짐으로써 더미 패턴의 디자인과 반도체제조공정의 신속 정확성을 도모할 수 있고, 나아가 패턴의 균일성과 패턴밀도의 극대화를 도모할 수 있다.Since the dummy active patterns have the same shape and the same size, the design of the dummy pattern and the semiconductor manufacturing process can be achieved quickly, and the pattern uniformity and the pattern density can be maximized.

실시예에서 상기 제1 더미 액티브패턴(122)은 다각형일 수 있다. 예들 들어, 상기 제1 더미 액티브패턴(122)은 정사각형일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 실시예에서 제1 더미 패턴(122)들은 직사각형으로 형성될수도 있다.In an embodiment, the first dummy active pattern 122 may be polygonal. For example, the first dummy active pattern 122 may be square, but is not limited thereto. For example, in some embodiments, the first dummy patterns 122 may be formed in a rectangle.

상기 제1 더미 액티브패턴(122)은 정사각형인 경우에는 상기 제1 거리(A)가 상기 제1 더미 액티브패턴(122)의 폭(With)(X)의 1/16 내지 3/4이 됨으로써 패턴의 밀도를 높일 수 있다. 예들 들어, 상기 제1 더미 액티브패턴(122) 사이의 제1 거리(A)가 상기 제1 더미 액티브패턴(122)의 폭(With)(X)의 1/2일 수 있으나 이에 한정되는 것은 아니다.When the first dummy active pattern 122 has a square shape, the first distance A may be 1/16 to 3/4 of a width X of the first dummy active pattern 122. Can increase the density. For example, the first distance A between the first dummy active pattern 122 may be 1/2 of the width X of the first dummy active pattern 122, but is not limited thereto. .

상기 제1 더미 액티브패턴(122)의 폭(With)(X)은 반도체제조 공정상 패턴의 최소 선폭(Minimum Width) 또는 최소 크기(Minimum Width) 이상일 수 있다.The width X of the first dummy active pattern 122 may be equal to or greater than the minimum width or the minimum width of the pattern in the semiconductor manufacturing process.

다음으로, 도 2와 같이 상기 액티브패턴(110) 상에 게이트패턴(210)을 형성할 수 있다.Next, as shown in FIG. 2, the gate pattern 210 may be formed on the active pattern 110.

이후, 도 2와 같이 상기 게이트패턴(210) 일측에 더미 게이트패턴(220)을 형성한다. Thereafter, as shown in FIG. 2, a dummy gate pattern 220 is formed on one side of the gate pattern 210.

이때, 상기 더미 게이트패턴(220)은 상기 더미 액티브패턴(120)을 둘러싸는 형태로 형성할 수 있다.In this case, the dummy gate pattern 220 may be formed to surround the dummy active pattern 120.

또한, 상기 더미 게이트패턴(220)은 상기 더미 액티브패턴(120)과 수직으로 상하간에 엇갈리어 형성될 수 있다.In addition, the dummy gate pattern 220 may be alternately formed vertically and vertically with the dummy active pattern 120.

또한, 상기 더미 게이트패턴(220)은 상기 더미 액티브패턴(120)과 수직으로 상하간에 겹치지 않도록 형성될 수 있다.In addition, the dummy gate pattern 220 may be formed so as not to overlap the dummy active pattern 120 vertically.

실시예에서 더미 액티브패턴(120) 사이에 최소한 어느 한 방향에 대하여 둘 이상 전기적으로 분할된 더미 게이트패턴(220)이 배치된다.In an exemplary embodiment, two or more dummy gate patterns 220 that are electrically divided in at least one direction are disposed between the dummy active patterns 120.

이와 같이, 더미 게이트패턴(220)은 분할되어 배치됨으로써 공정상 파티 클(Paticle)이 발생하여도 더미 게이트패턴(220)을 경우하여 서로 다른 게이트패턴(210)이 쇼트(Short)되는 불량은 감소하게 된다.As described above, since the dummy gate patterns 220 are divided and disposed, even when particles are generated in the process, defects in which the different gate patterns 210 are shorted in the case of the dummy gate patterns 220 are reduced. Done.

또한, 실시예에 의하면 더미 게이트패턴(220)의 길이가 종래에 비해 짧아지므로 폭이 감소하더라도 안정적으로 형성하기가 쉬워진다.In addition, according to the embodiment, since the length of the dummy gate pattern 220 is shorter than in the related art, it is easy to form stably even if the width is reduced.

실시예에서 더미 게이트 패턴(220)은 사각형으로 도시되어 있으나 이에 한정되는 것이 아니다. In an embodiment, the dummy gate pattern 220 is illustrated as a rectangle, but is not limited thereto.

예를 들어, 실시예에서 더미 게이트패턴(220)은 원형으로 형성될 수 있으며, 이에 따라 원형으로 형성된 더미 게이트 패턴에 의해 마스크 또는 레티클과 광학렌즈(도시되어 있지 않음)를 통하여 광을 조사하는 과정에서 바 형태보다 초점조정 등에서 유리하다. 따라서 더미 게이트패턴을 형성할 때 더미 게이트패턴이 커지는 것을 방지할 수 있고 이에 따라 미세한 더미 게이트 패턴을 형성하여 패턴을 균일성을 높일 수 있다.For example, in the exemplary embodiment, the dummy gate pattern 220 may be formed in a circular shape, and thus, a process of irradiating light through a mask or a reticle and an optical lens (not shown) by the dummy gate pattern formed in a circular shape may be performed. This is more advantageous in focusing than in bar form. Therefore, when the dummy gate pattern is formed, the dummy gate pattern may be prevented from growing, and accordingly, the fine dummy gate pattern may be formed to increase the pattern uniformity.

또한, 실시예에서 더미 액티브 패턴(210)은 사각형으로 도시되어 있으나 이에 한정되는 것이 아니며, 원형으로 형성될 수 있다.In addition, in the exemplary embodiment, the dummy active pattern 210 is illustrated as a quadrangle, but is not limited thereto, and may be formed in a circular shape.

실시예에 따른 반도체소자 및 그 제조방법에 의하면, 더미 액티브패턴과 같은 폭을 같도록 더미 게이트패턴을 형성함으로써 패턴의 균일성을 더욱 높일 수 있다.According to the semiconductor device and the manufacturing method thereof according to the embodiment, the uniformity of the pattern can be further increased by forming the dummy gate pattern to have the same width as the dummy active pattern.

또한, 실시예에 의하면 더미 액티브패턴과 같은 폭을 같도록 더미 게이트패턴을 형성함으로써 패턴의 균일성 확보에 따라 각 패턴의 CD(Critical Diameter)의 일정화를 얻을 수 있다.Further, according to the embodiment, by forming the dummy gate pattern to have the same width as the dummy active pattern, it is possible to obtain a constant CD (Critical Diameter) of each pattern as the pattern is secured.

또한, 실시예는 더미 액티브패턴과 같은 폭을 같도록 더미 게이트패턴을 형성함으로써 설계공정 및 제조공정을 단순화할 수 있다.In addition, the embodiment can simplify the design process and manufacturing process by forming the dummy gate pattern to have the same width as the dummy active pattern.

또한, 실시예는 더미 패턴을 일정한 소규모 패턴을 포함하는 군 패턴을 형성함으로써 좁은 영역과 넓은 영역에 모두 균일한 패턴을 형성할 수 있다.In addition, the embodiment can form a uniform pattern in both the narrow region and the wide region by forming a group pattern including a small pattern of the dummy pattern constant.

예를 들어, 도 1의 B 영역과 같이 종래기술에 의하여 더미 패터닝하는 경우 더미 패턴이 존재하지 못하는 영역에도 소규모의 더미 액티브 패턴(122a)과 소규모의 더미 게이트패턴(220a)을 포함하는 군 패턴을 형성함으로써 좁은 영역에도 균일한 더미패턴을 형성할 수 있고, 나아가 넓은 영역에도 균일한 더미 패턴을 형성할 수 있다.For example, in the case of dummy patterning according to the related art as shown in area B of FIG. 1, a group pattern including a small dummy active pattern 122a and a small dummy gate pattern 220a may be formed even in a region where the dummy pattern does not exist. By forming, a uniform dummy pattern can be formed even in a narrow area, and a uniform dummy pattern can be formed also in a wide area.

또한, 실시예는 더미 패턴을 일정한 소규모 패턴을 포함하는 군 패턴을 형성함으로써 더미패턴 형성시의 활성영역의 저항의 증가를 저지할 수 있다.In addition, the embodiment can prevent the increase in the resistance of the active region at the time of forming the dummy pattern by forming a group pattern including the small pattern of the dummy pattern constant.

또한, 실시예는 더미 패턴을 일정한 소규모 패턴을 포함하는 군 패턴을 형성함으로써 더미 패턴의 전기적인 연결을 차단하여 더미 게이트패턴에 의해 쇼트 불량이 발생하는 것을 방지할 수 있다.In addition, in the embodiment, by forming a group pattern including a predetermined small pattern of the dummy pattern, electrical connection of the dummy pattern may be blocked to prevent short defects from occurring by the dummy gate pattern.

본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.The present invention is not limited to the described embodiments and drawings, and various other embodiments are possible within the scope of the claims.

도 1은 실시예에 따른 반도체소자의 평면도.1 is a plan view of a semiconductor device according to an embodiment.

도 2은 실시예에 따른 반도체소자의 단면도.2 is a cross-sectional view of a semiconductor device according to the embodiment.

도 3은 실시예에 따른 반도체소자의 더미 액티브패턴의 확대도.3 is an enlarged view of a dummy active pattern of a semiconductor device according to an embodiment.

Claims (12)

액티브패턴의 일측에 형성된 더미 액티브패턴;A dummy active pattern formed on one side of the active pattern; 상기 액티브 패턴 상에 형성된 게이트패턴; 및A gate pattern formed on the active pattern; And 상기 게이트패턴 일측에 형성된 더미 게이트패턴;을 포함하고,And a dummy gate pattern formed at one side of the gate pattern. 상기 더미 게이트패턴은 상기 더미 액티브패턴을 둘러싸는 형태로 형성되는 반도체소자.The dummy gate pattern may be formed to surround the dummy active pattern. 제1 항에 있어서,According to claim 1, 상기 더미 게이트패턴은 상기 더미 액티브패턴과 공간적으로 상하간에 엇갈리어 형성되는 반도체소자.The dummy gate pattern may be formed to be spaced apart from each other up and down with the dummy active pattern. 제1 항에 있어서,According to claim 1, 상기 더미 게이트패턴은 상기 더미 액티브패턴과 공간적으로 상하간에 겹치지 않는 반도체소자.The dummy gate pattern does not overlap spatially with the dummy active pattern vertically. 제1 항에 있어서,According to claim 1, 상기 더미 게이트패턴은 상기 더미 액티브패턴과 세로폭이 같은 반도체소자.The dummy gate pattern has the same vertical width as the dummy active pattern. 제1 항에 있어서,According to claim 1, 상기 더미 액티브패턴은The dummy active pattern is 제1 거리의 스페이스를 두고 형성된 복수의 제1 더미 액티브패턴들을 포함하는 제1 군의 더미 액티브패턴을 포함하는 반도체소자.A semiconductor device comprising a first group of dummy active patterns including a plurality of first dummy active patterns formed with a space of a first distance. 액티브패턴의 일측에 더미 액티브패턴을 형성하는 단계;Forming a dummy active pattern on one side of the active pattern; 상기 액티브 패턴 상에 게이트패턴을 형성하는 단계; 및Forming a gate pattern on the active pattern; And 상기 게이트패턴 일측에 더미 게이트패턴을 형성하는 단계;를 포함하고,Forming a dummy gate pattern on one side of the gate pattern; 상기 더미 게이트패턴은 상기 더미 액티브패턴을 둘러싸는 형태로 형성하는 반도체소자의 제조방법.The dummy gate pattern may be formed to surround the dummy active pattern. 제6 항에 있어서,The method according to claim 6, 상기 더미 게이트패턴은 상기 더미 액티브패턴과 공간적으로 상하간에 엇갈리어 형성되는 반도체소자의 제조방법.The dummy gate pattern may be formed to be spaced apart from each other up and down spatially with the dummy active pattern. 제6 항에 있어서,The method according to claim 6, 상기 더미 게이트패턴은 상기 더미 액티브패턴과 공간적으로 상하간에 겹치지 않는 반도체소자의 제조방법.The dummy gate pattern does not overlap spatially with the dummy active pattern vertically. 제6 항에 있어서,The method according to claim 6, 상기 더미 게이트패턴은 상기 더미 액티브패턴과 세로폭이 같은 반도체소자 의 제조방법.The dummy gate pattern has the same vertical width as the dummy active pattern. 제6 항에 있어서,The method according to claim 6, 상기 더미 액티브패턴은The dummy active pattern is 제1 거리의 스페이스를 두고 형성된 복수의 제1 더미 액티브패턴들을 포함하는 제1 군의 더미 액티브패턴을 포함하는 반도체소자의 제조방법.A method for manufacturing a semiconductor device comprising a first group of dummy active patterns including a plurality of first dummy active patterns formed with a space of a first distance. 제6 항에 있어서,The method according to claim 6, 상기 더미 게이트패턴은The dummy gate pattern is 상면이 원형인 반도체소자의 제조방법.A method of manufacturing a semiconductor device having a circular top surface. 제6 항에 있어서,The method according to claim 6, 상기 더미 액티브패턴은The dummy active pattern is 상면이 원형인 반도체소자의 제조방법.A method of manufacturing a semiconductor device having a circular top surface.
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