KR20100125955A - A semiconductor device and method of manufacturing the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a method of manufacturing the same are provided to increase a breakdown voltage while decreasing the on-resistance of LDMOS(Lateral Diffused MOS) by additionally implementing a mask process for forming a first conductive drain expansion area and a second drain expansion area. CONSTITUTION: A first conductive epitaxial layer(110) is formed on a semiconductor substrate. A first conductive buried layer(115) is formed within the first conductive epitaxial layer. A second conductive high voltage well(120) is formed on the top surface of the first conductive buried layer. A first conductive body(135) is formed on a part of the surface of the epi layer.

Description

반도체 소자 및 그 제조 방법{A semiconductor device and method of manufacturing the same}A semiconductor device and method of manufacturing the same

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 온 저항을 낮추면서, 브레이크 다운 전압을 높일 수 있는 LDMOS(lateral diffused MOS) 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a lateral diffused MOS (LDMOS) and a method of manufacturing the same, which can increase a breakdown voltage while lowering an on resistance.

전력용 반도체 소자로는 반도체의 이론적 항복 전압에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다. 이에 따라, 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 반도체 소자가 필요하게 된다. 이러한 고전압용 반도체 소자는 높은 브레이크 다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.As the power semiconductor device, a device capable of operating at a high voltage close to the theoretical breakdown voltage of the semiconductor is preferable. Accordingly, when the external system using the high voltage is controlled by the integrated circuit, the integrated circuit needs a semiconductor element for high voltage control therein. Such a high voltage semiconductor device requires a structure having a high breakdown voltage.

즉 고전압이 직접 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(punch through) 전압과 드레인 및 소오스와 웰(well) 또는 기판 사이의 브레이크 다운 전압이 상기 인가되는 고전압보다 커야 한다. That is, in the drain or source of a transistor to which a high voltage is directly applied, the punch through voltage between the drain and the source and the semiconductor substrate and the breakdown voltage between the drain and the source and the well or the substrate are higher than the applied high voltage. It must be large.

LDMOS(lateral diffused MOS)는 상기 고전압용 반도체 소자 중에서 대표적인 고전압용 MOS이다. LDMOS는 전류를 수평으로 흐르게 하기 위하여 드레인(Drain)을 수평으로 배치하고 드리프트(Drift) 영역을 채널과 드레인 사이에 두어 높은 브레이크다운 전압(Breakdown Voltage)을 확보할 수 있다.Lateral diffused MOS (LDMOS) is a representative high voltage MOS among the high voltage semiconductor devices. The LDMOS can secure a high breakdown voltage by placing a drain horizontally and placing a drift region between the channel and the drain in order to flow the current horizontally.

LDMOS와 같은 고전압용 반도체 소자에 대해서는 브레이크 다운 전압을 높이고, 동시에 소스와 드레인 사이의 온 저항(예컨대, specific on-resistance)을 낮추기 위한 연구가 계속되고 있다.For high voltage semiconductor devices such as LDMOS, research is being conducted to increase the breakdown voltage and to lower the on resistance (eg, specific on-resistance) between the source and the drain.

본 발명이 이루고자 하는 기술적 과제는 온 저항을 낮추면서, 브레이크 다운 전압을 높일 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor device capable of increasing a breakdown voltage while lowering an on resistance and a method of manufacturing the same.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 제1 도전형 에피층 내에 형성되는 제2 도전형 고전압 웰, 상기 제2 도전형 고전압 웰의 일 측면의 일부와 접하도록 상기 제1 도전형 에피층 내에 형성되는 제2 도전형 확장 드레인 영역, 상기 제2 도전형 확장 드레인 영역의 일측 면과 접하도록 상기 에피층 표면에 형성되는 제1 도전형 바디, 및 상기 제2 도전형 확장 드레인 영역과 이격되도록 상기 제2 도전형 고전압 웰 내에 형성되는 제2 도전형 웰을 포함한다.The semiconductor device according to the embodiment of the present invention for achieving the above object is to contact the second conductive high voltage well formed in the first conductive epitaxial layer, a part of one side of the second conductive high voltage well A second conductive type extended drain region formed in a first conductive type epi layer, a first conductive type body formed on a surface of the epi layer so as to be in contact with one surface of the second conductive type extended drain region, and the second conductive type And a second conductive well formed in the second conductive high voltage well so as to be spaced apart from the extended drain region.

상기와 같은 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 제1 도전형 에피층 내에 제2 도전형 고전압 웰을 형성하는 단 계, 상기 제2 도전형 고전압 웰의 일 측면과 접하도록 상기 제1 도전형 에피층 내에 수직 적층되도록 제1 도전형 확장 드레인 영역 및 제2 도전형 확장 드레인 영역을 형성하는 단계, 상기 제2 도전형 확장 드레인 영역의 일측 면과 접하도록 상기 에피층 표면에 제1 도전형 바디를 형성하는 단계, 및 상기 제2 도전형 확장 드레인 영역과 이격되도록 상기 제2 도전형 고전압 웰 내에 제2 도전형 웰을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including forming a second conductive high voltage well in a first conductive epitaxial layer and one of the second conductive high voltage wells. Forming a first conductivity type extended drain region and a second conductivity type extended drain region so as to be vertically stacked in the first conductivity type epi layer so as to be in contact with a side surface, and contacting one side surface of the second conductivity type extended drain region. Forming a first conductivity type body on the epi layer surface, and forming a second conductivity type well in the second conductivity type high voltage well so as to be spaced apart from the second conductivity type extended drain region.

본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 제1 도전형 드레인 확장 영역 및 제2 도전형 드레인 확장 영역 형성하기 위한 마스크 공정을 추가적으로 수행하고, 제2 도전형 웰을 제2 도전형 고전압 웰에 형성함으로써 LDMOS의 온 저항을 낮추면서 브레이크 다운 전압을 높일 수 있는 효과가 있다.A semiconductor device and a method of fabricating the same according to an embodiment of the present invention further perform a mask process for forming a first conductive drain extension region and a second conductive drain extension region, and the second conductive well is a second conductive high voltage. Formation in the well has the effect of increasing the breakdown voltage while lowering the on-resistance of the LDMOS.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.Hereinafter, the technical objects and features of the present invention will be apparent from the description of the accompanying drawings and the embodiments. Looking at the present invention in detail.

도 1은 본 발명의 일 실시 예에 따른 LDMOS(100)의 단면도를 나타내며, 도 2는 본 발명의 다른 실시 예에 따른 LDMOS(200)의 단면도를 나타낸다.1 illustrates a cross-sectional view of an LDMOS 100 according to an embodiment of the present invention, and FIG. 2 illustrates a cross-sectional view of an LDMOS 200 according to another embodiment of the present invention.

도 1을 참조하면, 상기 LDMOS(100)는 제1 도전형 에피층(epitaxial layer,110), 제2 도전형 매몰층(N-Buried Layer, NBL; 115), 제2 도전형 고전압 웰(HV NWell, 120), 제2 도전형의 드레인 확장 영역(Drain extention region, N- Drain Extebtion; 125), 제1 도전형의 드레인 확장 영역(P-Drain Extention; 130), 제1 도전형 바디(P-BODY, 135), 필드 산화막(Field Oxide, 140), 제2 도전형 웰(145), 게이트(150), 제2 도전형 소스(155)와 드레인(160), 및 제1 도전형 불순물 영역(165)을 포함한다. 여기서 제1 도전형은 P형이고, 제2 도전형은 N형일 수 있다.Referring to FIG. 1, the LDMOS 100 includes a first conductive epitaxial layer 110, a second conductive buried layer (NBL) 115, and a second conductive high voltage well HV. NWell 120, a drain extension region of a second conductivity type (N-Drain Extebtion 125), a drain extension region of a first conductivity type (P-Drain Extention 130), and a first conductivity type body P BODY 135, field oxide 140, second conductivity type well 145, gate 150, second conductivity type source 155 and drain 160, and first conductivity type impurity region (165). The first conductivity type may be P type and the second conductivity type may be N type.

상기 제1 도전형 에피층(110)은 반도체 기판(미도시) 상에 성장되며, 상기 제1 도전형 매몰층(115)은 상기 제1 도전형 에피층(110) 내에 형성된다.The first conductive epitaxial layer 110 is grown on a semiconductor substrate (not shown), and the first conductive buried layer 115 is formed in the first conductive epitaxial layer 110.

상기 제2 도전형 고전압 웰(120)은 상기 제1 도전형 매몰층(115)의 상부 표면 일 영역 상의 에피층(110) 내에 형성된다. 예컨대, 상기 제1 도전형 매몰층(115)의 상부 표면의 일부 영역은 상기 제2 도전형 고전압 웰(120)의 하부 표면 일부 영역과 접할 수 있다.The second conductive high voltage well 120 is formed in the epi layer 110 on one region of the upper surface of the first conductive buried layer 115. For example, a portion of the upper surface of the first conductive buried layer 115 may contact a portion of the lower surface of the second conductive high voltage well 120.

상기 제2 도전형의 드레인 확장 영역(125)과 상기 제1 도전형의 드레인 확장 영역(130)은 상기 제1 도전형 매몰층(115)의 상부 표면의 다른 일부 영역 상의 에피층(110) 내에 순차적으로 수직 적층된 형태를 갖도록 형성된다.The drain extension region 125 of the second conductivity type and the drain extension region 130 of the first conductivity type may be formed in the epi layer 110 on the other part of the upper surface of the first conductivity type investment layer 115. It is formed to have a vertically stacked form sequentially.

예컨대, 상기 제1 도전형의 드레인 확장 영역(130)의 하부 표면은 상기 제1 도전형 매몰층(120)의 상부 표면의 다른 영역과 접하고, 상기 제1 도전형의 드레인 확장 영역(130)의 일 측면은 상기 제2 도전형 고전압 웰(120)의 일 측면의 일부와 접할 수 있다. 또한 상기 제2 도전형의 드레인 확장 영역(125)의 하부 표면은 상기 제1 도전형의 드레인 확장 영역(130)의 상부 표면과 접하고, 상기 제2 도전형의 드레인 확장 영역(125)의 일 측면은 상기 제2 도전형 고전압 웰(120)의 일 측면의 다 른 일부와 접할 수 있다.For example, the lower surface of the drain extension region 130 of the first conductivity type is in contact with another region of the upper surface of the first conductivity type investment layer 120 and the drain extension region 130 of the first conductivity type is formed. One side may contact a portion of one side of the second conductivity type high voltage well 120. In addition, a lower surface of the drain extension region 125 of the second conductivity type is in contact with an upper surface of the drain extension region 130 of the first conductivity type and one side surface of the drain extension region 125 of the second conductivity type. May contact another portion of one side of the second conductivity-type high voltage well 120.

상기 제1 도전형 바디(135)는 상기 에피층(110)의 일부 표면에 형성되며, 상기 제1 도전형 바디(135)의 일 측면은 상기 제2 도전형 드레인 확장 영역(125)의 다른 일 측면과 접촉한다. 이때 상기 제1 도전형 바디(135)의 하부 표면은 상기 제1 도전형 드레인 확장 영역(130)과도 일부 접촉할 수 있다.The first conductive body 135 is formed on a part of the surface of the epi layer 110, and one side of the first conductive body 135 is the other side of the second conductive drain extension region 125. Contact with the sides; In this case, the lower surface of the first conductivity type body 135 may also partially contact the first conductivity type drain extension region 130.

도 1에는 상기 제1 도전형 바디(135)의 하부 표면이 상기 제1 도전형 드레인 확장 영역(130)의 모서리 부분과 접촉하는 형태를 도시하였지만, 본 발명은 이에 한정되는 것은 아니다. 예컨대, 상기 제1 도전형 드레인 확장 영역(130)의 상부 표면의 일부가 상기 제1 도전형 바디(135)의 하부 면과 접촉하도록 상기 제1 도전형 드레인 확장 영역(130)이 상기 제1 도전형 바디(135)의 하부 에피층(110)까지 확장하여 형성될 수 있다. In FIG. 1, the bottom surface of the first conductivity type body 135 is in contact with the edge portion of the first conductivity type drain extension region 130, but the present invention is not limited thereto. For example, the first conductivity type drain extension region 130 may be in contact with the lower surface of the first conductivity type body 135 so that a portion of the upper surface of the first conductivity type drain extension region 130 is in contact with the first conductivity type. It may be formed to extend to the lower epi layer 110 of the mold body 135.

상기 필드 산화막(140)은 상기 제1 도전형 바디(135)와 이격되고, 상기 제2 도전형 확장 드레인 영역(125)과 상기 제2 도전형 고전압 웰(120)에 걸치도록 상기 제2 도전형 확장 드레인 영역(125)과 상기 제2 도전형 고전압 웰(120)의 경계선 부근의 에피층(110) 표면에 형성된다. 또한 상기 필드 산화막(140)은 상기 제2 도전형 고전압 웰(120)의 일부 영역을 노출시키도록 상기 제2 도전형 고전압 웰(120) 상에 형성된다.The field oxide layer 140 is spaced apart from the first conductivity type body 135, and extends to the second conductivity type extended drain region 125 and the second conductivity type high voltage well 120. The epitaxial layer 110 may be formed on the surface of the epitaxial layer 110 near the boundary between the extended drain region 125 and the second conductive high voltage well 120. In addition, the field oxide layer 140 is formed on the second conductivity type high voltage well 120 to expose a portion of the second conductivity type high voltage well 120.

상기 제2 도전형 웰(145)은 상기 제1 도전형 매몰층(120) 및 상기 제2 도전형 확장 드레인 영역(125) 각각과 이격되도록 상기 제2 도전형 고전압 웰(120) 내에 형성된다. 예컨대, 상기 제2 도전형 웰(145)은 상기 필드 산화막(140)에 의하여 노출된 제2 도전형 고전압 웰(120)의 일부 영역 표면에 형성될 수 있다.The second conductivity type well 145 is formed in the second conductivity type high voltage well 120 so as to be spaced apart from each of the first conductivity type buried layer 120 and the second conductivity type extended drain region 125. For example, the second conductivity type well 145 may be formed on a surface of a portion of the second conductivity type high voltage well 120 exposed by the field oxide layer 140.

상기 게이트(150)는 상기 제2 도전형 확장 드레인 영역(125)과 상기 제2 도전형 고전압 웰(120)의 경계선 부근의 에피층(110) 표면 상에 형성된 필드 산화막(140)의 일측 영역, 및 상기 일측 영역에 인접한 제2 도전형 드레인 확장 영역(125)과 제1 도전형 바디(135) 상에 걸쳐 형성된다.The gate 150 may be formed on one side of the field oxide layer 140 formed on the surface of the epi layer 110 near the boundary between the second conductivity type extended drain region 125 and the second conductivity type high voltage well 120. And a second conductive drain extension region 125 and a first conductive body 135 adjacent to the one region.

상기 소스(155)는 상기 제1 도전형 바디(135)의 일 영역에 형성되고, 상기 드레인(160)은 상기 제2 도전형 웰(145) 내에 형성된다. 상기 제1 도전형 불순물 영역(165)은 상기 제1 도전형 바디(135)의 다른 일 영역에 상기 소스(155)와 접하도록 형성된다.The source 155 is formed in one region of the first conductive body 135, and the drain 160 is formed in the second conductive well 145. The first conductivity type impurity region 165 is formed to contact the source 155 in another region of the first conductivity type body 135.

제2 도전형 불순물의 농도는 제2 도전형 고전압 웰(120), 제2 도전형 확장 드레인 영역(125), 제2 도전형 웰(145), 및 제2 도전형 소스(155) 및 드레인(160) 순으로 높다.Concentrations of the second conductivity type impurities include the second conductivity type high voltage well 120, the second conductivity type extended drain region 125, the second conductivity type well 145, and the second conductivity type source 155 and the drain ( 160) in order.

즉 상기 제2 도전형 웰(145)의 불순물 농도는 제2 도전형 드레인 확장 영역(125)의 불순물 농도보다 크고, 상기 소스(155) 및 드레인(160)의 불순물 농도보다 작다. That is, the impurity concentration of the second conductivity type well 145 is greater than that of the second conductivity type drain extension region 125 and less than that of the source 155 and the drain 160.

이러한 불순물 농도 분포 및 상기 제2 도전형 고전압 웰(120) 내에 형성되는 제2 도전형 웰(145)의 구조에 기인하여, LDMOS의 안전 동작 영역(safe operating area)이 증가한다. 이는 제2 도전형 웰(145)에 의하여 LDMOS의 드레인의 제2 도전형 불순물 농도 분포가 완만하게 형성되기 때문이다.Due to the impurity concentration distribution and the structure of the second conductivity type well 145 formed in the second conductivity type high voltage well 120, the safe operating area of the LDMOS increases. This is because the second conductivity type impurity concentration distribution of the drain of the LDMOS is gently formed by the second conductivity type well 145.

도 1에 도시된 본 발명의 실시 예에 따른 LDMOS(100)는 상기 제2 도전형 드 레인 확장 영역(125)에 의하여 온 저항이 감소되는 효과가 나타난다. The LDMOS 100 according to the embodiment of the present invention shown in FIG. 1 has an effect of reducing on resistance by the second conductive drain extension region 125.

또한 역바이어스(Reverse Bias)시 제1 도전형 바디(135)와 상기 제2 도전형 매몰층 사이에 전계가 덜 밀집되고, 역바이어스에 의하여 발생하는 공핍 영역(depletion region)이 증가함으로써 브레이크 다운 전압이 증가되는 효과가 나타난다. 여기서 역바이어스라 함은 상기 제1 도전형 드레인 확장 영역(130)에 의하여 드레인(160)에 양의 전압을 소스(155)에 그라운드 전압을 인가하는 것을 말한다.In addition, when the reverse bias is applied, the electric field becomes less dense between the first conductive body 135 and the second conductive buried layer, and the depletion region generated by the reverse bias increases, thereby reducing the breakdown voltage. This increasing effect appears. In this case, the reverse bias refers to applying a positive voltage to the source 155 and a ground voltage to the drain 160 by the first conductivity type drain extension region 130.

또한 상기 제1 도전형 매몰층(115)의 상부 표면의 일부 영역과 상기 제2 도전형 고전압 웰(120)의 하부 표면 일부 영역과 접하며 상기 제2 도전형 고전압 웰(120)이 상기 제2 도전형 웰(145)을 감싸도록 형성함으로써, 상기 역바이어스시 공핍 영역이 충분히 확장될 수 있다.In addition, a portion of the upper surface of the first conductive buried layer 115 and a portion of the lower surface of the second conductive high voltage well 120 are in contact with each other, and the second conductive high voltage well 120 is connected to the second conductive type. By forming the well 145 to surround the depletion well, the depletion region may be sufficiently expanded in the reverse bias.

도 3은 도 1에 도시된 LDMOS(100)의 브레이크 다운 전압(BVdss)과 온 저항(Rsp) 사이의 특성을 나타낸다. 도 3을 참조하면, 일반적인 LDMOS(Conventional structure)에 비하여 도 1에 도시된 LDMOS(100, Proposed Structure)의 온 저항(Rsp; 예컨대, specific on-resistance)은 작다. 또한 도 1에 도시된 LDMOS의 브레이크 다운 전압(BVdss)은 약 75V까지 증가될 수 있다.3 illustrates a characteristic between the breakdown voltage BVdss and the on resistance Rsp of the LDMOS 100 illustrated in FIG. 1. Referring to FIG. 3, the on resistance Rsp (for example, specific on-resistance) of the LDMOS 100 (proposed structure) illustrated in FIG. 1 is smaller than that of a conventional LDMOS. In addition, the breakdown voltage BVdss of the LDMOS illustrated in FIG. 1 may be increased to about 75V.

도 2에 도시된 본 발명의 다른 실시 예에 따른 LDMOS(200)는 도 1에 도시된 도 1에 도시된 LDMOS(100)의 구조에서 제2 도전형 확장 드레인 영역(125) 하부에 형성되는 제1 도전형 확장 드레인 영역(130)이 생략된 구조를 갖는다. 그 이외의 나머지 부분들은 도 1에 설명한 바와 동일한바, 설명의 중복을 피하기 위하여 나머지 부분들에 대한 설명을 생략한다.The LDMOS 200 according to another embodiment of the present invention shown in FIG. 2 is formed under the second conductive type extended drain region 125 in the structure of the LDMOS 100 shown in FIG. 1. The single conductive type extended drain region 130 has a structure omitted. The remaining parts are the same as those described in FIG. 1, and descriptions of the remaining parts will be omitted in order to avoid duplication of description.

도 4a 내지 도 4d는 본 발명의 실시 예에 따른 LDMOS의 제조 방법을 나타내는 공정 단면도이다.4A to 4D are cross-sectional views illustrating a method of manufacturing an LDMOS according to an exemplary embodiment of the present invention.

먼저 도 4a에 도시된 바와 같이, 기판(미도시) 상에 제1 도전형(예컨대, P형) 에피층(410)을 성장시킨다. 예컨대, 상기 에피층(410) 내에 제2 도전형(예컨대, N형) 불순물을 주입하여 제2 도전형 매몰층(buried layer, 415)을 형성할 수 있다. First, as shown in FIG. 4A, a first conductive type (eg, P-type) epitaxial layer 410 is grown on a substrate (not shown). For example, a second conductivity type buried layer 415 may be formed by implanting a second conductivity type (eg, N-type) impurity into the epi layer 410.

그리고 상기 에피층(410) 상에 포토리쏘그라피(photolithography) 공정을 수행하여 상기 에피층(410)의 일 영역을 노출하는 제1 포토레지스트 패턴(417) 형성한다. 상기 제1 포토레지스트 패턴(417)을 마스크로 이용하여 상기 에피층(410) 내에 제2 도전형 제1 불순물(418)을 주입한다. 상기 제2 도전형 제1 불순물(418)은 상기 매몰층(415)의 일 영역 상부의 에피층(410) 내에 주입될 수 있다.A first photoresist pattern 417 is formed on the epitaxial layer 410 to expose a region of the epitaxial layer 410 by performing a photolithography process. The second conductive type first impurity 418 is implanted into the epitaxial layer 410 using the first photoresist pattern 417 as a mask. The second conductivity type first impurity 418 may be implanted into the epitaxial layer 410 on the upper portion of the buried layer 415.

다음으로 도 4b에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(417)을 애싱(ashing) 또는 스트립(strip) 공정을 통하여 제거하고, 상기 에피층(410)의 다른 일 영역을 노출하는 제2 포토레지스트 패턴(419)을 형성한다. 이때 상기 제2 포토레지스트 패턴(419)에 의하여 노출되는 에피층(410)의 영역은 상기 제1 포토레지스트 패턴(417)에 의해 노출되는 에피층(410)의 영역과 오버랩(overlap)되지 않는다.Next, as shown in FIG. 4B, the first photoresist pattern 417 is removed through an ashing or strip process and a second portion exposing another region of the epi layer 410. The photoresist pattern 419 is formed. In this case, an area of the epi layer 410 exposed by the second photoresist pattern 419 does not overlap with an area of the epi layer 410 exposed by the first photoresist pattern 417.

그리고 상기 제2 포토레지스트 패턴(419)을 마스크로 이용하여 상기 에피층(410) 내에 제1 도전형 제2 불순물(420)을 주입한다. 이때 상기 제1 도전형 제2 불순물(420)은 붕소(Boron)일 수 있으며, 상기 매몰층(415)의 다른 일 영역 상부의 에피층(410) 내에 주입될 수 있다. 예컨대, 주입된 제1 불순물(418)과 제2 불순 물(420)은 에피층(410)을 기준으로 서로 수평적으로 이격하여 상기 매몰층(415) 상부의 에피층(410) 내에 주입될 수 있다. The first conductive type second impurity 420 is implanted into the epitaxial layer 410 using the second photoresist pattern 419 as a mask. In this case, the first conductivity type second impurity 420 may be boron, and may be implanted into the epitaxial layer 410 on another region of the buried layer 415. For example, the first impurity 418 and the second impurity 420 may be injected into the epi layer 410 on the buried layer 415 by horizontally spaced apart from each other based on the epi layer 410. have.

이어서 상기 제2 포토레지스트 패턴(419)을 마스크로 이용하여 제2 도전형 제3 불순물(421)을 상기 제2 불순물(420)이 주입된 영역 위의 에피층(410)에 주입한다. 예컨대, 상기 제3 불순물(421)은 N형 불순물(ex : Phosphorus, Antimony, Arsenic)일 수 있다. Subsequently, a second conductivity type third impurity 421 is implanted into the epitaxial layer 410 on the region where the second impurity 420 is injected, using the second photoresist pattern 419 as a mask. For example, the third impurity 421 may be N-type impurity (ex: Phosphorus, Antimony, Arsenic).

예컨대, 상기 제3 불순물(421)을 상기 제2 불순물(420)보다 얕게 주입함으로써 상기 제3 불순물(421)은 상기 제2 불순물(420)과 상기 에피층(410)을 기준으로 수직적으로 이격하도록 주입되고, 상기 제1 불순물(418)과 상기 에피층(410)을 기준으로 서로 수평적으로 이격하도록 에피층(410) 내에 주입될 수 있다. 상술한 바와 달리, 상기 제3 불순물(421)을 먼저 주입한 후 상기 제2 불순물(420)을 주입된 제3 불순물(421)보다 더 깊게 주입할 수도 있다.For example, the third impurity 421 may be shallower than the second impurity 420 so that the third impurity 421 is vertically spaced apart from the second impurity 420 and the epi layer 410. The first impurity 418 and the epitaxial layer 410 may be injected into the epitaxial layer 410 so as to be horizontally spaced from each other. Unlike the above-described method, the third impurity 421 may be first injected, and then the second impurity 420 may be deeper than the injected third impurity 421.

다음으로 도 4c에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(419)을 애싱 또는 스트리핑 공정을 통하여 제거한다. 이어서 어닐링(annealing) 공정을 수행하여 상기 제1 불순물(418) 내지 제3 불순물(421)을 상기 에피층(410) 내에서 확산시켜, 서로 인접하는 제2 도전형 고전압 웰(422), 제1 도전형 드레인 확장 영역(423), 및 제2 도전형 드레인 확장 영역(424)을 형성한다.Next, as shown in FIG. 4C, the second photoresist pattern 419 is removed through an ashing or stripping process. Subsequently, an annealing process is performed to diffuse the first impurities 418 to third impurities 421 in the epitaxial layer 410 so that the second conductivity type high voltage wells 422 and the first adjacent to each other are adjacent to each other. A conductive drain extension region 423 and a second conductive drain extension region 424 are formed.

이때 상기 제2 도전형 고전압 웰(420)은 상기 에피층(410)의 표면부터 상기 매몰층(415)의 일 영역까지 확산될 수 있다. 또한 상기 매몰층(410)의 다른 일 영역 상부에는 상기 제1 도전형 드레인 확장 영역(422)이 형성되고, 상기 제1 도전형 드레인 확장 영역(422) 상부에는 상기 제2 도전형 드레인 확장 영역(424)이 형성된다.In this case, the second conductivity type high voltage well 420 may diffuse from the surface of the epi layer 410 to one region of the buried layer 415. In addition, the first conductive drain extension region 422 is formed on the other region of the buried layer 410, and the second conductive drain extension region (422) is formed on the first conductive drain extension region 422. 424 is formed.

예컨대, 상기 매몰층(415)의 상부 표면의 일부 영역이 상기 제2 도전형 고전압 웰(422)의 하부 표면 일부 영역과 접하도록 상기 제2 도전형 고전압 웰(420)은 확산될 수 있다. 또한 상기 제1 도전형의 드레인 확장 영역(423)의 하부 표면은 상기 제1 도전형 매몰층(410)의 상부 표면의 다른 영역과 접하고, 상기 제1 도전형의 드레인 확장 영역(423)의 일 측면은 상기 제2 도전형 고전압 웰(422)의 일 측면의 일부와 접하도록 상기 제1 도전형의 드레인 확장 영역(423)은 확장될 수 있다. 또한 상기 제2 도전형의 드레인 확장 영역(424)의 하부 표면은 상기 제1 도전형의 드레인 확장 영역(423)의 상부 표면과 접하도록 제2 도전형의 드레인 확장 영역(424)은 확장될 수 있고, 상기 제2 도전형의 드레인 확장 영역(424)의 일 측면은 상기 제2 도전형 고전압 웰(422)의 일 측면의 다른 일부와 접하도록 상기 제2 도전형의 드레인 확장 영역(424)은 확장될 수 있다.For example, the second conductive high voltage well 420 may be diffused such that a portion of the upper surface of the buried layer 415 contacts a portion of the lower surface of the second conductive high voltage well 422. In addition, a lower surface of the drain extension region 423 of the first conductivity type is in contact with another region of the upper surface of the first conductivity type investment layer 410, and one of the drain extension region 423 of the first conductivity type is formed. The drain extension region 423 of the first conductivity type may be extended to contact a portion of one side of the second conductivity type high voltage well 422. In addition, the drain extension region 424 of the second conductivity type may be extended such that the lower surface of the drain extension region 424 of the second conductivity type contacts the upper surface of the drain extension region 423 of the first conductivity type. One side of the second conductivity type drain extension region 424 is in contact with another portion of the other side of the second conductivity type high voltage well 422. Can be extended.

다음으로 도 4d에 도시된 바와 같이, 제1 도전형 드레인 확장 영역(423) 및 상기 제2 도전형 드레인 확장 영역(424)이 형성된 에피층(410)에 제1 도전형 불순물을 주입하여 제1 도전형 바디(예컨대, P-BODY, 430)를 형성한다. 예컨대, 보론(B) 이온을 일정한 도즈량으로 상기 에피층(410) 내에 선택적으로 주입하여 상기 에피층(410) 내에 상기 제1 도전형 바디(430)를 형성할 수 있다. 상기 제1 도전형 바디(430)는 상기 제2 도전형 드레인 확장 영역(424)의 다른 일 측면과 접촉하는 면을 가진다. 또한 상기 제1 도전형 바디(430)의 하부 표면은 상기 제1 도전형 드 레인 확장 영역(423)의 모서리 부분과도 접촉할 수 있다.Next, as illustrated in FIG. 4D, a first conductivity type impurity is implanted into the epi layer 410 on which the first conductivity type drain extension region 423 and the second conductivity type drain extension region 424 are formed. A conductive body (eg, P-BODY, 430) is formed. For example, the first conductive body 430 may be formed in the epi layer 410 by selectively implanting boron (B) ions into the epi layer 410 at a constant dose. The first conductivity type body 430 has a surface in contact with the other side of the second conductivity type drain extension region 424. In addition, a lower surface of the first conductivity type body 430 may also contact an edge portion of the first conductivity type drain extension region 423.

이어서 상기 에피층(410) 표면에 필드 산화막(435)을 형성한다. 예를 들어, 필드 산화물로 이루어진 상기 필드 산화막(435)은 통상적인 로코스(Local Oxidation of Silicon, LOCOS) 기술을 사용하여 형성할 수 있다.Subsequently, a field oxide film 435 is formed on the epi layer 410. For example, the field oxide film 435 made of field oxide may be formed using a conventional LOCOS technology.

예컨대, 상기 필드 산화막(435)은 상기 제1 도전형 바디(430)와 이격되고, 상기 제2 도전형 확장 드레인 영역(424)과 상기 제2 도전형 고전압 웰(422)에 걸치도록 상기 제2 도전형 확장 드레인 영역(424)과 상기 제2 도전형 고전압 웰(422)의 경계선 부근의 에피층(410) 표면에 형성된다. 또한 상기 필드 산화막(435)은 상기 제2 도전형 고전압 웰(422)의 일부 영역을 노출시키도록 상기 제2 도전형 고전압 웰(422) 상에 형성될 수 있다.For example, the field oxide layer 435 is spaced apart from the first conductivity type body 430, and extends to the second conductivity type extended drain region 424 and the second conductivity type high voltage well 422. The epitaxial layer 410 is formed on the surface of the epitaxial layer 410 near the boundary between the conductive extended drain region 424 and the second conductive high voltage well 422. In addition, the field oxide layer 435 may be formed on the second conductivity type high voltage well 422 to expose a portion of the second conductivity type high voltage well 422.

다음으로 상기 제1 도전형 매몰층(415) 및 상기 제2 도전형 확장 드레인 영역(424) 각각과 이격되도록 상기 제2 도전형 고전압 웰(422) 내에 제2 도전형 웰(440)을 형성한다. 예컨대, 상기 필드 산화막(435)에 의하여 노출된 고전압 웰(422)의 일부 영역에 선택적으로 제2 도전형 불순물을 주입하여 상기 노출된 제2 도전형 고전압 웰(422)의 일부 영역 표면에 상기 제2 도전형 웰(440)을 형성할 수 있다.Next, a second conductive well 440 is formed in the second conductive high voltage well 422 so as to be spaced apart from each of the first conductive buried layer 415 and the second conductive extended drain region 424. . For example, a second conductivity type impurity may be selectively injected into a portion of the high voltage well 422 exposed by the field oxide layer 435 to the surface of the portion of the exposed second conductivity type high voltage well 422. A two conductivity type well 440 may be formed.

다음으로 상기 제2 도전형 확장 드레인 영역(424)과 상기 제2 도전형 고전압 웰(422)의 경계선 부근의 에피층(410) 표면 상에 형성된 필드 산화막(435)의 일측 영역, 및 상기 일측 영역에 인접한 제2 도전형 드레인 확장 영역(424)과 제1 도전형 바디(430) 상에 걸치는 게이트(445)를 형성한다.Next, one side region and one side region of the field oxide film 435 formed on the surface of the epi layer 410 near the boundary between the second conductive extended drain region 424 and the second conductive high voltage well 422. A gate 445 is formed on the second conductive drain extension region 424 adjacent to the first conductive body 430.

다음으로 상기 제1 도전형 바디(430) 및 상기 제2 도전형 웰(440) 내에 제2 도전형 불순물을 주입하여 소스(450) 및 /드레인(455)을 형성한다. 그리고 상기 제1 도전형 바디(430)에 제1 도전형 불순물을 주입하여 바디 컨택(P+)을 형성한다.Next, a second conductivity type impurity is implanted into the first conductivity type body 430 and the second conductivity type well 440 to form a source 450 and a drain 455. In addition, a first conductive type impurity is injected into the first conductive type body 430 to form a body contact P +.

상기 소스(450)를 상기 제1 도전형 바디(430)의 일 영역에 형성하고, 상기 드레인(455)을 상기 제2 도전형 웰(440) 내에 형성한다. 그리고 상기 제1 도전형 바디(430)의 다른 일 영역에 제1 도전형 불순물을 주입하여 상기 소스(450)와 접하도록 제1 도전형 불순물 영역(460)을 형성한다.The source 450 is formed in one region of the first conductive body 430, and the drain 455 is formed in the second conductive well 440. In addition, a first conductivity type impurity region 460 is formed to contact the source 450 by injecting a first conductivity type impurity into another region of the first conductivity type body 430.

상술한 바와 같이 본원 발명은 제1 도전형 드레인 확장 영역(423) 및 제2 도전형 드레인 확장 영역(424) 형성을 위한 마스크를 형성하는 공정을 추가적으로 수행하고, 제2 도전형 웰(440)을 제2 도전형 고전압 웰(422)에 형성함으로써 LDMOS의 온 저항을 낮추면서 브레이크 다운 전압을 높일 수 있다.As described above, the present invention further performs a process of forming a mask for forming the first conductivity type drain extension region 423 and the second conductivity type drain extension region 424, and the second conductivity type well 440 may be formed. The breakdown voltage may be increased by lowering the on resistance of the LDMOS by forming the second conductive high voltage well 422.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 본 발명의 일 실시 예에 따른 LDMOS의 단면도를 나타낸다.1 is a cross-sectional view of an LDMOS according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시 예에 따른 LDMOS의 단면도를 나타낸다.2 is a sectional view of an LDMOS according to another embodiment of the present invention.

도 3은 도 1에 도시된 LDMOS의 브레이크 다운 전압과 온 저항 사이의 특성을 나타낸다.FIG. 3 shows the characteristics between the breakdown voltage and the on resistance of the LDMOS shown in FIG. 1.

도 4a 내지 도 4d는 본 발명의 실시 예에 따른 LDMOS의 제조 방법을 나타내는 공정 단면도이다.4A to 4D are cross-sectional views illustrating a method of manufacturing an LDMOS according to an exemplary embodiment of the present invention.

Claims (16)

제1 도전형 에피층 내에 형성되는 제2 도전형 고전압 웰;A second conductivity type high voltage well formed in the first conductivity type epi layer; 상기 제2 도전형 고전압 웰의 일 측면의 일부와 접하도록 상기 제1 도전형 에피층 내에 형성되는 제2 도전형 확장 드레인 영역;A second conductive extended drain region formed in the first conductive epitaxial layer to be in contact with a portion of one side of the second conductive high voltage well; 상기 제2 도전형 확장 드레인 영역의 일측 면과 접하도록 상기 에피층 표면에 형성되는 제1 도전형 바디; 및A first conductive body formed on a surface of the epi layer so as to be in contact with one side of the second conductive extended drain region; And 상기 제2 도전형 확장 드레인 영역과 이격되도록 상기 제2 도전형 고전압 웰 내에 형성되는 제2 도전형 웰을 포함하는 것을 특징으로 하는 반도체 소자.And a second conductive well formed in the second conductive high voltage well so as to be spaced apart from the second conductive extended drain region. 제1항에 있어서, 상기 반도체 소자는,The method of claim 1, wherein the semiconductor device, 상기 제2 도전형 고전압 웰의 일 측면의 다른 일부와 접하고 상기 제2 도전형 확장 드레인 영역 하부의 에피층 내에 형성되는 제1 도전형 드레인 확장 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.And a first conductivity type drain extension region in contact with another portion of one side of the second conductivity type high voltage well and formed in an epitaxial layer below the second conductivity type expansion drain region. 제2항에 있어서, 상기 반도체 소자는,The method of claim 2, wherein the semiconductor device, 제2 도전형 고전압 웰 및 상기 제1 도전형 확장 드레인 영역 하부의 에피층 내에 형성되는 제2 도전형 매몰층을 더 포함하는 것을 특징으로 하는 반도체 소자.And a second conductive buried layer formed in the epitaxial layer under the first conductive extended drain region and the second conductive high voltage well. 제2항에 있어서, 상기 반도체 소자는,The method of claim 2, wherein the semiconductor device, 상기 제1 도전형 바디와 이격되고, 상기 제2 도전형 확장 드레인 영역과 상기 제2 도전형 고전압 웰에 걸치도록 상기 제2 도전형 확장 드레인 영역과 상기 제2 도전형 고전압 웰의 경계선 부근의 에피층 표면에 형성되는 필드 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.An epi near the boundary between the second conductivity type extended drain region and the second conductivity type high voltage well spaced apart from the first conductivity type body and over the second conductivity type extended drain region and the second conductivity type high voltage well. A semiconductor device, further comprising a field oxide film formed on the surface of the layer. 제4항에 있어서, 상기 반도체 소자는,The method of claim 4, wherein the semiconductor device, 상기 제2 도전형 확장 드레인 영역과 상기 제2 도전형 고전압 웰의 경계선 부근의 에피층 표면 상에 형성되는 필드 산화막의 일측 영역, 및 상기 일측 영역에 인접한 제2 도전형 드레인 확장 영역과 제1 도전형 바디 각각의 일부 영역 상에 걸쳐 형성되는 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.One side region of the field oxide film formed on the epi layer surface near the boundary line between the second conductivity type extended drain region and the second conductivity type high voltage well, and the second conductivity type drain extended region and the first conductivity adjacent to the one region. And a gate formed over a portion of each of the mold bodies. 제1항에 있어서, 상기 반도체 소자는,The method of claim 1, wherein the semiconductor device, 상기 제1 도전형 바디의 일 영역에 형성되는 소스; 및A source formed in one region of the first conductivity type body; And 상기 제2 도전형 웰 내에 형성되는 드레인을 더 포함하는 것을 특징으로 하는 반도체 소자.And a drain formed in the second conductivity type well. 제2항에 있어서,The method of claim 2, 상기 제2 도전형의 드레인 확장 영역의 하부 표면은 상기 제1 도전형의 드레인 확장 영역의 상부 표면과 접하는 것을 특징으로 하는 반도체 소자.And the lower surface of the drain extension region of the second conductivity type is in contact with the upper surface of the drain extension region of the first conductivity type. 제3항에 있어서, 상기 제2 도전형 웰은,The method of claim 3, wherein the second conductivity type well, 상기 제2 도전형 매몰층 및 상기 제2 도전형 확장 드레인 영역 각각과 이격되도록 상기 제2 도전형 고전압 웰 내에 형성되는 것을 특징으로 하는 반도체 소자. And a second conductive high voltage well formed to be spaced apart from each of the second conductive buried layer and the second conductive extended drain region. 제1 도전형 에피층 내에 제2 도전형 고전압 웰을 형성하는 단계;Forming a second conductivity type high voltage well in the first conductivity type epi layer; 상기 제2 도전형 고전압 웰의 일 측면과 접하도록 상기 제1 도전형 에피층 내에 수직 적층되도록 제1 도전형 확장 드레인 영역 및 제2 도전형 확장 드레인 영역을 형성하는 단계;Forming a first conductivity type extended drain region and a second conductivity type extended drain region so as to be vertically stacked in the first conductivity type epi layer to contact one side of the second conductivity type high voltage well; 상기 제2 도전형 확장 드레인 영역의 일측 면과 접하도록 상기 에피층 표면에 제1 도전형 바디를 형성하는 단계; 및Forming a first conductive body on a surface of the epi layer so as to be in contact with one side of the second conductive extended drain region; And 상기 제2 도전형 확장 드레인 영역과 이격되도록 상기 제2 도전형 고전압 웰 내에 제2 도전형 웰을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming a second conductive well in the second conductive high voltage well so as to be spaced apart from the second conductive extended drain region. 제9항에 있어서, 상기 반도체 소자의 제조 방법은,The method of claim 9, wherein the manufacturing method of the semiconductor device is 제2 도전형 고전압 웰 및 상기 제1 도전형 확장 드레인 영역 하부의 에피층 내에 제2 도전형 매몰층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a second conductive buried layer in an epitaxial layer below the second conductive high voltage well and the first conductive extended drain region. 제9항에 있어서, 상기 반도체 소자의 제조 방법은,The method of claim 9, wherein the manufacturing method of the semiconductor device is 상기 제1 도전형 바디와 이격되고, 상기 제2 도전형 확장 드레인 영역과 상기 제2 도전형 고전압 웰에 걸치도록 상기 제2 도전형 확장 드레인 영역과 상기 제2 도전형 고전압 웰의 경계선 부근의 에피층 표면에 필드 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.An epi near the boundary between the second conductivity type extended drain region and the second conductivity type high voltage well spaced apart from the first conductivity type body and over the second conductivity type extended drain region and the second conductivity type high voltage well. And forming a field oxide film on the surface of the layer. 제9항에 있어서, 상기 반도체 소자의 제조 방법은,The method of claim 9, wherein the manufacturing method of the semiconductor device is 상기 제2 도전형 확장 드레인 영역과 상기 제2 도전형 고전압 웰의 경계선 부근의 에피층 표면 상에 형성되는 필드 산화막의 일측 영역, 및 상기 일측 영역에 인접한 제2 도전형 드레인 확장 영역과 제1 도전형 바디 각각의 일부 영역 상에 걸치는 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.One side region of the field oxide film formed on the epi layer surface near the boundary line between the second conductivity type extended drain region and the second conductivity type high voltage well, and the second conductivity type drain extended region and the first conductivity adjacent to the one region. And forming a gate over a portion of each of the mold bodies. 제9항에 있어서, 상기 반도체 소자의 제조 방법은,The method of claim 9, wherein the manufacturing method of the semiconductor device is 상기 제1 도전형 바디의 일 영역에 소스를 형성하는 단계; 및Forming a source in one region of the first conductivity type body; And 상기 제2 도전형 웰 내에 형성되는 상기 드레인을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And the drain formed in the second conductivity type well. 제9항에 있어서, 상기 제1 도전형 확장 드레인 영역 및 제2 도전형 확장 드레인 영역을 형성하는 단계는,The method of claim 9, wherein the forming of the first conductive extended drain region and the second conductive extended drain region includes: 상기 제1 도전형의 드레인 확장 영역의 일 측면은 상기 제2 도전형 고전압 웰의 일 측면의 일부와 접하고, 상기 제2 도전형의 드레인 확장 영역의 일 측면은 상기 제2 도전형 고전압 웰의 일 측면의 다른 일부와 접하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.One side of the drain extension region of the first conductivity type is in contact with a portion of one side of the second conductivity type high voltage well, and one side of the drain extension region of the second conductivity type is one of the second conductivity type high voltage well A method of manufacturing a semiconductor device, characterized in that it is formed so as to be in contact with the other part of the side. 제9항에 있어서, 10. The method of claim 9, 상기 제2 도전형의 드레인 확장 영역의 하부 표면은 상기 제1 도전형의 드레인 확장 영역의 상부 표면과 접하는 것을 특징으로 하는 반도체 소자의 제조 방법.And the lower surface of the drain extension region of the second conductivity type is in contact with the upper surface of the drain extension region of the first conductivity type. 제10항에 있어서, 상기 제2 도전형 웰을 형성하는 단계는,The method of claim 10, wherein the forming of the second conductivity type well comprises: 상기 제2 도전형 매몰층 및 상기 제2 도전형 확장 드레인 영역 각각과 이격되도록 상기 제2 도전형 고전압 웰 내에 상기 제2 도전형 웰을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming the second conductive well in the second conductive high voltage well so as to be spaced apart from each of the second conductive buried layer and the second conductive extended drain region.
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