KR20100114667A - 고착시간을 개선한 주파수 합성기의 구조 - Google Patents

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Abstract

본 발명은 주파수 합성기( frequency synthesizer )에서 주파수를 변경할 경우 안정된 주파수가 될 때까지 걸리는 시간인 고착시간(lock-in time)을 줄이기 위한 주파수 합성기의 구조에 관한 것으로서, 보다 상세하게는 위상-주파수 검출기(PFD:Phase Frequency Detector)의 출력인 1-비트 펄스부호변조(Pulse Code Modulation) 신호로부터 코스(Coarse) 보정신호와 정밀 보정신호를 얻어내고 이를 코스(Coarse) 디지털-아날로그 변환기(DAC:Digital to Analog Converter)와 정밀 디지털-아날로그 변환기에 인가하거나 디지털-아날로그 변환기의 최상위비트(MSB:Most Significant Bit)에 코스(Coarse) 보정 신호를 인가하고 최하위비트(LSB:Least Significant Bit)에 정밀 보정 신호를 인가하여 DAC의 클럭을 불규칙하게 변화시킴으로써 Fractional Spur를 제거함과 아울러 주파수 합성기의 고착시간을 줄이며, 또한 loop filter를 기존의 수동소자를 이용하지 않고 능동적으로 수정이 가능한 디지털 필터를 이용함으로써 주파수 합성기를 Off-Chip 소자를 쓰지 않고 단일 칩 집적이 가능하게 함과 동시에 디지털 필터를 최적화 하여 주파수 합성기의 고착시간을 개선한 주파수 합성기의 구조에 관한 발명이다.
본 발명에 의하면, 주파수 합성기 구조는 디지털 필터를 이용하여 루프 필터를 구현하기 때문에 단일칩(single-chip) 집적이 가능하며 아날로그 루프 필터에 비해 유연한 설계가 가능하고, 또한 Coarse DAC와 정밀 DAC를 이용하여 오차 수정을 함으로써 주파수 합성기의 고착시간을 개선할 수 있게 되는 효과를 가진다.
주파수합성기, VCO, PLL, Fractional N, Delta-Sigma Modulator

Description

고착시간을 개선한 주파수 합성기의 구조{The Freuency Synthesizer to be improved Lock-in time}
본 발명은 주파수 합성기( frequency synthesizer )에서 주파수를 변경할 경우 안정된 주파수가 될 때까지 걸리는 시간인 고착시간(lock-in time)을 줄이기 위한 주파수 합성기의 구조에 관한 것으로서, 보다 상세하게는 위상-주파수 검출기(PFD:Phase Frequency Detector)의 출력인 1-비트 펄스부호변조(Pulse Code Modulation) 신호로부터 코스(Coarse) 보정신호와 정밀 보정신호를 얻어내고 이를 코스(Coarse) 디지털-아날로그 변환기(DAC:Digital to Analog Converter)와 정밀 디지털-아날로그 변환기에 인가하거나 디지털-아날로그 변환기의 최상위비트(MSB:Most Significant Bit)에 코스(Coarse) 보정을 하고 최하위비트(LSB:Least Significant Bit)에 정밀 보정 신호를 인가하고 DAC의 클럭을 불규칙하게 변화시킴으로써 Fractional Spur를 제거함과 아울러 주파수 합성기의 고착시간을 줄이며, 또한 loop filter를 기존의 수동소자를 이용하지 않고 능동적으로 수정이 가능한 디지털 필터를 이용함으로써 주파수 합성기를 Off-Chip 소자를 쓰지 않고 단일 칩 집적이 가능하게 함과 동시에 디지털 필터를 최적화 하여 주파수 합성기의 고착시간을 개선한 주파수 합성기의 구조에 관한 발명이다.
무선 통신 분야에서 다중통화( Multiple Access )방식은 FDMA, TDMA, CDMA방식이 사용되고 있다. 현재 디지털 통신에서 많이 이용하는 CDMA방식은 확산대역 기술을 이용하여 국내에서 최초로 상용화 한 이후 급속히 발전하고 있다. 이러한 확산대역 통신방식은 DS-SS(Direct Sequence Spread Spectrum)방식과 FH-SS( Frequency Hopping Spread Spectrum)방식으로 나뉘어 지는데, 먼저 DS-SS방식은 PN 코드(Pseudo Noise Code )를 직접 데이터 시퀀스에 적용하는 방식으로 현재 휴대전화 및 무선랜(Wireless LAN) 등에 적용되고 있다. 한편 FH-SS방식은 전체 주파수대역을 여러 개의 작은 주파수대역으로 나누고 PN 코드를 주파수 합성기의 입력으로 인가하여 PN 코드 시퀀스에 따라 분할된 주파수 대역를 천이하면서 데이터를 보내는 방식이다. 그리고 디지털 위상변조(이하 'PSK'라 함) 방식의 통신에서는 주로 DS-SS를 사용하고 있며, 주파수변조(이하 'FSK'라 함) 방식에서는 주로 FH-SS을 이용하고 있다. 일반적으로 FH-SS방식이 보안과 동기특성이 DS-SS보다 우수한 것으로 알려져 있다. 한편, FH-SS/FSK통신에서 높은 도약율(Hopping Rate)을 가질 경우 동기, 보안 및 데이터 전송속도 등에서 유리하기 때문에 주파수 도약율은 중요한 지표가 되며 주파수 합성기는 FH-SS/FSK통신 방식에서는 가장 핵심 부품이 된다. 따라서 도약율을 높이기 위해서는 주파수 합성기에서 새로운 주파수로 천이하는데 필요한 시간인 Lock-in Time을 줄여야 한다.
기존의 주파수 합성기의 경우 도 1과 같이 PFD를 통해 기준 주파수(fREF)와 출력 주파수를 N값으로 나눈 궤환 주파수(fS)를 비교하여 얻어진 위상과 주파수 편이를 charge pump를 통해 펄스 형태의 전류 출력 값으로 변환한 후 루프 필터를 이용하여 평탄화된 신호를 VCO의 입력단에 인가함으로써 기준 주파수(fREF)와 궤환 주파수(fS)가 일치되도록 된다. 따라서 최종 출력 주파수(fOUT)는 fOUT = fREF > N 으로 결정되고 fREF 혹은 N값을 바꿈으로써 주파수를 합성할 수 있게 된다. 하지만 이 과정에 삽입되는 루프필터는 도 2와 같이 통과대역이 아주 낮은 저역통과필터(Low Pass Filter)형태로 설계해야 하기 때문에 큰 값의 정전 용량을 필요로 한다. 정전용량이 큰 캐패시터를 사용할 경우 집적회로에서 많은 면적을 필요로 하기 때문에 대부분 오프칩(Off-Chip)으로 제작하게 되고 또한 RC 시정수 값이 크기 때문에 필터를 통과하는데 많은 시간이 소요된다. 따라서 주파수 혼합기의 응답 속도가 늦어지게 되고 이는 고착시간이 느려질 수밖에 없다. 빠른 고착시간을 위해서는 기준 주파수(fREF)와 루프 필터의 통과 대역폭을 높여야 하는데, 이 경우 필터에서 노이즈 성분을 충분히 제거 하지 못하기 때문에 출력 주파수의 위상 노이즈가 증가하게 된다. 고착시간을 개선하기 위해 기존에 제안된 주파수 합성기의 구조는 도 3과같이 새로운 주파수로 천이할 경우 룩업테이블(Look Up Table)을 이용하여 미리 정해진 값을 DAC를 통해 인가해 줌으로써 고착시간을 줄일 수 있도록 하였다. 하지만 룩업테이블의 오류와 루프필터의 특성으로 인해 여전히 고착시간을 줄이는데 한계를 가지고 있으며 또한 집적하는데도 어려움이 있다.
상기의 종래 주파수 합성기가 가지고 있던 문제점을 해결하기 위해 안출된 것으로서, 본 발명은 주파수 합성기의 고착시간을 단축시키기 위해 위상-주파수 검출기(PFD)로부터 출력되는 신호를 기준값에 따라 코스 보정신호와 정밀 보정신호로 분리시켜 오차의 보정시간이 종래의 아날로그 루프필터보다 훨씬 빠른 디지털 필터와 디지털-아날로그 변환기(DAC)를 사용하고, 상기 DAC의 클럭을 불규칙하게 변화시킴으로써 주파수 합성기의 Fractional spur를 제거하여 고착시간을 개선한 주파수 합성기의 구조를 제공함을 목적으로 한다.
또한, 본 발명은 디지털 필터를 이용하여 루프필터를 구현하여 단일칩(Single-chip) 집적이 가능하도록 한 고착시간을 단축시킨 주파수 합성기의 구조를 제공함을 목적으로 한다.
상기의 목적을 달성하기 위해, 본 발명은 기준주파수(fREF)와 궤환주파수(fs)의 위상과 주파수의 차이값을 2진 데이터인 PCM신호로 변환해 주는 위상-주파수 검출기와; 상기 PCM신호를 미리 설정된 기준값에 따라 코스추정신호와 정밀추정신호로 분리하여 출력해주는 분리기와; 상기 분리된 2개의 추정신호를 걸러 디지털-아날로그 변환기(DAC)에 인가해주는 디지털 필터와; 상기 디지털 필터로부터 인가받 은 신호를 보정해주는 디지털-아날로그 변환기와; 상기 보정된 신호를 인가받아 그에 비례하는 주파수 신호를 출력하는 전압제어발진기; 및 고주파수를 저주파수로 변환시켜주는 주파수 분배기;를 포함하여 이루어지는 것을 특징으로 하는 고착시간을 개선한 주파수 합성기의 구조를 제공한다.
본 발명은 상기 코스추정신호를 인가받아 큰 오차를 보정하는 코스 디지털-아날로그 변환기와, 상기 정밀추정신호를 인가받아 미세한 오차를 보정하는 정밀 디지털-아날로그 변환기로 이루어지는 것을 특징으로 한다.
또한, 본 발명은 상기 분리기에서 분리된 2개의 추정신호를 상기 디지털-아날로그 변환기에 인가하는 또 다른 방식은, 상기 디지털-아날로그 변환기의 최상위비트(MSB)에는 코스추정신호를 인가시키고, 디지털-아날로그 변환기의 최하위비트(LSB)에는 정밀추정신호를 인가시키는 것을 특징으로 한다.
본 발명에서 제안하는 주파수 합성기 구조는 디지털 필터를 이용하여 루프 필터를 구현하기 때문에 단일칩(single-chip) 집적이 가능하며 아날로그 루프 필터에 비해 유연한 설계가 가능하다. 또한 코스 DAC와 정밀 DAC를 이용하여 오차 수정을 함으로써 주파수 합성기의 고착시간을 개선할 수 있게 된다. 따라서 FH-SS/FSK 통신 방식에서 아주 유용한 발명이다.
도 4는 본 발명의 일실시예의 주파수 합성기의 구조도이다. 상기 구조에서는 주파수 합성기에서 주파수를 변경 할 경우 안정된 주파수가 될 때까지 걸리는 시간인 고착시간(lock-in time)을 줄이기 위해 PFD의 출력인 1-비트 PCM 신호로부터 코스 보정신호와 정밀 보정신호를 얻어내고 이를 코스 DAC와 정밀 DAC에 인가하거나 DAC의 최상위비트(MSB)에 코스 보정을 하고 최하위비트(LSB)에 정밀 보정 신호를 인가한다. 그리고 주기적으로 DAC출력을 변경할 경우 Fractional spur가 생겨나게 된다. 본 실시예에서는 DAC의 클럭을 불규칙하게 변화시킴으로써 주파수 합성기의 이러한 Fractional Spur를 제거한다. 또한 루프필터를 기존의 수동소자를 이용하지 않고 능동적으로 수정이 가능한 디지털 필터를 이용함으로써 주파수 합성기를 오프칩(Off-Chip) 소자를 쓰지 않고 단일칩 집적이 가능하게 된다. 동시에 디지털 필터를 이용하면 루프필터의 유연한 특성으로 인해 주파수 합성기의 응답 속도를 최적화 할 수 있다. 보다 구체적으로 본 발명의 실시예를 설명하기로 한다. 상기 구조에서는 주파수를 천이할 경우 기준 주파수(fREF)와 궤환 주파수(fS)의 위상과 주파수의 차이 값이 PFD를 통해 1-비트 값으로 모듈레이션 되어 출력된다. 이 신호를 ㅂ분리기(Estimator)에서 주어진 기준 값에 따라 코스 보정 모드와 정밀 보정 모드로 나누어 신호를 출력한다. 코스 모드에서는 큰 오차를 보정하기에 적합한 디지털 필터를 이용하여 이 값들을 코스 DAC에 인가함으로써 초기에 빠른 속도로 오차를 수정할 수 있다. 오차가 줄어들어 분리기가 정밀 모드로 동작하게 되면 코스 모드 출력은 고정이 되고 정밀 모드의 출력은 디지털 필터를 통과시켜 정밀 DAC에 인가한 다. 정밀 모드는 주파수 합성기의 나머지 오차를 실시간으로 추적하여 수정함으로써 위상 오차를 줄인다. 따라서 고착시간을 줄일 수 있으며 디지털 필터를 이용하여 유연한 루프필터의 구현 및 단일 칩에 집적할 수 있게 된다.
제 1 도는 일반적인 주파수 합성기의 구조도.
제 2 도는 일반적인 루프필터의 구조도.
제 3 도는 기존의 lock-in time을 개선하기 위한 주파수 합성기 구조도.
제 4 도는 본 발명의 일실시예의 주파수 합성기 구조도.

Claims (3)

  1. 기준주파수(fREF)와 궤환주파수(fs)의 위상과 주파수의 차이값을 2진 데이터인 PCM신호로 변환해 주는 위상-주파수 검출기와;
    상기 PCM신호를 미리 설정된 기준값에 따라 코스추정신호와 정밀추정신호로 분리하여 출력해주는 분리기와;
    상기 분리된 2개의 추정신호를 걸러 디지털-아날로그 변환기(DAC)에 인가해주는 디지털 필터와;
    상기 디지털 필터로부터 인가받은 신호를 보정해주는 디지털-아날로그 변환기와;
    상기 보정된 신호를 인가받아 그에 비례하는 주파수 신호를 출력하는 전압제어발진기; 및
    고주파수를 저주파수로 변환시켜주는 주파수 분배기
    를 포함하여 이루어지는 것을 특징으로 하는 고착시간을 개선한 주파수 합성기의 구조.
  2. 청구항 1에 있어서,
    상기 코스추정신호를 인가받아 큰 오차를 보정하는 코스 디지털-아날로그 변 환기와, 상기 정밀추정신호를 인가받아 미세한 오차를 보정하는 정밀 디지털-아날로그 변환기로 이루어지는 것을 특징으로 하는 고착시간을 개선한 주파수 합성기의 구조.
  3. 청구항 1에 있어서,
    상기 분리기에서 분리된 2개의 추정신호를 상기 디지털-아날로그 변환기에 인가하는 또 다른 방식은, 상기 디지털-아날로그 변환기의 최상위비트(MSB)에는 코스추정신호를 인가시키고, 디지털-아날로그 변환기의 최하위비트(LSB)에는 정밀추정신호를 인가시키는 것을 특징으로 하는 고착시간을 개선한 주파수 합성기의 구조.
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