KR20100113057A - 비휘발성 메모리를 구비한 디지털―아날로그 컨버터를 위한 판독 및 기록 인터페이스 통신 프로토콜 - Google Patents

비휘발성 메모리를 구비한 디지털―아날로그 컨버터를 위한 판독 및 기록 인터페이스 통신 프로토콜 Download PDF

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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters

Abstract

예를 들면, 디지털-아날로그 컨버터(DAC)인 혼합 신호 집적 회로 디바이스는, 휘발성 및/또는 비휘발성 메모리에 액세스하고 또한 혼합 신호 디바이스가 파워-업될 때마다 프로그램된 출력 전압을 허용하는 직렬 인터페이스 통신 프로토콜을 갖는다. 하지만, 종래의 DAC들과는 달리, 비휘발성 메모리를 갖는 DAC들은, DAC의 효율적인 동작 및 시스템 마스터 제어기 유닛(MCU) 사이의 통신들을 위하여 특수 인터페이스 통신 프로토콜들을 필요로할 수 있다. 휘발하지 않는 표준 직렬 버스 통신들 프로토콜들인 인터페이스 통신들 프로토콜들이 DAC의 휘발성 및 비휘발성 메모리들 사이의 통신을 위해 제공되어, MCU는 DAC의 메모리들(비휘발성 및/또는 휘발성 메모리들)에 액세스할 수 있게 된다. 혼합 신호 집적 회로 디바이스는 사용자 프로그램가능한 어드레스를 갖는다.

Description

비휘발성 메모리를 구비한 디지털―아날로그 컨버터를 위한 판독 및 기록 인터페이스 통신 프로토콜{READ AND WRITE INTERFACE COMMUNICATIONS PROTOCOL FOR DIGITAL-TO-ANALOG SIGNAL CONVERTER WITH NON-VOLATILE MEMORY}
본 발명은, 구성 및 어드레스 정보, 및 입력 데이터를 비휘발성 메모리에 저장하는 디지털-아날로그 컨버터(DAC)들에 관한 것으로서, 더욱 상세하게는, 비휘발성 메모리를 가지며 예를 들면 I2C, SPI, USB, SCIO, UNI/O 등과 같은 종래의 직렬 인터페이스들에서의 직렬 통신 프로토콜들을 이용하는 다중-채널 DAC들에 관한 것이다.
현대 기술에서의 DAC 디바이스들은 휘발성 메모리에 구성 정보 및 입력 데이터를 저장한다. DAC 디바이스 및 관련된 휘발성 메모리로부터 동작 파워가 제거되는 경우에, 휘발성 메모리에 저장된 구성 정보 및 입력 데이터는 손실된다. 예를 들면, DAC 디바이스는 프로그램가능한 아날로그 전압을 출력하는 데에 이용될 수 있다. 예를 들면 아날로그 전압의 디지털 표현인 프로그래밍 비트들은, 휘발성인 DAC 레지스터에 저장되기 때문에, 파워 다운되는 경우에 그 내용은 손실된다. DAC 디바이스의 최초의 파워-업에서는, DAC 레지스터는 소거된 상태이거나 DAC 레지스터가 다시 프로그램될 때까지 그 내용은 예측 불가능하다. 따라서, DAC 레지스터는, DAC 디바이스가 파워 업될 때마다 재프로그램되어져야만 한다. 이것은, DAC를 재프로그램하기 위한 마스터 컨트롤러 프로그램의 추가적인 프로그램 사이클들을 필요로 한다. 다양한 애플리케이션들에 있어서, DAC 디바이스들은 시스템 내의 다른 디바이스들의 동작을 지원한다. 예를 들면, DAC 디바이스는, 다른 디바이스들이 바람직하게 동작할 수 있도록 그들에게 기준 전압을 제공할 수 있다. DAC 레지스터가 재프로그램되어야만 하기 때문에, DAC 디바이스에 종속된 모든 다른 디바이스들도 DAC 레지스터가 올바른 데이터를 가질 때까지 대기해야만 한다(동작이 제한된다).
DAC 디바이스들은, 예를 들면 혼합 신호 디바이스들과 같은 아날로그 및 디지털 기능들을 모두 갖는 집적 회로들 내에 더욱 널리 적용되고 있다. 대체로, 혼합 신호 디바이스들(슬레이브)은, 예를 들면 마이크로컨트롤러, 마이크로프로세서, 디지털 신호 처리기 등의 마스터 제어 유닛(MCU)과 같은 마스터 디바이스와 통신 버스를 통해 통신할 것이다. 또한, 통신 버스에 결합된 하나 이상의 혼합 신호 슬레이브 디바이스가 존재할 수 있으며, 따라서 혼합 신호 슬레이브 디바이스들의 각각은 디바이스 어드레스를 필요로 할 것이다. 일반적으로, 혼합 신호 디바이스는, 집적 회로 패키지 상의 다중 어드레스 프로그래밍 핀들을 갖거나, 또는 공장에서의 제조 동안에 프로그램될 마스크인 고정 어드레스를 갖는다. 3개의 비트 어드레스를 위하여, 최대 8개의 서로 다른 집적 회로 제조 마스크들이 필요하게 된다. 그렇지않으면, 서로 동일한 혼합 신호 디바이스들에 최대 8개의 서로 다른 어드레스로 프로그램을 마스크해야 하기 때문에, 제조 시간 및 비용이 증가하게 되고, 결과적으로는 최대 8개의 서로 다른 부품들이 보유 및 선적되어야만 한다. 또한, 논-필드 프로그래머블 어드레스들을 갖는 혼합 신호 디바이스들을 갖는다는 것은 특정의 애플리케이션들에 있어서 매우 부적합할 수 있다.
이에 따라, 파워 다운 또는 파워 손실 상태인 동안에, 구성 및 어드레스 정보, 그리고 입력 데이터가 DAC 디바이스에서 손실되는 것을 방지해야 필요가 있다. 만약 DAC 디바이스가 턴온된 즉시 저절로 프로그램된 출력값을 출력한다면, 전체의 시스템 애플리케이션은, 몇몇의 초기화 및 조정 단계들을 줄일 수 있게 되고, 그에 대한 파워 인터럽션이 존재하는 경우라도, 항상 동일한 조건을 갖도록 시스템을 초기화시킬 수 있다. 이는, 시스템 동작 효율 및 그러한 디바이스를 위한 애플리케이션들의 적용 범위를 증가시킬 것이다.
DAC 디바이스는, 휘발성 및 비휘발성 내부 메모리 블록들을 모두 가질 수 있다. 비휘발성 메모리는, 구성 정보, 일례로써 데이터인 디지털 전압값들, 및 DAC 디바이스에 대한 어드레스를 저장하기 위해 이용될 수 있다. 비휘발성 메모리는, 한정을 위한 것이 아닌 일례로서의, 전기적 소거 및 프로그램 가능한 판독 전용 메모리(EEPROM), FLASH 메모리 등일 수 있다. 이 데이터는 언제라도 내부 비휘발성 메모리 블록 내에 기록될 수 있고, 저장된 구성 정보, 일례로서 전압값인 디지털 데이터, 및 DAC 디바이스 어드레스는 파워 아웃된 동안의 손실로부터 보호될 수 있게 된다.
본 발명에 따르면, 예를 들면, EEPROM, FLASH 등의 비휘발성 메모리는, DAC 디바이스의 일부분일 수 있다. 이에 의해, DAC/비휘발성 메모리 디바이스는, 파워-업될 때마다 프로그램된 출력 전압을 제공할 수 있다. 하지만, 종래의 DAC 디바이스들과는 달리, 비휘발성 메모리를 갖는 DAC 디바이스들은, DAC 디바이스의 효율적인 동작을 위한 특수한 인터페이스 통신 프로토콜들을 필요로 할 수 있다. 예를 들면, 시스템 마스터 제어기 유닛(MCU)은, 휘발성 메모리(DAC 레지스터) 및/또는 비휘발성 메모리(예를 들면, EEPROM)로의 액세스를 위한 방법을 요구한다. 그 결과, DAC 디바이스 내의 비휘발성 메모리는, MCU가 DAC 디바이스의 메모리들(비휘발성 및 휘발성 메모리들 모두)에 효율적으로 액세스할 수 있도록, MCU와의 효율적인 인터페이스 통신 프로토콜들을 요구한다. DAC, 아날로그-디지털 컨버터(ADC), 및 디지털 포텐쇼미터와 같은 혼합 신호 디바이스들의 대부분은 예를 들면 I2C, SPI, USB, SCIO, UNI/O 등과 같은 표준 직렬 인터페이스를 이용하여 동작하기 때문에, DAC 디바이스의 휘발성 및 비휘발성 메모리들과의 통신을 위한 인터페이스 통신 프로토콜들은, 존재하는 직렬 통신 프로토콜들의 규격들을 변경시키지 않으면서 동작해야한다.
본 발명에 따르면, 직렬 데이터 인터페이스 통신 프로토콜은, 예를 들면, I2C, SPI, USB, SCIO, UNI/O 등의 직렬 데이터 버스를 통해, DAC 디바이스 및 내부 비휘발성 메모리를 동작하기 위해 이용될 수 있다. 한정을 위한 것이 아닌 일례로서의, 비휘발성 메모리를 갖는 1, 2, 3 또는 4채널 12비트 DAC 디바이스들은, 동일한 비휘발성 인터페이스 통신 프로토콜을 포함할 수 있다. 인터페이스 통신 프로토콜을 사용함으로써 다음과 같이 문제점들을 해결할 수 있다: (a) 사용자는 간단한 명령어(들)를 이용하여 비휘발성 또는 휘발성 메모리들 내부에 대해 구성, 어드레스, 및 데이터 정보를 판독 및/또는 기록할 수 있다. 이것은 인터페이스 통신 시간을 줄인다. (b) 간단하고 효율적인 명령어 구조는 디바이스 인터페이스 회로들의 복잡성을 감소시킨다. (c) 동일한 집적 회로 패키지 핀-아웃 접속들을 이용하는 디바이스 테스트 레지스터들에 대한 판독 및 기록을 위해 동일한 명령어 구조가 이용될 수 있고, 그에 따라 추가적인 테스트 인터페이스들에 대한 필요성을 제거한다.
이것은, 예를 들면, 아날로그 및 디지털 회로 기능들과 같은 혼합 신호 디바이스들을 위한 공통 직렬 통신 프로토콜을 이용하는 것이 유리하며, 다양한 업체들이 독자적인 인터페이스 프로토콜들을 사용하더라도 소비자의 요구에 대응하는 공통 프로토콜이 도출될 수 있다.
문제점의 일례는: DAC 디바이스는 프로그램가능한 아날로그 전압을 출력한다는 것이다. 비트들의 프로그래밍은 휘발성 DAC 레지스터 내에 저장되며, 이는, 그것의 메모리 내용이 소거되거나 초기 파워-업 상황으로부터 재프로그램될 때까지는 예측될 수 없다는 것을 의미한다. 사용자는 DAC 레지스터가 파워-업될 때마다 재프로그램해야만 한다. 이것은, 시스템의 마스터 제어기 유닛(MCU)이, DAC 레지스터를 재프로그램하기 위해 추가적인 사이클들 이용할 것을 요구한다. 다양한 애플리케이션들에 있어서, DAC 디바이스들은 시스템 내의 다른 디바이스들을 위한 지원 디바이스로서 이용된다. 예를 들면, DAC 디바이스는 다른 디바이스들에 대하여 동작을 위한 기준 전압을 제공할 수 있다. 만약 DAC 디바이스가 턴-온시 즉시 저절로 프로그램된 출력을 출력한다면, 파워 인터럽션이 존재하는 경우라도, 전체 애플리케이션 시스템들은 몇몇의 초기화 및 조정 단계들을 줄일 수 있게 되고, 항상 동일한 조건으로 시스템들을 초기화시킬 수 있다. 이것은 시스템들의 효율성 및 유용한 동작성을 현저하게 향상시킬 수 있다.
본 발명에 따르면, 상술한 문제점은, DAC 디바이스의 일부분으로서 예를 들면 EEPROM, FLASH 등의 비휘발성 메모리를 갖도록 함으로써 해결될 수 있다. DAC/비휘발성 메모리 디바이스는, 그에 의해 파워-업될 때마다 프로그램된 출력 전압을 제공할 수 있다. 하지만, 비휘발성 메모리를 제어하기 위한 통신 문제가 발생할 수 있다. 예를 들면, 시스템 MCU는, 휘발성 메모리(DAC 레지스터) 또는 비휘발성 메모리(EEPROM)로의 액세스를 위한 방법을 필요로 한다. 따라서, 디바이스 내의 비휘발성 메모리는, DAC 디바이스와 MCU 사이의 효율적인 인터페이스 통신 프로토콜들을 요구한다. 이것은, MCU가 디바이스의 메모리들(비휘발성 및 비휘발성 메모리들 모두)에 효과적으로 액세스할 수 있도록 한다. DAC, ADC, 및/또는 디지털 포텐쇼미터와 같은 혼합 신호 디바이스들의 대부분은, 예를 들면 I2C, SPI 등과 같은 표준 직렬 인터페이스를 이용하여 동작되기 때문에, 필수적인 인터페이스 통신 프로토콜이 이러한 표준 직렬 인터페이스 규격들 사이에서 동작되어야 한다. 여기에 개시된 인터페이스 통신 프로토콜들은 현존하는 직렬 통신 규격들을 위배하지 않는다.
DAC 디바이스는, 휘발성 내부 메모리 블록들 및 비휘발성 내부 메모리 블록들을 가질 수 있다. 비휘발성 메모리는, 구성 정보, 예를 들면 데이터인 디지털 전압값들, 및 DAC 디바이스에 대한 어드레스를 저장하기 위해 이용될 수 있다. 비휘발성 메모리는, 한정을 위한 것이 아닌 일례로서, 전기적 소거 및 프로그램 가능한 판독 전용 메모리(EEPROM), FLASH 메모리 등일 수 있다. 이 데이터는 언제라도 내부 비휘발성 메모리 블록 내에 기록될 수 있고, 저장된 구성 정보, 예를 들면 전압값인 디지털 데이터, 및 DAC 디바이스 어드레스는 파워 아웃된 동안의 손실로부터 보호될 수 있게 된다.
첨부한 도면들을 참조한 이어지는 설명에 의하여, 본 발명에 대하여 더욱 완전하게 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 단일 채널 디지털-아날로그 변환(DAC) 성능 및 비휘발성 메모리를 갖는 디바이스에 대한 개략적인 블록도이다.
도 2는 본 발명의 또다른 실시예에 따른 디지털-아날로그 변환(DAC) 성능들과 비휘발성 메모리들을 구비한 복수의 채널들을 갖는 디바이스에 대한 개략적인 블록도이다.
도 3은 DAC 입력 레지스터(들)에 고속 모드로 순차적으로 기록하기 위한 어드레스, 명령어, 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램이다.
도 4는 어느 시점에서 하나의 DAC 입력 레지스터에 기록하기 위한 어드레스, 명령어, 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램이다.
도 5는 DAC 입력 레지스터들 및 비휘발성 메모리 내의 관련된 위치들에 순차적으로 기록하기 위한 어드레스, 명령어 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램이다.
도 6은 단일 DAC 입력 레지스터 및 비휘발성 메모리 내의 관련된 위치들에 기록하기 위한 어드레스, 명령어 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램이다.
도 7은 디바이스에 새로운 어드레스를 기록하기 위한 어드레스, 명령어 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램이다.
도 8은 전압 기준의 선택을 변경하기 위한 어드레스, 명령어 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램이다.
도 9는 DAC 입력 레지스터들에 파워-다운 선택 비트들을 기록하기 위한 어드레스, 명령어 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램이다.
도 10은 DAC 입력 레지스터들에 이득 선택 비트들을 기록하기 위한 어드레스, 명령어 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램이다.
도 11a 내지 도 11d는 정상 모드에서 하나 또는 복수의 DAC 디바이스들의 DAC 입력 레지스터 및 비휘발성 메모리를 판독하기 위한 어드레스, 명령어 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램이다.
도 12는 DAC 입력 레지스터들에 잠금 비트를 기록하기 위한 테스트 모드 어드레스, 명령어 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램이다.
도 13은 비휘발성 메모리에 DAC 입력 레지스터들의 내용을 기록하기 위한 테스트 모드 어드레스, 명령어 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램이다.
도 14는 DAC 입력 레지스터들에 밴드갭 전압 기준 조정 비트들을 기록하기 위한 테스트 모드 어드레스, 명령어 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램이다.
도 15는 DAC 입력 레지스터들에 버퍼 오프셋 트림 비트들을 기록하기 위한 테스트 모드 어드레스, 명령어 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램이다.
도 16은 테스트 모드에서 하나 또는 복수의 DAC 디바이스들의 DAC 입력 레지스터 및 비휘발성 메모리를 판독하기 위한 어드레스, 명령어, 및 데이터 프로토콜 구조들에 대한 개략적인 바이트 다이어그램이다.
도 17은 도 1 및 2에 도시된 본 발명의 일 실시예에 따른 디바이스들에서 이용될 수 있는, 다양한 타입의 직렬 인터페이스들에 대한 개략적인 블록 및 버스 신호 다이어그램들을 도시한다.
도 18은 도 1 및 2에 도시된 본 발명의 일 실시예에 따른 디바이스들에서 이용될 수 있는, 다양한 집적 회로 패키지들 중 2개에 대한 개략적인 평면도이다.
본 발명은, 도면을 참조하여 특정의 실시예가 도시되고 상세하게 설명되었지만, 다양한 수정 및 변형물이 적용될 수도 있다. 하지만, 여기에 설명된 특정의 실시예는 본 개시를 특정한 형태로 한정하고자 하는 것이 아니며, 오히려 본 개시는 첨부한 청구항에 의해 정의되는 모든 수정 및 균등물을 포함한다.
이하, 첨부한 도면을 참조하면, 특정 실시예들이 개략적으로 나타내어져 있다. 도면들에 있어서 동일한 요소들에 대해서는 동일한 번호들이 부여될 것이며, 유사한 요소들에 대해서는 동일한 번호에 서로 다른 소첨자가 부여될 것이다.
도 1을 참조하여, 본 발명의 일 실시예에 따른 단일 디지털-아날로그 변환(DAC) 성능 및 비휘발성 메모리를 갖는 디바이스에 대한 개략적인 블록도를 설명한다. 일반적으로 번호(100)로 표현되는 디바이스는, 직렬 인터페이스 및 어드레스 로직(102), 입력 레지스터(104), DAC 레지스터(106), 디지털-아날로그 컨버터(DAC)(108), 파워-다운 제어(110), 아날로그 증폭기(112), 비휘발성 메모리(114), 차지 펌프(116), 및 파워-온-리셋(POR) 회로(118)를 포함하여 이루어진다.
비휘발성 메모리(114)는, 제한하고자 하는 것은 아니지만, 전기적 소거 및 프로그램가능한 판독 전용 메모리(EEPROM), FLASH 메모리 등일 수 있다. 예를 들면, 비휘발성 메모리(114)는, 구성 레지스터, DAC 입력 데이터(예를 들면, 전압 출력을 위해 DAC(108)에 제공될 아날로그 전압의 디지털 표현인 12 비트들), 어드레스 비트들(예를 들면, I2C 어드레스를 위한 3 비트들) 및 테스트 모드 조정 비트들을 저장하기 위해 이용될 수 있다. 차지 펌프(116)는, 비휘발성 메모리(114)로의 기록을 위해 이용될 수 있다. 파워는, 전압 단자들(Vdd 및 Vss)에서 디바이스로 공급될 수 있다. 직렬 인터페이스 및 어드레스 로직(102)은, n-비트폭(예를 들면, n=1, 2, 3 등)의 직렬 데이터 버스(120)에 결합되어 있다. 구성 및 데이터값들은, 비휘발성 메모리(114) 및/또는 입력 레지스터(104)에 기록되거나 이들로부터 판독될 수 있다. 직렬 인터페이스 및 어드레스 로직(102)은, 디바이스(100)가 버스 마스터(도시하지 않음)에 의해 직렬 버스(120)를 통해 어드레스되어질지를 결정한다. 특정 프로그래머블 디바이스 어드레스는, 특정 동작 및 복수의 디바이스들(100)로부터의 선택을 허용한다. 디바이스 어드레스는, 비휘발성 메모리(114) 내에 기록 및 저장되며, 특정 디바이스 어드레스는 디바이스(100)로부터 파워가 제거되더라도 유지된다. DAC 출력 레지스터(106)는 입력 레지스터(104)로부터 로드될 수 있다. 또한, 비휘발성 메모리(114)의 내용은, 입력 레지스터(104)로 전송될 수 있다.
로드 DAC 출력 레지스터 입력(122)은, (a) 입력 레지스터(들)(104)의 내용을 각각의 DAC 출력 레지스터(들)(106)로 전송하기 위해, (b) 판독/기록 어드레스 비트 명령어들 중 관심있는 디바이스(100)를 선택하기 위해, 그리고 (c) 테스트 모드로 진입하기 위해 이용될 수 있다. 입력(122) 상에 로직 변화가 존재하는 경우, 입력 레지스터(들)(104)의 내용은 DAC 출력 레지스터(들)(108)의 내부에 로드될 수 있고, 이에 의해 아날로그 증폭기(112)의 출력(Vout)에 새로운 아날로그 전압이 발생한다.
관심있는 디바이스(100)의 선택을 위해, 명령어 동안의 특정 시점에서의 입력(122)상의 로직 변화가, 디바이스 어드레스를 판독하거나 새로운 디바이스 어드레스를 선택된 디바이스(100)에 기록하기 위해 이용될 수 있다. 이러한 방식으로 입력(122)을 이용하는 것은, 디바이스(100) 및/또는 특수 테스트 설비들의 제거를 요구하지 않는 최종 이용 시스템에 디바이스(100)가 존재하게 되는 경우에, 특정 디바이스(100)에 프로그램된 어드레스를 결정하도록 하고 또한 특정 디바이스 어드레스를 변경할 수 있도록 한다.
디바이스 테스트 모드로 진입하기 위해, 정상 전압보다 높은, 예를 들면 10V가 입력(122)에 인가될 수 있다.
레디/비지 출력(124)은, 비휘발성 메모리(114)로의 기록 동작이 완료한 때를 표시하기 위해 이용될 수 있다.
도 2를 참조하여, 본 발명의 또다른 실시예에 따른 디지털-아날로그 변환 성능 및 비휘발성 메모리를 구비한 복수의 채널들을 갖는 디바이스의 개략적인 블록도를 설명한다. 일반적으로 번호(200)로 표현된 디바이스는, 직렬 인터페이스 및 로직(102), 복수의 입력 레지스터들(104), 복수의 DAC 레지스터들(106), 복수의 디지털-아날로그 컨버터들(DAC)(108), 복수의 아날로그 증폭기들(112), 비휘발성 메모리(114), 및 차지 펌프(116)를 포함하여 이루어진다. 파워-온-리셋(POR) 회로(118)(도 1 참조), 파워-다운 제어(110)(도 1 참조), 내부 전압 기준 및 전압 기준값 선택 회로들은 도시되지는 않았지만, 디바이스들(100 및/또는 200)의 일부분일 수 있다. 4개의 ADC 채널들이 도시되어 있지만, 임의의 개수의 ADC 채널들이 본 발명의 내용과 결합하여 이용될 수 있음은, 충분히 고려될 수 있는 것이며 본 발명의 범위 이내인 것이다.
비휘발성 메모리(114)는, 제한되는 것은 아니지만, 전기적 소거 및 프로그램가능한 판독 전용 메모리(EEPROM), FLASH 등일 수 있다. 예를 들면, 비휘발성 메모리(114)는, 구성 레지스터, DAC 입력 데이터(예를 들면, DAC(108)가 생성할 아날로그 전압값의 디지털 표현인 12 비트들), 어드레스 비트들(예를 들면, I2C를 위한 3 비트들), 및 테스트 모드 조정 비트들을 저장하기 위해 이용될 수 있다. 차지 펌프(116)는, 비휘발성 메모리(114)로의 기록을 위해 이용될 수 있다. 파워는, 전압 단자들(Vdd 및 Vss)에서 디바이스로 공급된다. 직렬 인터페이스 및 로직(102)은, 직렬 입력 래치들로부터 예를 들면, DAC 레지스터(106)인 출력 래치들로 DAC 세팅들을 전송하기 위한 입력(/LDAC)을 가질 수 있다. 직렬 인터페이스 및 로직(102)은, n-비트폭(예를 들면, n=1, 2, 3 등)의 직렬 데이터 버스에 결합되어 있다. 구성 및 데이터값들은, 비휘발성 메모리(114) 및/또는 입력 레지스터들(104)에 기록되거나 또는 이들로부터 판독될 수 있다. DAC 레지스터들(106)은, 각각의 입력 레지스터들(104)로부터 로드될 수 있다. 또한, 비휘발성 메모리(114)의 내용은, 각각의 입력 레지스터들(104)로 전송될 수 있다. 로드 DAC 출력 레지스터 입력(122) 및 레디/비지 출력(124)은 상술한 바와 같이 기능 한다.
정상 모드
디바이스의 정상 모드는, 디바이스가 정상 동작하는 동안 DAC 레지스터들 및 비휘발성 메모리로의 기록 및 그들로부터의 판독을 위한 사용자 명령어들을 허용한다.
정상 모드 기록 명령어들
도 3을 참조하여, DAC 입력 레지스터(들)에 고속 모드로 순차적으로 기록하기 위한 어드레스, 명령어, 및 데이터 프로토콜 구조를 설명한다. 고속 모드 기록 명령어는, 복수의 바이트들(300)을 포함하고, 제한하기 위함이 아닌 일례로서의, 7-비트 슬레이브 어드레싱을 지원할 수 있다. 슬레이브 어드레스는, 4개의 고정 식별 비트들(예를 들면, 1100b)을 갖는 디바이스 코드(304) 및 최대 8개의 디바이스들 중 하나를 선택하기 위해 이용되는 3개의 어드레스(306) 비트들(A2, A1, A0)을 포함할 수 있다. 디바이스 코드(304)는 제조 동안에 프로그램될 수 있고, 고유 어드레스 비트들(306)은 특정의 애플리케이션을 위하여 디바이스(100 또는 200) 내에 프로그램될 수 있는데, 이는 이하에서 더욱 상세하게 설명한다.
도 3에 도시된 고속 모드 기록 명령어는, 시작 비트(302)와 함께 시작하고 복수의 바이트들(300)(각각 8 비트들)이 이어지고, 각각의 바이트(300)에는 디바이스 (슬레이브) 승인(310)이 이어지고, 정지 비트(320)와 함께 종료한다. 이러한 고속 기록 명령어를 위하여, 오직 한 번의 기록 명령어 비트들(312)(C2=0 및 C1=0)이 이용된다. 이어지는 바이트들(300)에 있어서, C2 및 C1 비트들은 무시된다. C2, C1=X (X는 무시(don't care)를 의미한다).
고속 모드 기록 명령어는, 입력 레지스터(들)(104)를 순차적으로 업데이트하기 위해 이용된다. 파워 다운 선택 비트들(PD1, PD0)(314) 및 DAC 입력 데이터 비트들(D11-D0)(316 및 318)은, 각각의 DAC 채널(3개의 DAC 채널들을 위한 바이트들이 도 3에 도시되어 있는데, 바이트들(300f 및 300g)은 제4 DAC 채널을 위해 반복됨)을 위해 순차적으로 업데이트된다. 비휘발성 메모리(114) 내의 데이터는, 도 3에 도시된 고속 기록 명령어에 의해 변경되지 않는다.
고속 모드 기록 명령어는, 구성 레지스터의 파워-다운 선택 비트들(314)(PD1 및 PD0)과 각각의 DAC 채널의 DAC 입력 데이터(316 및 318)의 12 비트들(D11:D0)만을 기록한다. 기록 데이터는, 디바이스의 제1 채널로부터 마지막 채널까지 순차적으로 로드된다. DAC 입력 레지스터들(104)의 각각은, 그 채널의 마지막 입력 데이터 바이트의 승인 펄스에서 업데이트(기록)된다. 일단 DAC 입력 레지스터들(104)이 로드되면, DAC 레지스터들(106) 및 각각의 증폭기들(112)로부터의 Vout이, 로드 DAC 출력 레지스터 입력(122)(/LDAC)에서의 로직 레벨의 변경에 의해 언제라도 업데이트된다. 비휘발성 메모리(144)는 영향받지 않는다.
도 4를 참조하여, 한번에 하나의 DAC 입력 레지스터를 기록하기 위한 어드레스, 명령어, 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램을 설명한다. 다중 기록 명령어는 복수의 바이트들(400)을 포함하고, 제한을 위한 것이 아닌 일례로서의, 7-비트 슬레이브 어드레싱을 지원할 수 있다. 슬레이브 어드레스는, 4개의 고정 식별 비트들(예를 들면, 1100b)을 갖는 디바이스 코드(404) 및 최대 8개의 디바이스들 중 하나를 선택하기 위해 이용되는 3개의 어드레스 비트들(406)(A2, A1, A0)을 포함할 수 있다. 디바이스 코드(404)는 제조 동안에 프로그램될 수 있고, 고유 어드레스 비트들(406)은 특정의 애플리케이션을 위하여 디바이스 메모리(100 또는 200)의 비휘발성 메모리(114)에 프로그램될 수 있는데, 더욱 상세한 내용은 후술한다.
도 4에 도시된 다중 기록 명령어는 시작 비트(402)와 함께 시작하고, 복수의 바이트들(400)(각각 8 비트들)이 이어지고, 각각의 바이트(400)에는 디바이스 (슬레이브) 승인(410)이 이어지고, 정지 비트(420)와 함께 종료한다. 제1 바이트는, 디바이스 코드(404), 디바이스 어드레스(406)(A2, A1, A0), 및 0으로 설정된 판독/기록 비트(408)를 포함한다. 제2 바이트(400b)는, 기록 명령어 타입 비트들(412)(C2=0, C1=1, 및 C0=0), 기록 기능 비트들(428)(W1=0 및 W0=0), DAC 채널 선택 비트들(426a)(DAC1 및 DAC0), 및 /UDAC 비트(430a)를 포함한다.
다중 기록 명령어는 한번에 하나의 DAC 입력 레지스터(104)에 기록한다. DAC 채널은 DAC 레지스터 선택 비트들(426)(DAC1 및 DAC0)을 이용하여 선택될 수 있고, 오직 그 채널만 영향받는다. 업데이트될 각각의 DAC 채널을 위한 각각의 DAC 레지스터 선택 비트들(426)을 갖는 반복 바이트들(예를 들면, 바이트들(400e, 400f 및 400g))을 보냄으로써, 하나 이상의 DAC 레지스터(106)가 기록될 수 있다. 비휘발성 메모리(114) 내의 데이터는, 도 4에 도시된 고속 기록 명령어에 의해 변경되지 않는다. 제3 바이트(400c)는, 구성 비트들(즉, Vref 비트(432), 파워 다운 선택 비트들(414a)(PD1 및 PD0), DAC 이득 선택 비트(440a)(GX)) 및 4개의 최상위 DAC 데이터 비트들(422a)(D11:D8)을 포함한다. 제4 바이트(400d)는, 최하위 DAC 데이터 비트들(424a)(D7:D0)을 포함한다.
구성 레지스터 비트들(즉, Vref 비트(432), 파워 다운 선택 비트들(414a)(PD1 및 PD0), 및 DAC 이득 선택 비트(440a)(GX))과 DAC 입력 데이터 비트들(D11-D0)(422a 및 424a)는, 만약 로드 DAC 출력 레지스터 입력(122)(/LDAC)에서의 로직 레벨이 로우(low)이거나 /UDAC 비트(430)가 소거되었다면, 제4 바이트(400d) 승인(410d) 이후에 업데이트될 수 있다. 각각의 증폭기(112)로부터의 Vout은, /UDAC 비트(430), DAC 출력 레지스터 입력(122)(/LDAC)에서의 로직 변경, 또는 일반적인 호출 소프트웨어 업데이트를 이용하여 업데이트될 수 있다. /UDAC 비트(430)가 제1 로직 레벨인 경우, 선택된 DAC 채널의 Vout은, DAC 출력 레지스터 입력(122)(/LDAC)의 로직 상태에 무관하게, 제4 바이트(400d)가 승인(410d)(선택된 DAC 레지스터의 마지막 바이트)되자마자 업데이트된다. DAC 입력 데이터 비트들(D11-D0)(422 및 424)은, 선택된 DAC 채널(비트들(426))의 DAC 입력 데이터이다. 바이트들(400b, 400c 및 400d)은 업데이트될 다음의 DAC 채널들의 각각을 위해 반복되지만, 기록 명령어 타입 비트들(412a)(C2, C1, C0) 및 기록 기능 비트들(428a)(W1 및 W0)을 특정할 필요는 없다. X는 무시를 의미한다. 예를 들면, 바이트들(400e, 400f 및 400g)은 제2 DAC 채널을 위해 필요한 업데이트 데이터를 의미한다. 연속적인 DAC 채널들은 유사하게 업데이트될 수 있다.
제2, 제3, 및 제4 바이트들에 포함된 상술한 바와 같은 정보는, 각각의 DAC 채널을 위해 반복될 수 있다. DAC 채널들의 2개의 인스턴스들을 위한 기록 명령어 프로토콜들이 도시되었지만, 임의의 개수의 DAC 채널들을 위한 기록 프로토콜들이 고려되며(예를 들면, 도 2 참조), 및/또는 정지 비트(420)가 기록 명령어 프로토콜을 종료할 때까지 DAC 채널들의 각각을 위하여 반복된다.
도 5를 참조하여, DAC 입력 레지스터들 및 관련된 비휘발성 메모리 위치들에 순차적으로 기록하기 위한 어드레스, 명령어 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램을 설명한다. 순차적 기록 명령어는, 복수의 바이트들(500)을 포함하고, 제한을 위한 것이 아닌 일례로서의, 7-비트 슬레이브 어드레싱을 지원할 수 있다. 슬레이브 어드레스는, 4개의 고정 식별 비트들(예를 들면, 1100b)을 갖는 디바이스 코드(504)와 최대 8개의 디바이스들 중 하나를 선택하기 위해 이용되는 3개의 어드레스 비트(506)(A2, A1, A0)를 포함할 수 있다. 디바이스 코드(504)는 제조 동안에 프로그램될 수 있으며, 고유 어드레스 비트들(506)은 특정의 애플리케이션을 위하여 디바이스(100 또는 200)에 프로그램될 수 있는데, 이에 대해서는 후술한다.
도 5에 도시된 순차적 기록 명령어는, 시작 비트(502)와 함께 시작하고, 복수의 바이트들(500)(각각 8 비트들)이 이어지고, 각각의 바이트(500)에는 디바이스 (슬레이브) 승인(510)이 이어지고, 정지 비트(520)와 함께 종료한다. 제1 바이트(500a)는, 디바이스 코드(504), 디바이스 어드레스(506)(A2, A1, A0), 및 0으로 설정된 기록/판독 비트(508)를 포함한다. 제2 바이트(500b)는, 명령어 타입 비트들(512)(C2=0, C1=1 및 C0=0), 기록 기능 비트들(528)(W1=1 및 W0=0), DAC 채널 선택 비트들(526)(DAC1 및 DAC0), 및 /UDAC 비트(530)를 포함한다.
순차적 기록 명령어는, 구성 레지스터 비트들(즉, vref 비트(532), 파워 다운 선택 비트들(514)(PD1 및 PD0), DAC 이득 선택 비트(540)(GX)) 및 시작 DAC 채널로부터 마지막 DAC 채널까지 순차적으로 DAC 입력 레지스터들(104)로의 DAC 입력 데이터 비트들(D11-D0)(522 및 524)을 기록하고, 또한 이 명령어는, 동일한 데이터를 비휘발성 메모리(114)에 순차적으로 기록한다. 시작 DAC 채널은, 바이트(500b) 내의 DAC 레지스터 선택 비트들(526)(DAC1 및 DAC0)에 의해 결정된다. 그 다음의 DAC 채널들은, 제2 DAC 채널을 위한 각각의 바이트쌍(예를 들면, 바이트들(500e 및 500f))의 완료 이후에 기록된다. 추가적인 DAC 채널들은, 디바이스(200)의 DAC 채널들의 최대 개수까지의 바이트 쌍들의 반복이다.
비휘발성 메모리(114)에 기록하는 경우, 레디/비지 출력(124)(도 1 및 2 참조)은, 비휘발성 메모리(114)에 대한 기록 동작이 완료될 때까지 제1 로직 레벨인 상태로 유지된다. 레디/비지 출력(124)은, 이후 제2 로직 레벨로 복귀한다. 레디/비지 출력(124)은, 레디/비지 출력(124)이 제1 로직 레벨일 때 비휘발성 메모리에 대한 기록 동작이 시도되지 않도록, 시스템 소프트웨어에 의해 감시될 수도 있다. 레디/비지 출력(124)이 제1 로직 레벨인 경우에는 수신되는 모든 명령어는 무시될 것이다.
도 6을 참조하여, 단일 DAC 입력 레지스터 및 관련된 비휘발성 메모리 위치들에 기록하기 위한 어드레스, 명령어, 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램을 설명한다. 단일 기록 명령어는, 복수의 바이트들(600)을 포함하며, 제한을 위한 것이 아닌 일례로서의, 7-비트 슬레이브 어드레싱을 지원할 수 있다. 슬레이브 어드레스는, 4개의 고정 식별 비트들(예를 들면, 1100b)을 갖는 디바이스 코드(604)와 최대 8개의 디바이스들 중 하나를 선택하기 위해 이용되는 3개의 어드레스 비트들(606)(A2, A1, A0)을 포함할 수 있다. 디바이스 코드(604)는 제조 동안에 프로그램될 수 있고, 고유 어드레스 비트들(606)은 특정의 애플리케이션을 위하여 디바이스(100 또는 200) 내에 프로그램될 수도 있는데, 이에 대해서는 후술한다.
도 6에 도시된 단일 기록 명령어는, 시작 비트(602)와 함께 시작하고, 복수의 바이트들(600)(각각 8 비트)이 이어지고, 각각의 바이트(600)는 디바이스 (슬레이브) 승인(610)이 이어지고, 및 정지 비트(620)와 함께 종료한다. 제1 바이트는, 디바이스 코드(604), 디바이스 어드레스(606)(A2, A1, A0), 및 0으로 설정된 기록/판독 비트(608)를 포함한다. 제2 바이트(600b)는, 기록 명령어 타입 비트들(612)(C2=0, C1=1 및 C0=0), 기록 기능 비트들(528)(W1=1 및 W0=1), DAC 채널 선택 비트(626)(DAC1 및 DAC0), 및 /UDAC 비트(630)를 포함하여 이루어진다.
단일 기록 명령어는 구성 레지스터 비트들(즉, vref 비트(632), 파워 다운 선택 비트들(614)(PD1 및 PD0) 및 DAC 이득 선택 비트(640)(GX)) 및 DAC 채널 선택 비트들(626)(DAC1 및 DAC0)에 의해 특정된 DAC 채널을 위한 DAC 입력 레지스터(104)로의 DAC 입력 데이터 비트들(D11-D0)(622 및 624)을 기록하고, 또한, 동일한 정보를 비휘발성 메모리(114) 내의 관련된 위치들에 기록한다.
도 7을 참조하여, 디바이스에 새로운 어드레스를 기록하기 위한 어드레스, 명령어 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램을 설명한다. 새로운 어드레스 기록 명령어는, 복수의 바이트들(700)을 포함하고, 제한을 위한 것이 아닌 일례로서의, 7-비트 슬레이브 어드레싱을 지원할 수 있다. 슬레이브 어드레스는, 4개의 식별 비트들(예를 들면, 1100b)을 갖는 디바이스 코드(704)와 최대 8개의 디바이스들 중 하나를 선택하기 위해 이용되는 3개의 어드레스 비트들(706)(A2, A1, A0)을 포함할 수 있다. 디바이스 코드(704)는 제조 동안에 프로그램될 수 있으며, 고유 어드레스 비트들(706)은 디바이스(100 또는 200)에 프로그램된다. 디바이스가 새로운 어드레스 명령어를 수신한 경우, 3개의 어드레스 비트들(706)(A2, A1, A0) 내에 포함된 현재의 어드레스는, 디바이스 레지스터(들) 및 비휘발성 메모리(114)의 관련된 위치들 내의 이러한 어드레스 비트들을 덮어쓰기함으로써 교체된다.
도 7에 도시된 바와 같은 새로운 어드레스 기록 명령어는, 시작 비트(702)와 함께 시작하고, 복수의 바이트들(700)(각각 8 비트)이 이어지고, 각각의 바이트(700)에는 디바이스 (슬레이브) 승인(710)이 이어지고, 정지 비트(720)와 함께 종료한다. 제1 바이트는, 디바이스 코드(704), 디바이스 어드레스(706a)(A2, A1, A0) 및 0으로 설정된 기록/판독 비트(708)를 포함한다. 제2 바이트(700b)는, 기록 명령어 타입 비트들(712a)(C2=0, C1=1 및 C0=1), 현재 디바이스 어드레스(706b)(A2, A1, A0), 및 제1 비트 패턴(754)(0, 1)을 포함한다. 제3 바이트(700c)는, 기록 명령어 타입 비트들(712b)(C2=0, C1=1 및 C0=1), 새로운 디바이스 어드레스(756a)(A2, A1, A0), 및 제2 비트 패턴(758)(1, 0)을 포함한다. 제4 바이트(700d)는, 기록 명령어 타입 비트들(712c)(C2=0, C1=1 및 C0=1), 확정을 위한 새로운 디바이스 어드레스(756b)(A2, A1, A0), 및 제3 비트 패턴(762)(1, 1)을 포함한다.
새 어드레스 기록 명령어는 로드 DAC 출력 레지스터 입력(/LDAC)에서의 로직 레벨의 변이가 제2 바이트(700b)의 슬레이브 승인(710b)의 동안에 존재하는 경우에만 유효하고, 입력(122)에서의 로직 레벨은 적어도 제3 바이트(700c)가 끝날 때까지 그것의 새로운 상태로 유지된다. 로드 DAC 출력 레지스터 입력(122)(/LDAC)은, 새로운 어드레스를 거기에 프로그램하는 경우에, 디바이스를 선택하기 위해 이용될 수 있다.
도 8을 참조하여, 전압 기준의 선택을 변경하기 위한, 어드레스, 명령어, 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램을 설명한다. 전압 기준 선택 변경 명령어는, 바이트들(800a 및 800b)을 포함하고, 제한을 위한 것이 아닌 일례로서의, 7-비트 슬레이브 어드레싱을 지원할 수 있다. 슬레이브 어드레스는, 4개의 고정 식별 비트들(예를 들면, 1100b)을 갖는 디바이스 코드(804) 및 최대 8개의 디바이스들 중 하나를 선택하기 위해 이용되는 3개의 어드레스 비트들(806)(A2, A1, A0)을 포함할 수 있다. 디바이스 코드(804)는 제조 동안에 미리 프로그램될 수 있으며, 고유 어드레스 비트들(806)은 여기에 설명되는 바와 같이 필드 프로그램 가능하다.
도 8에 도시된 바와 같은 전압 기준 선택 비트들 변경 명령어는, 시작 비트(802)와 함께 시작하고, 바이트들(800a 및 800b)이 이어지고, 각각의 바이트(800)에는 디바이스 (슬레이브) 승인(810)이 이어지고, 정지 비트(820)와 함께 종료한다. 제1 바이트(800a)는, 디바이스 코드(804), 디바이스 어드레스(806)(A2, A1, A0) 및 0으로 설정된 판독/기록 비트(808)를 포함한다. 제2 바이트(800b)는, 기록 명령어 타입 비트들(812)(C2=1, C1=0 및 C0=1), 및 DAC 기준 선택 비트들(870)을 포함한다. DAC 기준 선택 비트들(870)의 각각은, 각각의 DAC 채널을 위한 Vdd 또는 Vref(내부의 또는 외부의, 도시하지 않음)를 선택하기 위해 이용될 수 있는데, 예를 들면, DAC 기준 선택 비트(870)가 제1 로직 레벨이면 Vdd이고 또는 제2 로직 레벨이면 Vref가 된다. 비휘발성 메모리(114)는 이 명령어에 영향받지 않는다.
도 9를 참조하여, 파워-다운 선택 비트들을 DAC 입력 레지스터들에 기록하기 위한, 어드레스, 명령어, 및 데이터 프로토콜 구조에 대하여 간략한 바이트 다이어그램을 설명한다. 파워-다운 선택 비트들 기록 명령어는, 바이트들(900a, 900b 및 900c)을 포함하고, 제한을 위한 것이 아닌 일례로서의, 7-비트 슬레이브 어드레싱을 지원할 수 있다. 슬레이브 어드레스는, 4개의 고정 식별 비트들(예를 들면, 1100b)을 갖는 디바이스 코드(904)와 최대 8개의 디바이스들 중 하나를 선택하기 위해 이용되는 3개의 어드레스 비트들(906)(A2, A1, A0)을 포함한다. 디바이스 코드(904)는 제조 동안에 미리 프로그램될 수 있으며, 고유 어드레스 비트들(906)은 여기에 설명하는 바와 같이 필드 프로그램 가능하다.
파워-다운 선택 비트들 기록 명령어는, DAC 채널들의 각각을 위한 정상 모드 또는 파워 다운 모드를 선택하기 위해 이용된다. 2개의 파워-다운 비트들(980)(PD1, PD0)은, 예를 들면, DAC 채널들(A, B, C 및 D)인 DAC 채널들의 각각을 위해 이용될 수 있다. 소정의 DAC 채널을 위해 정상 모드가 선택된 경우에는, 아날로그 전압 출력이 존재할 것이다. 파워 다운 모드가 선택된 경우에는, 아날로그 전압의 출력은 없을 것이며, 대신에 2개의 파워-다운 비트들(980)(PD1, PD0)의 로직값들에 종속하여 접지 또는 공통에 대하여 고정된 저항값이 대신하게 될 것이다.
도 9에 도시된 파워-다운 선택 비트들 기록 명령어는, 시작 비트(902)와 함께 시작하고, 바이트들(900a, 900b 및 900c)(각각 8 비트)이 이어지고, 각각의 바이트(900)에는 디바이스 (슬레이브) 승인(910)이 이어지고, 정지 비트(920)와 함께 종료한다. 제1 바이트(900a)는, 디바이스 코드(904), 디바이스 어드레스(906)(A2, A1, A0), 및 0으로 설정된 판독/기록 비트(508)를 포함한다. 제2 바이트(900b)는, 기록 명령어 타입 비트들(812)(C2=1, C1=0 및 C0=1), 및 파워-다운 비트들(980a 및 980b)을 포함한다. 제3 바이트(900c)는, 그러한 DAC 채널들이 디바이스(200) 내에 구현된 경우, 파워-다운 비트들(980c 및 980d)을 포함할 수 있다. 비휘발성 메모리(114)는 이 명령어에 의해 영향받지 않는다.
도 10을 참조하여, 이득 선택 비트들을 DAC 입력 레지스터들에 기록하기 위한 어드레스, 명령어, 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램을 설명한다. 이득 선택 비트들을 DAC 입력 레지스터들에 기록하는 명령어는, 바이트들(1000a 및 1000b)을 포함하고, 제한을 위한 것이 아닌 일례로서의, 7-비트 슬레이브 어드레싱을 지원할 수 있다. 슬레이브 어드레스는, 4개의 고정 식별 비트들(예를 들면, 1100b)을 갖는 디바이스 코드(1004)와 최대 8개의 디바이스들 중 하나를 선택하기 위해 이용되는 3개의 어드레스 비트들(1006)(A2, A1, A0)을 포함한다. 디바이스 코드(1004)는 제조 동안에 미리 프로그램될 수 있으며, 고유 어드레스 비트들(1006)은 여기에 설명된 바와 같이 필드 프로그램 가능하다.
DAC 입력 레지스터들로 이득 선택 비트들을 기록하는 명령어는, 시작 비트(1002)와 함께 시작하고, 바이트들(1000a 및 1000b)(각각 8 비트들)이 이어지고, 각각의 바이트(1000)에는 디바이스 (슬레이브) 승인(1010)이 이어지고, 정지 비트(1020)와 함께 종료한다. 제1 바이트(1000a)는, 디바이스 코드(1004), 디바이스 어드레스(1006)(A2, A1, A0) 및 0으로 설정된 판독/기록 비트(1008)를 포함한다. 제2 바이트(1000b)는, 기록 명령어 타입 비트들(1012)(C2=1, C1=1 및 C0=0), 및 이득 선택 비트들(1040)을 포함한다. 이득 선택 비트들(1040)의 각각은, 그것의 각각의 DAC 채널을 위한 이득을 선택하기 위해 이용될 수 있는데, 예를 들면, 이득 선택 비트(1040)가 제1 로직 레벨이면 이득은 1이고, 또는 제2 로직 레벨이면 이득은 2이다. 비휘발성 메모리(114)는 이 명령어에 영향받지 않는다.
판독 명령어 및 출력 데이터 포맷
만약 각 명령어의 제1 바이트 내의 판독/기록 비트(X08)가 로직 "하이"(1)로 설정된다면, 디바이스는 판독 모드로 진입한다. (a) 레지스터 데이터를 판독하기 위한 정상 판독 모드, 및 (b) 잠금 및 조정 비트들에 액세스하기 위한 테스트 모드 판독의, 2가지 타입의 판독 모드들이 존재한다. 테스트 모드 판독은, 로드 DAC 출력 레지스터 입력(122)(/LDAC)에 고전압을 제공(assert)함으로써 진입될 수 있다. 판독 명령어는, 레디/비지 출력(124)이 비휘발성 메모리(114)가 비지가 아님을 표시하는 경우에만 수행된다.
도 11a 내지 11d를 참조하여, 정상 모드에서 하나 또는 복수의 DAC 디바이스들의 DAC 입력 레지스터 및 비휘발성 메모리를 판독하기 위한 어드레스, 명령어 및 데이터 프로토콜 구조들에 대한 개략적인 바이트 다이어그램들을 설명한다. 도 11a를 참조하면, 정상 모드에서의 판독 명령어는, 시작 비트(1102)와 함께 시작하고, 예를 들면 디지털 프로세서(도시하지 않음)인 버스 마스터에 의해 보내진 제1 바이트(1100a)가 이어지는데, 여기에서, 제1 바이트(1100a)는 4개의 고정 식별 비트들(예를 들면, 1100b)을 갖는 디바이스 코드(1104)와, 최대 8개의 디바이스들 중 하나를 선택하기 위해 이용되는 3개의 어드레스 비트들(1106)(A2, A1, A0)과 판독/기록 비트(1108)(판독 동작을 표시하는 로직 1로 설정됨)를 포함한다. 버스 마스터로부터의 이러한 판독 명령의 제1 바이트가 종료되면, 슬레이브 승인(1110a)이 제공된다. 디바이스 코드(1104)는 제조 동안에 프로그램될 수 있고, 고유 어드레스 비트들(1106)이 여기에 설명된 바와 같이 필드 프로그램 가능하다.
다음, 제1 슬레이브 바이트(1150a)가 슬레이브 디바이스에 의해 보내진다. 제1 슬레이브 바이트(1150a)는, DAC 채널 A(도 2 참조)의 DAC 레지스터(106) 내에 포함된 다음의 데이터에 대한 현재 상태를 포함한다: 비휘발성 메모리(114)로의 기록의 완료 상태를 표시하는 레디/비지 비트(1146a)(예를 들면, 로직 1은 기록 완료를 표시하고, 로직 0은 그밖의 상태를 표시함), 관련된 파워-온-리셋 비트(1148a)의 현재 상태, 선택 비트들(1126a)(DAC1, DAC0) 내에 표시된 DAC 채널, 영(0)) 및 디바이스의 3개의 어드레스 비트들(1106a)(A2, A1, A0). 버스 마스터가 제1 슬레이브 바이트(1150a)를 판독한 후, 버스 마스터는 마스터 승인(1160a)을 보낸다.
슬레이브 디바이스가 마스터 승인(1160a)을 수신한 후, 제2 슬레이브 바이트(1150b)가 슬레이브 디바이스에 의해 보내진다. 제2 슬레이브 바이트(1150b)는, DAC 채널 A(도 2 참조)의 DAC 레지스터(106) 내에 포함된 다음의 데이터를 포함한다: Vref(1132a) 상태, 파워 다운 선택 비트들(1114a)(PD1 및 PD0) 상태, DAC 이득 선택 비트(1140a)(GX) 상태, 및 선택 비트들(1126a) 내에 표시된 DAC 채널과 관련된 4개의 최상위 DAC 데이터 비트들(1122a)(D11:D8). 제2 슬레이브 바이트(1150b)가 버스 마스터에 의해 판독된 후, 버스 마스터는 마스터 승인(1160b)을 보낸다.
슬레이브 디바이스가 마스터 승인(1160b)을 수신한 후, 제3 슬레이브 바이트(1150c)가 슬레이브 디바이스에 의해 보내진다. 제3 바이트(1150c)는, 선택 비트들(1126a) 내에 표시된 DAC 채널과 관련된 DAC 레지스터(106) 내에 포함된 8개의 최하위 데이터 비트들(1124a)(D7:D0)을 포함한다. 바이트들(1150a-1150c)은, 표시된 DAC 채널(1126a)(DAC1, DAC0)의 DAC 레지스터의 현재 내용을 포함한다. 제3 바이트(1150c)가 버스 마스터에 의해 판독된 후, 버스 마스터는 마스터 승인(1160c)을 보낸다.
이후, 어드레스된 슬레이브 디바이스는, 비휘발성 메모리(114) 내에 포함된 데이터 내용의 현재 상태를 표시하는 제4 슬레이브 바이트(1150d)를 보낸다. 제4 슬레이브 바이트(1150d)는, 비휘발성 메모리(114)에 대한 기록의 완료 상태를 표시하는 레디/비지 비트(1196a)(예를 들면, 로직 1은 기록 완료를 표시하고, 로직 0은 그밖의 상태를 표시함), 관련된 파워-온-리셋 비트(1198a)의 현재 상태, 선택 비트들(1176a)(DAC1, DAC0) 내에 표시된 DAC채널, 영(0), 및 3개의 어드레스 비트들(1156b)(A2, A1, A0)을 포함한다. 제4 슬레이브 바이트(1150d)가 버스 마스터에 의해 판독된 후, 버스 마스터는 마스터 승인(1160d)을 보낸다.
슬레이브 디바이스가 마스터 승인(1160d)을 수신한 후, 제5 슬레이브 바이트(1150e)가 슬레이브 디바이스에 의해 보내진다. 제5 슬레이브 바이트(1150e)는, 비휘발성 메모리(114) 내에 포함된 다음의 데이터를 포함한다: Vref(1182a) 상태, 파워 다운 선택 비트들(1164a)(PD1 및 PD0) 상태, DAC 이득 선택 비트(1190a)(GX) 상태, 및 선택 비트들(1176a) 내에 표시된 DAC 채널과 관련된 4개의 최상위 DAC 데이터 비트들(1172a)(D11:D8). 제5 슬레이브 바이트(1150e)가 버스 마스터에 의해 판독 완료되면, 버스 마스터는 마스터 승인(1160e)을 보낸다.
슬레이브 디바이스가 마스터 승인(1160e)을 수신한 후, 제6 슬레이브 바이트(1150f)가 슬레이브 디바이스에 의해 보내진다. 제6 슬레이브 바이트(1150f)는, 선택 비트들(1176a) 내에 표시된 DAC 채널과 관련된 비휘발성 메모리(114) 내에 포함된 8개의 최하위 데이터 비트들(1174a)(D7:D0)을 포함한다. 바이트들(1150d-1150f)은, 표시된 DAC 채널(1176a)(DAC1, DAC0)의 비휘발성 메모리(114)의 현재 내용을 포함한다. 제6 슬레이브 바이트(1150f)가 버스 마스터에 의해 판독된 후, 버스 마스터는 마스터 승인(1160f)을 보내고, 정지 비트가 직렬 버스(120) 상에 제공된다.
도 11b는, 제7 내지 제12 바이트들(1150g-1150l)을 보여주고 있으며, 이들은 다음의 DAC 채널 B(도 2 참조)를 위한 앞서 언급된 모든 상태 및 데이터를 지원하기 위해 이용될 수 있다. 도 11c는, 제13 내지 제18 바이트들(1150m-1150r)을 보여주고 있으며, 이들은, 만약 사용된다면, 다음의 DAC 채널 C(도 2 참조)를 위한 앞서 언급된 모든 상태 및 데이터를 지원하기 위해 이용될 수 있다. 도 11d는, 제19 내지 제23 바이트들(1150s-1150x)을 보여주고 있으며, 이들은, 만약 사용된다면, 다음의 DAC 채널 D(도 2 참조)를 위한 앞서 언급된 모든 상태 및 데이터를 지원하기 위해 이용될 수 있다. 정지 비트(1120)는, 그다음의 각각의 DAC 레지스터(106) 및 관련된 비휘발성 메모리(114)를 위한 정보의 판독이 완료된 후에 버스 마스터(도시하지 않음)에 의해 제공된다. 이러한 정상 모드에서의 판독 명령어는, 마지막 DAC 채널이 판독된 후에 정지 비트(1120)와 함께 종료할 것이다. 반복 바이트는, 모든 DAC 레지스터들 및 비휘발성 메모리를 순차적으로 판독한 후에 시작하게 될 것이다.
테스트 모드
디바이스의 테스트 모드는, 예를 들면 10V인 고전압이 로드 DAC 출력 레지스터 입력(122)(/LDAC)에 인가되고 있는 중에, 디바이스가 "테스트 모드를 위한 판독/기록 명령어"를 수신한 경우에 진입된다. 테스트중인 디바이스만이 그것의 입력(122)에 고전압을 가질 것이기 때문에, 특정의 디바이스 어드레스는 불필요하다.
테스트 모드 기록 명령어들
도 12를 참조하여, DAC 입력 레지스터들에 잠금 비트를 기록하기 위한 테스트 모드 어드레스, 명령어, 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램을 설명한다. 잠금 비트 기록 명령어는, 바이트들(1200a 및 1200b)을 포함하고, 시작 비트(1202)와 함께 시작하고, 바이트들(1200a 및 1200b)(각각 8 비트들)이 이어지고, 각각의 바이트(1200)에는 디바이스 (슬레이브) 승인(1210)이 이어지고, 정지 비트(1220)와 함께 종료한다. 제1 바이트(1200a)는, 디바이스 코드(1204), 및 0으로 설정된 판독/기록 비트(1208)를 포함한다. 제2 바이트(1200b)는, 기록 명령어 타입 비트들(1212)(C2=0, C1=1 및 C0=0), 및 잠금 비트(1244)를 포함한다. 비휘발성 메모리(114)는, 이 명령어에 영향을 받지 않는다. 잠금 비트(1244)는 잠금 비트 기록 명령에 의해 소거 및 세트될 수 있다. 잠금 비트(1244)는, DAC 디바이스(100 및 200)의 비휘발성 메모리들(114)의 내용에 대한 인증되지 않은 변경을 방지한다. 테스트 모드에서의 기록 명령어는, 잠금 비트(1244)가 예를 들면 로직 0인 제1 로직 레벨에서 실행되고, 예를 들면 로직 1인 제2 로직 레벨에서는 실행으로부터 잠겨진다.
도 13을 참조하여, DAC 입력 레지스터들의 내용을 비휘발성 메모리에 기록하기 위한 테스트 모드 어드레스, 명령어, 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램을 설명한다. 기록 인에이블 비트 명령어는, 바이트들(1300a 및 1300b)을 포함하고, 시작 비트(1302)와 함께 시작하고, 바이트들(1300a 및 1300b)(각각 3 비트들)이 이어지고, 각각의 바이트(1300)에는 디바이스 (슬레이브) 승인(1310)이 이어지고, 정지 비트(1320)와 함께 종료한다. 제1 바이트(1300a)는, 디바이스 코드(1304), 및 0으로 설정된 판독/기록 비트(1308)를 포함한다. 제2 바이트(1300b)는, 기록 명령어 타입 바이트들(812)(C2=1, C1=1 및 C0=0), 및 인에이블 비트(1352)를 포함한다. 인에이블 비트(1352)가 세트된 경우, 관련된 DAC 채널 레지스터들의 내용은 비휘발성 메모리(114)에 기록된다. 인에이블 비트(1352)는 기록 인에이블 비트 명령어에 의해 소거되고 세트된다.
도 14를 참조하여, 밴드갭 전압 기준 조정 비트들을 DAC 입력 레지스터들에 기록하기 위한 테스트 모드 어드레스, 명령어, 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램을 설명한다. 밴드갭 전압 기준 조정 비트들 기록 명령어는, 바이트들(1400a, 1400b 및 1400c)을 포함하고, 시작 비트(1402)와 함께 시작하고, 바이트들(1400a, 1400b 및 1400c)(각각 8 비트들)이 이어지고, 각각의 바이트(1400)에는 디바이스 (슬레이브) 승인(1410)이 이어지고, 바이트(1400c)의 끝에서 정지 비트(1420)와 함께 종료한다. 제1 바이트(1400a)는 디바이스 코드(1404), 및 0으로 설정된 판독/기록 비트(1408)를 포함한다. 제2 바이트(1400b)는, 기록 명령어 타입 비트들(1412)(C2=1, C1=0 및 C0=0), 및 전압 기준 선택 비트(1470)를 포함한다. 제3 바이트(1400c)는, 밴드갭 절대값 조정 비트들(1477)(Vbg3, Vbg2, Vbg1 및 Vbg0) 및 밴드갭 증폭기 오프셋 조정 비트들(1484)(Bba3, Bba2, Bba2 및 Bba0)을 포함한다.
도 15를 참조하여, 버퍼 오프셋 조정 비트들을 DAC 입력 레지스터들에 기록하기 위한 테스트 모드 어드레스, 명령어 및 데이터 프로토콜 구조에 대한 개략적인 바이트 다이어그램을 설명한다. 버퍼 오프셋 조정 비트들 기록 명령어는, 바이트들(1500a, 1500b 및 1500c)을 포함하고, 시작 비트(1502)와 함께 시작하고, 바이트들(1500a, 1500b 및 1500c)(각각 8 비트들)이 이어지고, 각각의 바이트(1500)에는 디바이스 (슬레이브) 승인(1510)이 이어지고, 바이트(1500c)의 끝에서 정지 비트(1520)와 함께 종료한다. 제1 바이트(1500a)는 디바이스 코드(1504), 및 0으로 설정된 판독/기록 비트(1508)를 포함한다. 제2 바이트(1500b)는, 기록 명령어 타입 비트들(1512)(C2=1, C1=0 및 C0=1), DAC 선택 비트들(1526)(DAC1, DAC0), 및 버퍼 증폭기 선택 비트(1588)를 포함한다. 제3 바이트(1500c)는, 버퍼 증폭기 A 오프셋값 조정 비트들(1586a) 및 버퍼 증폭기 B 오프셋값 조정 비트들(1586b)을 포함한다.
테스트 모드 판독 명령어
도 16을 참조하여, 테스트 모드에서 하나 또는 복수의 DAC 디바이스들의 DAC 입력 레지스터들 및 비휘발성 메모리를 판독하기 위한 어드레스, 명령어 및 데이터 프로토콜 구조에 대한 간략한 바이트 다이어그램을 설명한다. 테스트 모드 판독 명령어의 실행 전 및 실행 동안에, 디바이스(200)(도 2 참조)의 로드 DAC 출력 레지스터 입력(122)(/LDAC)에는 고전압이 인가된다. 도 16의 테스트 모드 판독 명령어는, 시작 비트(1602)와 함께 시작하고, 예를 들면 디지털 프로세서(도시하지 않음)인 버스 마스터에 의해 보내진 제1 바이트(1600)가 이어지는데, 여기에서 제1 바이트(1600)는 4개의 고정 식별 비트들(예를 들면, 1100b)과 최대 8개의 디바이스들 중 하나를 선택하기 위해 이용되는 3개의 어드레스 비트들(1606)(A2, A1, A0)과 판독/기록 비트(1608)(판독 동작을 표시하는 로직 1로 설정됨)를 포함한다. 테스트 모드 중에 버스 마스터로부터 이러한 판독 명령어의 제1 바이트(1600)가 완료되면, 테스트 중인 슬레이브 디바이스(예를 들면, 100 또는 200)에 의해 슬레이브 승인(1610)이 제공된다.
다음, 슬레이브 디바이스에 의해 제1 슬레이브 바이트(1650a)가 보내진다. 제1 바이트(1650a)는, DAC 채널 A(도 2 참조)의 DAC 레지스터(106) 내에 포함된 다음의 데이터에 대한 현재의 상태를 포함한다: 비휘발성 메모리(114)로의 기록의 완료 상태를 표시하는 레디/비지 비트(1646)(예를 들면, 로직 1은 기록 완료를 표시하고, 로직 0은 그밖의 상태를 표시함), 잠금 비트(1644), DAC 채널 선택 비트들(1626)(DAC1, DAC0), 및 영(0). 제1 바이트(1650a)가 버스 마스터에 의해 판독된 후, 버스 마스터는 마스터 승인(1660a)을 보낸다.
슬레이브 디바이스가 마스터 승인(1660a)을 수신한 후, 제2 슬레이브 바이트(1650b)가 슬레이브 디바이스에 의해 보내진다. 제2 슬레이브 바이트(1650b)는, DAC 레지스터(106) 내에 포함된 다음의 데이터를 포함한다: 밴드갭 절대값 조정 비트들(1677)(Vbg3, Vbg2, Vbg1 및 Vbg0), 및 밴드갭 증폭기 오프셋 조정 비트들(1684)(Bba3, Bba2, Bba1 및 Bba0). 제2 슬레이브 바이트(1650b)가 버스 마스터에 의해 판독된 후, 버스 마스터는 마스터 승인(1660b)을 보낸다.
슬레이브 디바이스가 마스터 승인(1660b)을 수신한 후, 제3 슬레이브 바이트(1650c)가 슬레이브 디바이스에 의해 보내진다. 제3 슬레이브 바이트(1650c)는, 버퍼 증폭기 A 오프셋값 조정 비트들(1686a) 및 버퍼 증폭기 B 오프셋값 조정 비트들(1686b)을 포함한다. 제4, 제5 및 제6 슬레이브 바이트들(1650d, 1650e 및 1650f)의 각각은, 상기한 슬레이브 바이트들(1650a, 1650b 및 1650c) 내의, 마스터에 의해 판독된 것과 동일한 비휘발성 메모리(114)에 저장된 데이터의 타입과 동일한 데이터를 의미한다. 제6 슬레이브 바이트(1650f)가 버스 마스터에 의해 판독된 후, 버스 마스터는 마스터 승인(1660f)을 보내고, 정지 비트(1620)가 직렬 버스(120) 상에 제공된다.
직렬 인터페이스들
도 17을 참조하여, 본 발명의 일 실시예에 따른, 도 1 및 도 2에 도시된 디바이스에 이용될 수 있는 직렬 인터페이스들의 다양한 타입들에 대한 개략적인 블록 및 버스 신호 다이어그램들을 설명한다.
도 17(a)에 도시된 바와 같이, I2C 인터페이스 및 로직(102a)은, 직렬 클록 라인(SCL) 및 직렬 데이터 라인(SDA)을 갖는다. I2C 인터페이스 규격은, 필립스 반도체(Phillips Semiconductors)로부터 얻을 수 있으며, 이는 모든 목적들을 위하여 여기에 구체화된다.
도 17(b)에 도시된 바와 같이, 직렬 주변장치 인터페이스(SPI) 및 로직(102b)은, 직렬 클록(SCK), 데이터 출력 라인(SO), 데이터 입력 라인(SI), 및 칩 선택(CS)을 갖는다. SPI 인터페이스 규격은, 모토롤라,Inc. 로부터 또는 그들의 제품들 중 SPI 인터페이스를 구체화시킨 어떠한 디바이스 제조품으로부터라도 얻을 수 있다. SPI 인터페이스 규격은 모든 목적들을 위하여 여기에 구체화된다.
도 17(c)에 도시된 바와 같이, 범용 직렬 버스(USB) 및 로직(102c)은, 셀프 클로킹(self clocking) 데이터 라인들(D+ 및 D-)을 갖는다. USB 인터페이스 규격은, www.usb.org로부터 또는 USB 인터페이스를 구체화시킨 어떠한 디바이스 제조품으로부터라도 얻을 수 있다. USB 인터페이스 규격은 모든 목적들을 위하여 여기에 구체화된다.
도 17(d)에 도시된 바와 같이, 직렬 클록 입력-출력(SCIO) 및 로직(102d)은, 단일 셀프 클로킹 데이터 라인(SCIO)을 갖는다. SCIO 인터페이스는, 맨체스터 코딩(Manchester coding)을 이용할 수 있으며, 클록 및 데이터는 단일 비트 라인 상에서 이송된다. 다른 직렬 인터페이스 기준들이, 디지털 전자 설계 분야의 당업자에 알려져 있으며, 본 발명의 기술내용과 함께 효과적으로 이용될 수도 있다.
도 18을 참조하여, 본 발명의 일 실시예에 따른, 도 1 및 도 2에 도시된 디바이스에 이용될 수 있는 다양한 집적 회로 패키지들 중의 2개에 대한 개략적인 평면도를 설명한다. I2C가 도시되어 있으나, 다양한 직렬 인터페이스 버스 및 복수의 아날로그 출력들이 이용될 수 있는 다양한 집적 회로 패키지가 고려될 수 있으며 또한 본 발명의 범위 이내인 것이다.
본 발명의 실시예들이, 개시된 예시적인 실시예들을 참조하여 묘사되고, 설명되고 정의되었지만, 이러한 참조는 본 발명을 한정하고자 하는 것이 아니며, 그러한 한정을 암시하는 것도 아니다. 개시된 내용들은, 관련 분야의 통상적인 당업자 및 본 발명에 의해 이득을 얻을 수 있는 자에 의해, 형태 및 기능상의 다양한 수정, 변경, 및 균등물이 가능하다. 묘사되고 설명된 본 발명의 실시예들은 단지 예시일 뿐이며, 본 발명의 범위를 손상시키지 않는다.
100, 200 : 디바이스
106 : DAC 레지스터
108 : DAC
114 : 비휘발성 메모리

Claims (35)

  1. 디지털-아날로그 변환 기능을 가지며, 디바이스 어드레스, 구성 정보 및 아날로그 값들로 변환될 디지털 값의 저장을 위한 레지스터들 및 비휘발성 메모리를 갖는 집적 회로 디바이스로서:
    직렬 버스로의 결합을 위해 적용된 직렬 입력-출력 포트;
    상기 직렬 입력-출력 포트에 결합된 직렬 인터페이스 및 로직;
    상기 직렬 인터페이스 및 로직에 결합된 하나 또는 복수의 레지스터들;
    상기 하나 또는 복수의 레지스터들의 각각에 결합된 하나 또는 복수의 디지털-아날로그 컨버터 레지스터들;
    상기 하나 또는 복수의 디지털-아날로그 컨버터 레지스터들의 각각에 결합된 하나 또는 복수의 디지털-아날로그 컨버터들; 및
    어드레스, 구성 정보 및 아날로그 값으로 변환될 디지털 값을 저장하고 있으며, 상기 하나 또는 복수의 입력 레지스터들에 결합된 비휘발성 메모리;를 포함하는 집적 회로 디바이스.
  2. 제1항에 있어서,
    상기 비휘발성 메모리로의 기록을 위한 차지 펌프를 더 포함하는 집적 회로 디바이스.
  3. 제1항에 있어서,
    상기 하나 또는 복수의 디지털-아날로그 컨버터들을 제어하기 위한 파워 다운 제어 로직을 더 포함하는 집적 회로 디바이스.
  4. 제1항에 있어서,
    상기 하나 또는 복수의 디지털-아날로그 컨버터들 각각의 아날로그 출력에 결합된 하나 또는 복수의 아날로그 증폭기들을 더 포함하는 집적 회로 디바이스.
  5. 제4항에 있어서,
    상기 하나 또는 복수의 아날로그 증폭기들을 제어하기 위한 파워 다운 제어 로직을 더 포함하는 집적 회로 디바이스.
  6. 제1항에 있어서,
    상기 집적 회로 디바이스로의 파워가 차단되면 상기 집적 회로 디바이스를 리셋하기 위한 파워-온-리셋 회로를 더 포함하는 집적 회로 디바이스.
  7. 제1항에 있어서,
    상기 하나 또는 복수의 입력 레지스터들로부터 상기 하나 또는 복수의 디지털-아날로그 컨버터 레지스터들로 데이터를 전송하기 위한 입력을 더 포함하는 집적 회로 디바이스.
  8. 제1항에 있어서,
    상기 하나 또는 복수의 디지털-아날로그 컨버터들의 각각은 12 비트 분해능을 갖는 집적 회로 디바이스.
  9. 제1항에 있어서,
    상기 비휘발성 메모리는 전기적 소거 가능한 프로그램가능 판독 전용 메모리(EEPROM)인 집적 회로 디바이스.
  10. 제1항에 있어서,
    상기 비휘발성 메모리는 FLASH 메모리인 집적 회로 디바이스.
  11. 제1항에 있어서,
    상기 직렬 입력-출력 포트로의 명령어들은, 상기 직렬 인터페이스 및 로직에 결합되어 동작을 제어하고, 데이터를 판독 및 기록하고, 및 상기 집적 회로 디바이스의 상태를 판독하는 집적 회로 디바이스.
  12. 제11항에 있어서,
    구성 정보 및 데이터를 상기 하나 또는 복수의 입력 레지스터들에 기록하기 위한 고속 모드 기록 명령어가 이용되고,
    상기 고속 모드 기록 명령어는:
    디바이스 코드와, 상기 집적 회로 디바이스의 선택을 위한 디바이스 어드레스와, 및 상기 집적 회로 디바이스로의 기록 동작을 표시하는 판독/기록 선택 코드로 이루어진 제1 바이트;
    상기 집적 회로 디바이스로의 고속 모드 기록 명령어를 표시하는 명령어 코드와, 상기 집적 회로 디바이스의 제1 디지털-아날로그(DAC) 채널을 위한 제1 파워 다운 선택 코드와, 및 상기 제1 DAC 채널을 위한 데이터의 4개의 최상위 비트들로 이루어진 제2 바이트;
    상기 DAC 채널을 위한 데이터의 8개의 최하위 비트들을 구비하는 제3 바이트;
    제2 DAC 채널을 위한 제2 파워 다운 선택 코드와 상기 제2 DAC 채널을 위한 데이터의 4개의 최상위 비트들로 이루어진 제4 바이트; 및
    상기 제2 DAC 채널을 위한 데이터의 8개의 최하위 비트들로 이루어진 제5 바이트를 포함하고,
    버스 마스터에 의해 상기 제1 내지 제5 바이트들의 각각이 보내진 후에 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고, 및 상기 고속 모드 기록 명령어가 완료된 경우 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  13. 제12항에 있어서,
    제3 DAC 채널을 위한 제3 파워 다운 선택 코드 및 상기 제3 DAC 채널을 위한 데이터의 4개의 최상위 비트들로 이루어진 제6 바이트; 및
    상기 제3 DAC 채널을 위한 데이터의 8개의 최하위 비트들로 이루어진 제7 바이트를 더 포함하고,
    버스 마스터에 의해 상기 제1 내지 제7 바이트들의 각각이 보내진 후에 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고, 및 상기 고속 모드 기록 명령어가 완료된 경우 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  14. 제13항에 있어서,
    제4 DAC 채널을 위한 제4 파워 다운 선택 코드와, 및 상기 제4 DAC 채널을 위한 데이터의 4개의 최상위 비트들로 이루어진 제8 바이트; 및
    상기 제4 DAC 채널을 위한 데이터의 8개의 최하위 비트들로 이루어진 제9 바이트를 더 포함하고,
    버스 마스터에 의해 상기 제1 내지 제9 바이트들의 각각이 보내진 후에 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고, 및 상기 고속 모드 기록 명령어가 완료된 경우 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  15. 제11항에 있어서,
    구성 정보 및 데이터를 상기 하나 또는 복수의 입력 레지스터들에 기록하기 위한 다중 기록 명령어가 이용되며,
    상기 다중 기록 명령어는:
    디바이스 코드와, 상기 집적 회로 디바이스의 선택을 위한 디바이스 어드레스와, 및 상기 집적 회로 디바이스로의 기록 동작을 표시하는 판독/기록 선택 코드로 이루어진 제1 바이트;
    상기 집적 회로 디바이스로의 다중 기록 명령어를 표시하는 명령어 코드와, 다중 기록 기능 코드와, 제1 DAC 채널을 위한 선택 코드와, 및 상기 제1 DAC 채널의 제1 DAC 출력 레지스터가 업데이트되었는지의 여부를 표시하는 제1 업데이트 출력 레지스터 비트로 이루어진 제2 바이트;
    제1 전압 기준 선택 비트와, 상기 제1 DAC 채널을 위한 제1 파워 다운 선택 코드와, 상기 제1 DAC 채널을 위한 이득 선택 비트와, 및 상기 제1 DAC 채널을 위한 데이터의 4개의 최상위 비트들로 이루어진 제3 바이트;
    상기 제1 DAC 채널을 위한 데이터의 8개의 최하위 비트들로 이루어진 제4 바이트;
    제2 DAC 채널을 위한 선택 코드와, 및 상기 제2 DAC 채널의 제2 DAC 출력 레지스터가 업데이트되었는지의 여부를 표시하는 제2 업데이트 출력 레지스터로 이루어진 제5 바이트;
    제2 전압 기준 선택 비트와, 상기 제2 DAC 채널을 위한 제2 파워 다운 선택 코드와, 상기 제2 DAC 채널을 위한 이득 선택 비트와, 및 상기 제2 DAC 채널을 위한 데이터의 4개의 최상위 비트들로 이루어진 제6 바이트; 및
    상기 제2 DAC 채널을 위한 데이터의 8개의 최하위 비트들로 이루어진 제7 바이트를 포함하고,
    버스 마스터에 의해 상기 제1 내지 제7 바이트들의 각각이 보내진 후에 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고, 및 상기 다중 기록 명령어가 완료된 경우 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  16. 제15항에 있어서,
    제3 DAC 채널을 위한 선택 코드와, 상기 제3 DAC 채널의 제3 DAC 출력 레지스터가 업데이트되었는지의 여부를 표시하는 제3 업데이트 출력 레지스터로 이루어진 제8 바이트;
    제3 전압 기준 선택 비트와, 상기 제3 DAC 채널을 위한 제3 파워 다운 선택 코드와, 상기 제3 DAC 채널을 위한 이득 선택 비트와, 및 상기 제3 DAC 채널을 위한 데이터의 4개의 최상위 비트들로 이루어진 제9 바이트;
    상기 제3 DAC 채널을 위한 데이터의 8개의 최하위 비트들로 이루어진 제10 바이트를 더 포함하고,
    버스 마스터에 의해 상기 제1 내지 제10 바이트들의 각각이 보내진 후에 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고, 및 상기 다중 기록 명령어가 완료된 경우 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  17. 제15항에 있어서,
    제4 DAC 채널을 위한 선택 코드와, 및 상기 제4 DAC 채널의 제4 DAC 출력 레지스터가 업데이트되었는지의 여부를 표시하는 제4 업데이트 출력 레지스터로 이루어진 제11 바이트;
    제4 전압 기준 선택 비트와, 상기 제4 DAC 채널을 위한 제4 파워 다운 선택 코드와, 상기 제4 DAC 채널을 위한 이득 선택 비트와, 및 상기 제4 DAC 채널을 위한 데이터의 4개의 최상위 비트들로 이루어진 제12 바이트; 및
    상기 제4 DAC 채널을 위한 데이터의 8개의 최하위 비트들로 이루어진 제13 바이트를 더 포함하고,
    버스 마스터에 의해 상기 제1 내지 제13 바이트들의 각각이 보내진 후에 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고, 및 상기 다중 기록 명령어가 완료된 경우 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  18. 제11항에 있어서,
    구성 정보 및 데이터를 복수의 DAC 입력 레지스터들 및 관련된 비휘발성 메모리 위치들에 기록하기 위한 순차적 기록 명령어가 이용되고,
    상기 순차적 기록 명령어는:
    디바이스 코드와, 상기 집적 회로 디바이스의 선택을 위한 디바이스 어드레스와, 및 상기 집적 회로 디바이스로의 기록 동작을 표시하는 판독/기록 선택 코드로 이루어진 제1 바이트;
    상기 집적 회로 디바이스에 대한 순차적 기록 명령어를 표시하는 명령어 코드와, 순차적 기록 기능 코드와, 상기 순차적 기록 명령어의 시작 DAC 채널을 위한 선택 코드와, 및 기록되어질 모든 DAC 채널들의 DAC 출력 레지스터들이 업데이트되었는지의 여부를 표시하는 업데이트 출력 레지스터로 이루어진 제2 바이트;
    상기 기록되어질 DAC 채널을 위한 전압 기준 선택 비트와, 상기 기록되어질 DAC 채널을 위한 파워 다운 선택 코드와, 상기 기록되어질 DAC 채널을 위한 이득 선택 비트와, 및 상기 기록되어질 DAC 채널을 위한 데이터의 4개의 최상위 비트들로 이루어진 제3 바이트;
    상기 기록되어질 DAC 채널을 위한 데이터의 8개의 최하위 비트들로 이루어진 제4 바이트;를 포함하고,
    제3 및 제4 바이트들은 상기 기록되어질 DAC 채널의 각각에 대하여 반복되고, 및 상기 비휘발성 메모리는 상기 기록되어질 DAC 채널의 각각으로 보내진 구성 정보 및 데이터로 업데이트되고,
    버스 마스터에 의해 상기 바이트들의 각각이 보내진 후에 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고, 및 상기 순차적 기록 명령어가 완료된 경우 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  19. 제11항에 있어서,
    구성 정보 및 데이터를 복수의 DAC 입력 레지스터들 및 관련된 비휘발성 메모리 위치들에 기록하기 위한 단일 기록 명령어가 이용되고,
    상기 단일 기록 명령어는:
    디바이스 코드와, 상기 집적 회로 디바이스의 선택을 위한 디바이스 어드레스와, 및 상기 집적 회로 디바이스로의 기록 동작을 표시하는 판독/기록 선택 코드로 이루어진 제1 바이트;
    상기 집적 회로 디바이스로의 단일 기록 명령어를 표시하는 명령어 코드와, 단일 기록 기능 코드와, DAC 채널을 위한 선택 코드와, 및 상기 선택된 기록되어질 DAC 채널의 DAC 출력 레지스터가 업데이트되었는지의 여부를 표시하는 업데이트 출력 레지스터 비트로 이루어진 제2 바이트;
    상기 선택된 기록되어질 DAC 채널을 위한 전압 기준 선택 비트와, 상기 선택된 기록되어질 DAC 채널을 위한 파워 다운 선택 코드와, 상기 선택된 기록되어질 DAC 채널을 위한 이득 선택 비트와, 및 상기 선택된 기록되어질 DAC 채널을 위한 데이터의 4개의 최상위 비트들로 이루어진 제3 바이트; 및
    상기 선택된 기록되어질 DAC 채널을 위한 데이터의 8개의 최하위 비트들로 이루어진 제4 바이트를 구비하여 이루어지고,
    상기 비휘발성 메모리는 상기 선택된 기록되어질 DAC 채널의 각각으로 보내진 구성 정보 및 데이터로 업데이트되고,
    버스 마스터에 의해 상기 바이트들의 각각이 보내진 후에 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고, 및 상기 단일 기록 명령어가 완료된 경우 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  20. 제11항에 있어서,
    새로운 어드레스를 상기 집적 회로 디바이스에 기록하기 위한 새로운 어드레스 기록 명령어가 이용되고,
    상기 새로운 어드레스 기록 명령어는:
    디바이스 코드와, 상기 집적 회로 디바이스의 선택을 위한 디바이스 어드레스와, 및 상기 집적 회로 디바이스에 대한 기록 동작을 표시하는 판독/기록 선택 코드로 이루어진 제1 바이트;
    상기 집적 회로 디바이스에 대한 새로운 어드레스 기록 명령어를 표시하는 명령어 코드와, 현재 디바이스 어드레스와, 및 제1 비트 패턴으로 이루어진 제2 바이트;
    DAC 출력 레지스터를 로딩하기 위한 입력의 로직 레벨을 변경하고, 이 로직 레벨을 상기 명령어 코드와, 새로운 디바이스 어드레스와, 및 제2 비트 패턴으로 이루어진 제3 바이트가 완료되기까지 유지하고,
    상기 명령어 코드 및 상기 새로운 디바이스 어드레스로 이루어진 제4 바이트를 포함하고,
    버스 마스터에 의해 상기 바이트들의 각각이 보내진 후에 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고, 및 상기 새로운 어드레스 기록 명령어가 완료된 경우 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  21. 제11항에 있어서,
    새로운 어드레스를 상기 집적 회로 디바이스에 기록하기 위한 기록 전압 기준 선택 명령어가 이용되고,
    상기 기록 기준 전압 선택 명령어는:
    디바이스 코드와, 상기 집적 회로 디바이스의 선택을 위한 디바이스 어드레스와, 및 상기 집적 회로 디바이스에 대한 기록 동작을 표시하는 판독/기록 선택 코드로 이루어진 제1 바이트; 및
    기록 전압 기준 선택 명령어를 표시하는 명령어 코드와, 및 상기 DAC 채널들을 위한 전압 기준의 선택을 업데이트하기 위한 상태 비트들로 이루어진 제2 바이트를 포함하고,
    버스 마스터에 의해 상기 바이트들의 각각이 보내진 후에 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고, 및 상기 기록 전압 기준 선택 명령어가 완료된 경우 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  22. 제11항에 있어서,
    상기 DAC 채널들의 각각을 위한 새로운 기록 파워 다운 선택을 상기 집적 회로 디바이스에 기록하기 위한 기록 파워 다운 선택 명령어가 이용되고,
    상기 기록 파워 다운 선택 명령어는:
    디바이스 코드와, 상기 집적 회로 디바이스의 선택을 위한 디바이스 어드레스와, 및 상기 집적 회로 디바이스에 대한 기록 동작을 표시하는 판독/기록 코드로 이루어진 제1 바이트;
    기록 파워 다운 선택 명령어를 표시하는 명령어 코드와, 및 상기 DAC 채널들에 의해 이용된 전압 기준들의 최초 2개에 대한 상태 비트들로 이루어진 제2 바이트;
    상기 DAC 채널들에 의해 이용된 상기 전압 기준들의 다음의 2개에 대한 상태 비트들로 이루어진 제3 바이트를 포함하고,
    버스 마스터에 의해 상기 바이트들의 각각이 보내진 후에 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고, 및 상기 기록 파워 다운 선택 명령어가 완료된 경우 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  23. 제11항에 있어서,
    상기 DAC 채널들의 각각을 위한 새로운 이득 선택을 상기 집적 회로 디바이스에 기록하기 위한 기록 이득 선택 명령어가 이용되고,
    상기 기록 이득 선택 명령어는:
    디바이스 코드와, 상기 집적 회로 디바이스의 선택을 위한 디바이스 어드레스와, 및 상기 집적 회로 디바이스에 대한 기록 동작을 표시하는 판독/기록 선택 코드로 이루어진 제1 바이트; 및
    기록 이득 선택 명령어를 표시하는 명령어 코드와, 및 상기 DAC 채널들을 위한 증폭기 이득의 선택을 업데이트하기 위한 상태 비트들로 이루어진 제2 바이트를 포함하고,
    버스 마스터에 의해 상기 바이트들의 각각이 보내진 후에 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고, 및 상기 기록 이득 선택 명령어가 완료된 경우 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  24. 상기 DAC 채널들 및 관련된 비휘발성 메모리의 상태를 판독하기 위한 정상 모드 판독 명령어가 이용되고,
    상기 정상 모드 판독 명령어는:
    디바이스 코드와, 상기 집적 회로 디바이스의 선택을 위한 디바이스 어드레스와, 및 상기 집적 회로 디바이스로부터의 판독 동작을 표시하는 판독/기록 선택 코드로 이루어진 제1 바이트;
    상기 비휘발성 메모리에 대한 기록의 완료 상태를 표시하는 레디/비지 상태와, 파워-온-리셋 상태와, 제1 DAC 채널을 위한 선택 코드와, 로직 0인 비트와, 및 상기 디바이스 어드레스로 이루어진 제2 바이트;
    상기 선택된 판독될 제1 DAC 채널을 위한 전압 기준 선택 상태와, 상기 선택된 판독될 제1 DAC 채널을 위한 파워 다운 선택 코드 상태와, 상기 선택된 판독될 제1 DAC 채널로부터의 데이터의 4개의 최상위 비트들로 이루어진 제3 바이트;
    상기 선택된 판독될 제1 DAC 채널로부터의 데이터의 8개의 최하위 비트들로 이루어진 제4 바이트;
    상기 비휘발성 메모리에 대한 기록의 완료 상태를 표시하는 레디/비지 상태와, 상기 선택된 판독될 제1 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 파워-온-리셋 상태와, 상기 선택된 판독될 제1 DAC 채널을 위한 선택 코드와, 로직 0인 비트와, 및 상기 디바이스 어드레스로 이루어진 제5 바이트;
    상기 선택된 판독될 제1 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 전압 기준 선택 상태와, 상기 선택된 판독될 제1 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 파워 다운 선택 코드 상태와, 상기 선택된 판독될 제1 DAC 채널을 위한 이득 선택 상태와, 및 상기 선택된 판독될 제1 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 데이터의 4개의 최상위 비트로 이루어진 제6 바이트; 및
    상기 선택된 판독될 제1 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 데이터의 8개의 최하위 비트로 이루어진 제7 바이트를 포함하고,
    버스 마스터에 의해 상기 바이트들의 각각이 보내진 후에 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고,
    상기 버스 마스터에 의해 상기 제1 바이트가 보내진 이후에 상기 버스 마스터에 의해 마스터 승인이 보내지고, 그 후에 상기 정상 모드 판독 명령어가 완료된 경우 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  25. 제24항에 있어서,
    상기 비휘발성 메모리에 대한 기록의 완료 상태를 표시하는 상기 레디/비지 상태와, 파워-온-리셋 상태와, 제2 DAC 채널을 위한 선택 코드와, 로직 0인 비트와, 및 상기 디바이스 어드레스로 이루어진 제8 바이트;
    상기 선택된 판독될 제2 DAC 채널을 위한 전압 기준 선택 상태와, 상기 선택된 판독될 제2 DAC 채널을 위한 파워 다운 선택 코드 상태와, 상기 선택된 판독될 제2 DAC 채널을 위한 이득 선택 상태와, 및 상기 선택된 판독될 제2 DAC 채널로부터의 데이터의 4개의 최상위 비트들로 이루어진 제9 바이트;
    상기 선택된 판독될 제2 DAC 채널로부터의 데이터의 8개의 최하위 비트들로 이루어진 제10 바이트;
    상기 비휘발성 메모리에 대한 기록의 완료 상태를 표시하는 상기 레디/비지 상태와, 상기 선택된 판독될 제2 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 파워-온-리셋 상태와, 상기 판독될 제2 DAC 채널을 위한 선택 코드와, 로직 0인 비트와, 및 상기 디바이스 어드레스로 이루어진 제11 바이트;
    상기 선택된 판독될 제2 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 전압 기준 선택 상태와, 상기 선택된 판독될 제2 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 파워 다운 선택 코드 상태와, 상기 선택된 판독될 제2 DAC 채널을 위한 이득 선택 상태와, 및 상기 선택된 판독될 제2 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 데이터의 4개의 최상위 비트들로 이루어진 제12 바이트; 및
    상기 선택된 판독될 제2 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 데이터의 8개의 최하위 비트들로 이루어진 제13 바이트를 더 포함하고,
    버스 마스터에 의해 상기 제1 바이트가 보내진 후에 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고,
    상기 버스 마스터에 의해 상기 제2 내지 제13 바이트들이 보내진 이후에 상기 버스 마스터에 의해 마스터 승인이 보내지고, 그 후에 상기 정상 모드 판독 명령어가 완료된 경우 상기 버스 마스터가 상기 제7 및 제10 바이트들의 이후 또한 제13 바이트의 이후에 상기 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  26. 제25항에 있어서,
    상기 비휘발성 메모리에 대한 기록의 완료 상태를 표시하는 상기 레디/비지 상태와, 상기 파워-온-리셋 상태와, 제3 DAC 채널을 위한 선택 코드와, 로직 0인 비트와, 및 상기 디바이스 어드레스로 이루어진 제14 바이트;
    상기 선택된 판독될 제3 DAC 채널을 위한 전압 기준 선택 상태와, 상기 선택된 판독될 제3 DAC 채널을 위한 파워 다운 선택 코드 상태와, 상기 선택된 판독될 제3 DAC 채널을 위한 이득 선택 상태와, 상기 선택된 판독될 제3 DAC 채널로부터의 데이터의 4개의 최상위 비트들로 이루어진 제15 바이트;
    상기 선택된 판독될 제3 DAC 채널로부터의 데이터의 8개의 최하위 비트들로 이루어진 제16 바이트;
    상기 비휘발성 메모리에 대한 기록의 완료 상태를 표시하는 상기 레디/비지 상태와, 상기 선택된 판독될 제3 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 파워-온-리셋 상태와, 상기 선택된 판독될 제3 DAC 채널을 위한 선택 코드와, 로직 0인 비트와, 및 상기 디바이스 어드레스로 이루어진 제17 바이트;
    상기 선택된 판독될 제3 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 전압 기준 선택 상태와, 상기 선택된 판독될 제3 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 파워 다운 선택 코드 상태와, 상기 선택된 판독될 제3 DAC 채널을 위한 이득 선택 상태와, 및 상기 선택된 판독될 제3 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 데이터의 4개의 최상위 비트들로 이루어진 제18 바이트;
    상기 선택된 판독될 제3 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 데이터의 8개의 최하위 비트들로 이루어진 제19 바이트를 더 포함하고,
    버스 마스터에 의해 상기 제1 바이트가 보내진 후에 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고,
    상기 버스 마스터에 의해 상기 제2 내지 제19 바이트들이 보내진 이후에 상기 버스 마스터에 의해 마스터 승인이 보내지고, 그 후에 상기 정상 모드 판독 명령어가 완료된 경우 상기 버스 마스터가 상기 제7, 제10 및 제16 바이트들의 이후 또한 제19바이트의 이후에 상기 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  27. 제26항에 있어서,
    상기 비휘발성 메모리에 대한 기록의 완료 상태를 표시하는 상기 레디/비지 상태와, 상기 파워-온-리셋 상태와, 제4 DAC 채널을 위한 선택 코드와, 로직 0인 비트와, 및 상기 디바이스 어드레스로 이루어진 제20 바이트;
    상기 선택된 판독될 제4 DAC 채널을 위한 전압 기준 선택 상태와, 상기 선택된 판독될 제4 DAC 채널을 위한 파워 다운 선택 코드 상태와, 상기 선택된 판독될 제4 DAC 채널을 위한 이득 선택 상태와, 상기 선택된 판독될 제4 DAC 채널로부터의 데이터의 4개의 최상위 비트들로 이루어진 제21 바이트;
    상기 선택된 판독될 제4 DAC 채널로부터의 데이터의 8개의 최하위 비트들로 이루어진 제22 바이트;
    상기 비휘발성 메모리에 대한 기록의 완료 상태를 표시하는 상기 레디/비지 상태와, 상기 선택된 판독될 제4 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 파워-온-리셋 상태와, 상기 선택된 판독될 제4 DAC 채널을 위한 선택 코드와, 로직 0인 비트와, 및 상기 디바이스 어드레스로 이루어진 제23 바이트;
    상기 선택된 판독될 제4 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 전압 기준 선택 상태와, 상기 선택된 판독될 제4 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 파워 다운 선택 코드 상태와, 상기 선택된 판독될 제4 DAC 채널을 위한 이득 선택 상태와, 및 상기 선택된 판독될 제4 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 데이터의 4개의 최상위 비트들로 이루어진 제24 바이트; 및
    상기 선택된 판독될 제4 DAC 채널에 관련된 상기 비휘발성 메모리로부터의 데이터의 8개의 최하위 비트들로 이루어진 제25 바이트를 더 포함하고,
    버스 마스터에 의해 상기 제1 바이트가 보내진 후에 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고,
    상기 버스 마스터에 의해 상기 제2 내지 제25 바이트들이 보내진 이후에 상기 버스 마스터에 의해 마스터 승인이 보내지고, 그 후에 상기 정상 모드 판독 명령어가 완료된 경우 상기 버스 마스터가 상기 제7, 제10, 제16 및 제22 바이트들의 이후 또한 제25바이트의 이후에 상기 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  28. 제11항에 있어서.
    상기 집적 회로 디바이스가 테스트 모드인 경우에 잠금 비트를 기록하기 위한 잠금 비트 기록 명령어가 이용되고,
    상기 잠금 비트 기록 명령어는:
    디바이스 코드와, 및 상기 집적 회로 디바이스에 대한 기록 동작을 표시하는 판독/기록 선택 코드로 이루어진 제1 바이트; 및
    상기 잠금 비트 기록 명령어를 표시하는 명령어 코드와, 및 잠금 비트 상태 비트로 이루어진 제2 바이트를 포함하고,
    버스 마스터에 의해 상기 바이트들의 각각이 보내진 후에 상기 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고,
    상기 잠금 비트 기록 명령어가 완료된 경우에 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  29. 제11항에 있어서,
    상기 집적 회로 디바이스가 테스트 모드인 경우에 상기 DAC 입력 레지스터들의 내용을 비휘발성 메모리에 기록하기 위한 DAC 입력 레지스터들의 내용을 비휘발성 메모리에 기록하는 명령어가 이용되고,
    상기 DAC 입력 레지스터들의 내용을 비휘발성 메모리에 기록하는 명령어는:
    디바이스 코드와, 및 상기 집적 회로 디바이스에 대한 기록 동작을 표시하는 판독/기록 선택 코드로 이루어진 제1 바이트; 및
    DAC 입력 레지스터들의 내용을 비휘발성 메모리에 기록하는 명령어를 표시하는 명령어 코드와 및 인에이블 비트로 이루어진 제2 바이트를 포함하고,
    버스 마스터에 의해 상기 바이트들의 각각이 보내진 후에 상기 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고,
    상기 DAC 입력 레지스터들의 내용을 비휘발성 메모리에 기록하는 명령어가 완료된 경우 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  30. 제11항에 있어서,
    상기 집적 회로 디바이스가 테스트 모드인 경우에, 상기 DAC 입력 레지스터들에 대하여 밴드갭 전압 기준 조정 비트들을 기록하기 위한 밴드갭 전압 기준 조정 비트들 기록 명령어를 이용하고,
    상기 밴드갭 전압 기준 조정 비트들 기록 명령어는:
    디바이스 코드와, 및 상기 집적 회로 디바이스에 대한 기록 동작을 표시하는 판독/기록 선택 코드로 이루어진 제1 바이트;
    상기 밴드갭 전압 기준 조정 비트들 기록 명령어를 표시하는 명령어 코드, 및 전압 기준 선택 비트로 이루어진 제2 바이트; 및
    밴드갭 절대값 조정 비트들, 및 밴드갭 증폭기 오프셋 조정 비트들로 이루어진 제3 바이트를 포함하고,
    버스 마스터에 의해 상기 바이트들의 각각이 보내진 후에 상기 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고,
    상기 밴드갭 전압 기준 조정 비트들 기록 명령어가 완료된 경우 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  31. 제11항에 있어서,
    상기 집적 회로 디바이스가 테스트 모드인 경우에 버퍼 오프셋 조정 비트들을 DAC 입력 레지스터들에 기록하기 위한 버퍼 오프셋 조정 비트들의 DAC 입력 레지스터들로의 기록 명령어가 이용되고,
    상기 버퍼 오프셋 조정 비트들의 DAC 입력 레지스터들로의 기록 명령어는:
    디바이스 코드와, 및 상기 집적 회로 디바이스에 대한 기록 동작을 표시하는 판독/기록 선택 코드로 이루어진 제1 바이트;
    상기 버퍼 오프셋 조정 비트들의 DAC 입력 레지스터들로의 기록 명령어를 표시하는 명령어 코드와, DAC 채널을 위한 선택 코드와, 및 제1 또는 제2 버퍼 증폭기를 이용하기 위한 선택 비트로 이루어진 제2 바이트; 및
    상기 제1 버퍼 증폭기를 위한 오프셋값 조정 비트들과, 및 상기 제2 버퍼 증폭기를 위한 오프셋값 조정 비트들로 이루어진 제3 바이트를 포함하고,
    버스 마스터에 의해 상기 바이트들의 각각이 보내진 후에 상기 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인 비트가 보내지고,
    상기 버퍼 오프셋 조정 비트들의 DAC 입력 레지스터들로의 기록 명령어가 완료된 경우 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  32. 제11항에 있어서,
    상기 DAC 채널들 및 관련된 비휘발성 메모리의 상태를 판독하기 위한 테스트모드 중 판독 명령어가 이용되고,
    상기 테스트 모드 중 판독 명령어는:
    디바이스 코드와, 상기 집적 회로 디바이스의 선택을 위한 디바이스 어드레스와, 및 상기 집적 회로 디바이스로부터의 판독 동작을 표시하는 판독/기록 선택 코드로 이루어진 제1 바이트;
    상기 비휘발성 메모리에 대한 기록의 완료 상태를 표시하는 레디/비지 상태와, 잠금 비트 상태와, 제1 DAC 채널을 위한 선택 코드와, 및 로직 0인 비트로 이루어진 제2 바이트;
    상기 제1 DAC 채널과 관련된 레지스터들 내의 밴드갭 절대값 조정 비트 상태와, 및 상기 제1 DAC 채널과 관련된 상기 레지스터들 내의 밴드갭 증폭기 오프셋 조정 비트 상태로 이루어진 제3 바이트;
    상기 제1 DAC 채널과 관련된 레지스터들 내의 제1 버퍼 증폭기 오프셋값 조정 비트 상태와, 및 상기 제1 DAC 채널과 관련된 레지스터들 내의 제2 버퍼 증폭기 오프셋값 조정 비트 상태로 이루어진 제4 바이트;
    상기 비휘발성 메모리에 대한 기록의 완료 상태를 표시하는 레디/비지 상태와, 상기 잠금 비트 상태와, 상기 제1 DAC 채널에 대한 선택 코드와, 및 로직 1인 비트로 이루어진 제5 바이트;
    상기 제1 DAC 채널에 관련된 비휘발성 메모리 내의 밴드갭 절대값 조정 비트 상태와, 및 상기 제1 DAC 채널과 관련된 상기 비휘발성 메모리 내의 밴드갭 증폭기 오프셋 조정 비트 상태로 이루어진 제6 바이트; 및
    상기 제1 DAC 채널과 관련된 상기 비휘발성 메모리 내의 제1 버퍼 증폭기 오프셋값 조정 비트 상태와, 및 상기 제1 DAC 채널과 관련된 상기 비휘발성 메모리 내의 제2 버퍼 증폭기 오프셋값 조정 비트 상태로 이루어진 제7 바이트를 포함하고,
    버스 마스터에 의해 상기 제1 바이트가 보내진 후에 상기 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인이 보내지고,
    상기 버스 마스터에 의해 상기 제2 내지 제7 바이트들의 각각이 보내진 후에 상기 버스 마스터에 의해 마스터 승인이 보내지고, 그 이후 테스트 모드 중 판독 명령어가 완료되는 경우에 상기 버스 마스터가 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  33. 제32항에 있어서,
    상기 비휘발성 메모리에 대한 기록의 완료 상태를 표시하는 상기 레디/비지 상태와, 상기 잠금 비트 상태와, 제2 DAC 채널을 위한 선택 코드와, 및 로직 0인 비트로 이루어진 제8 바이트;
    상기 제2 DAC 채널과 관련된 레지스터들 내의 밴드갭 절대값 조정 비트 상태와, 및 상기 제2 DAC 채널과 관련된 상기 레지스터들 내의 밴드갭 증폭기 오프셋 조정 비트 상태로 이루어진 제9 바이트;
    상기 제2 DAC 채널과 관련된 레지스터들 내의 제1 버퍼 증폭기 오프셋값 조정 비트 상태와, 및 상기 제2 DAC 채널과 관련된 레지스터들 내의 제2 버퍼 증폭기 오프셋값 조정 비트 상태로 이루어진 제10 바이트;
    상기 비휘발성 메모리에 대한 기록의 완료 상태를 표시하는 레디/비지 상태와, 상기 잠금 비트 상태와, 상기 제2 DAC 채널을 위한 선택 코드와, 및 로직 1인 비트로 이루어진 제11 바이트;
    상기 제2 DAC 채널과 관련된 비휘발성 메모리 내의 밴드갭 절대값 조정 비트 상태와, 및 상기 제2 DAC 채널과 관련된 상기 비휘발성 메모리 내의 밴드갭 증폭기 오프셋 조정 비트 상태로 이루어진 제12 바이트; 및
    상기 제2 DAC 채널과 관련된 상기 비휘발성 메모리 내의 제1 버퍼 증폭기 오프셋값 조정 비트 상태와, 및 상기 제2 DAC 채널과 관련된 상기 비휘발성 메모리 내의 제2 버퍼 증폭기 오프셋값 조정 비트 상태로 이루어진 제13 바이트를 포함하고,
    버스 마스터에 의해 상기 제1 바이트가 보내진 후에 상기 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인이 보내지고,
    상기 버스 마스터에 의해 상기 제2 내지 제13 바이트들의 각각이 보내진 후에 상기 버스 마스터에 의해 마스터 승인이 보내지고, 상기 버스 마스터는 상기 제7 바이트 이후 및 상기 테스트 모드 중 판독 명령어가 완료된 경우의 상기 제13 바이트 이후에 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  34. 제33항에 있어서,
    상기 비휘발성 메모리에 대한 기록의 완료 상태를 표시하는 상기 레디/비지 상태와, 상기 잠금 비트 상태와, 제3 DAC 채널을 위한 선택 코드와, 및 로직 0인 비트로 이루어진 제14 바이트;
    상기 제3 DAC 채널과 관련된 레지스터들 내의 밴드갭 절대값 조정 비트 상태와, 및 상기 제3 DAC 채널과 관련된 상기 레지스터들 내의 밴드갭 증폭기 오프셋 조정 비트 상태로 이루어진 제15 바이트;
    상기 제3 DAC 채널과 관련된 레지스터들 내의 제1 버퍼 증폭기 오프셋값 조정 비트 상태와, 및 상기 제3 DAC 채널과 관련된 레지스터들 내의 제2 버퍼 증폭기 오프셋값 조정 비트 상태로 이루어진 제16 바이트;
    상기 비휘발성 메모리에 대한 기록의 완료 상태를 표시하는 레디/비지 상태와, 상기 잠금 비트 상태와, 상기 제3 DAC 채널을 위한 선택 코드와, 및 로직 1인 비트로 이루어진 제17 바이트;
    상기 제3 DAC 채널과 관련된 비휘발성 메모리 내의 밴드갭 절대값 조정 비트 상태와, 및 상기 제3 DAC 채널과 관련된 상기 비휘발성 메모리 내의 밴드갭 증폭기 오프셋 조정 비트 상태로 이루어진 제18 바이트; 및
    상기 제3 DAC 채널과 관련된 상기 비휘발성 메모리 내의 제1 버퍼 증폭기 오프셋값 조정 비트 상태와, 및 상기 제3 DAC 채널과 관련된 상기 비휘발성 메모리 내의 제2 버퍼 증폭기 오프셋값 조정 비트 상태로 이루어진 제19 바이트를 더 포함하고,
    버스 마스터에 의해 상기 제1 바이트가 보내진 후에 상기 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인이 보내지고,
    상기 버스 마스터에 의해 상기 제2 내지 제19 바이트들의 각각이 보내진 후에 상기 버스 마스터에 의해 마스터 승인이 보내지고, 상기 버스 마스터는 상기 제7 및 제13 바이트 이후 및 상기 테스트 모드 중 판독 명령어가 완료된 경우의 상기 제19 바이트 이후에 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
  35. 제34항에 있어서,
    상기 비휘발성 메모리에 대한 기록의 완료 상태를 표시하는 상기 레디/비지 상태와, 상기 잠금 비트 상태와, 제4 DAC 채널을 위한 선택 코드와, 및 로직 0인 비트로 이루어진 제20 바이트;
    상기 제4 DAC 채널과 관련된 레지스터들 내의 밴드갭 절대값 조정 비트 상태와, 및 상기 제4 DAC 채널과 관련된 상기 레지스터들 내의 밴드갭 증폭기 오프셋 조정 비트 상태로 이루어진 제21 바이트;
    상기 제4 DAC 채널과 관련된 레지스터들 내의 제1 버퍼 증폭기 오프셋값 조정 비트 상태와, 및 상기 제4 DAC 채널과 관련된 레지스터들 내의 제2 버퍼 증폭기 오프셋값 조정 비트 상태로 이루어진 제22 바이트;
    상기 비휘발성 메모리에 대한 기록의 완료 상태를 표시하는 레디/비지 상태와, 상기 잠금 비트 상태와, 상기 제4 DAC 채널을 위한 선택 코드와, 및 로직 1인 비트로 이루어진 제23 바이트;
    상기 제4 DAC 채널과 관련된 비휘발성 메모리 내의 밴드갭 절대값 조정 비트 상태와, 및 상기 제4 DAC 채널과 관련된 상기 비휘발성 메모리 내의 밴드갭 증폭기 오프셋 조정 비트 상태로 이루어진 제24 바이트; 및
    상기 제4 DAC 채널과 관련된 상기 비휘발성 메모리 내의 제1 버퍼 증폭기 오프셋값 조정 비트 상태와, 및 상기 제4 DAC 채널과 관련된 상기 비휘발성 메모리 내의 제2 버퍼 증폭기 오프셋값 조정 비트 상태로 이루어진 제25 바이트를 더 포함하고,
    버스 마스터에 의해 상기 제1 바이트가 보내진 후에 상기 어드레스된 집적 회로 디바이스 버스 슬레이브에 의해 슬레이브 승인이 보내지고,
    상기 버스 마스터에 의해 상기 제2 내지 제25 바이트들의 각각이 보내진 후에 상기 버스 마스터에 의해 마스터 승인이 보내지고, 상기 버스 마스터는 상기 제7, 제13 및 제19 바이트 이후 및 상기 테스트 모드 중 판독 명령어가 완료된 경우의 상기 제25 바이트 이후에 정지 비트를 보내는 것을 특징으로 하는 집적 회로 디바이스.
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