KR20100111680A - 메모리 어레이의 에러 수정 방법 - Google Patents

메모리 어레이의 에러 수정 방법 Download PDF

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KR20100111680A
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에란 에레즈
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샌디스크 아이엘 엘티디
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    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk

Abstract

메모리 어레이의 에러 수정을 위한 컴퓨터 시스템은 에러 수정 알고리즘과 메모리를 포함한다. 상기 에러 수정 알고리즘은 표준 크기를 갖는 메모리 셀의 수정 가능한 그룹에서 제 1 비트 에러 레이트까지 에러를 수정할 수 있다. 상기 메모리는 상기 표준 크기보다 더 큰 제 1 크기를 갖는 제 1 그룹의 메모리 셀에 대응하는 정보를 갖는 제 1 세트의 ECC 비트를 저장하고, 상기 제 1 그룹의 부분이고 상기 제 1 크기보다 더 작은 제 2 크기를 갖는 제 2 그룹의 메모리 셀에 대응하는 정보를 갖는 제 2 세트의 ECC 비트를 저장하도록 동작한다. 상기 에러 수정 알고리즘은 상기 제 1 세트의 ECC 비트를 기반으로 한 제 1 그룹의 수정에서 실패가 발생하는 경우에 상기 제 2 세트의 ECC 비트를 기반으로 하여 제 2 그룹에서 에러를 수정하도록 동작한다.

Description

메모리 어레이의 에러 수정 방법{CORRECTION OF ERRORS IN A MEMORY ARRAY}
본 발명은, 메모리의 에러 수정을 위한 에러 수정 코드(Error Correction Code: ECC)에 관한 것이다.
비휘발성 메모리 디바이스(non-volatie memory device)와 특히 고체 상태 메모리 디바이스는 시간이 지남에 따라 마모되는 경향이 있다. 이와 같은 마모의 한 가지 주요 효과는 저장된 데이터에서 에러의 생성이다. 상이한 디바이스 유형은, 예를 들어, 사용된 기술 및 성취될 수 있는 제조 공정 허용오차(manufacturing process tolerance)에 따라 상이한 전형적이고 산업적인 수용된 신뢰성을 갖는다. 일부 플래시 제어기(flash controller)는 표준 크기(예를 들어, 256바이트)를 갖는 메모리 셀(memory cell)의 수정 가능한 그룹(group)에서 제 1 ("약한") 비트 에러 레이트까지(예를 들어, 512 바이트당 6-비트까지) 에러를 수정할 수 있도록 설계되어 있는 반면, 다른 제어기는 더 강한 보호를 달성하기 위하여 제 1 비트 에러 레이트보다 더 높은(예를 들어, 512 바이트당 8-비트까지의) 제 2 비트 에러 레이트를 필요로 한다.
약한 에러 핸들링 방식(weak error handling scheme)을 사용하여 강한 비트 에러 레이트를 제공하기 위하여 당업계에서 여러 에러 핸들링 방식이 만들어졌다. 하나의 해결책은 메모리 셀의 그룹을 서브-그룹(sub-group)(수정 가능한 그룹)으로 분할하고 각각의 서브-그룹에 개별적으로 기존의 더 약한 에러 수정 방식을 적용하는 것이다. 이와 같이, 각각의 서브-그룹은 더 약한 비트 에러 레이트에 의해 개별적으로 보호된다. 그러나, 이와 같은 에러 수정 방식은 서브-그룹 각각에 에러 수정 동작을 적용하는 것을 필요로 함으로써, 전체 성능을 저하시킨다.
또 다른 통상적인 방법은 희망하는 비트 에러 레이트까지 에러를 수정할 수 있는 새로운 더 강한 에러 수정 방식을 설계하는 것이다. 새로운 설계된 시스템의 결점은 이와 같은 시스템을 설계하는데 시간이 걸리고 비용이 많이 든다는 것이다.
종래 기술의 에러 핸들링 방식 각각이 결함있는 메모리 위치에 대한 어떤 보호를 제공할지라도, 종래 기술의 에러 핸들링 방식 중 어떤 것도 완전하지 않다. 일부 방식은 과도한 자원 및 개발 시간을 필요로 하고, 일부 방식은 시스템의 전체 판독 성능을 저하시키고; 다른 것은 부적절한 보호를 제공한다.
본 발명의 목적은, 과도한 자원 및 개발 시간을 필요로 하지 않고, 시스템의 전체 판독 성능을 저하시키지 않으면서, 적절한 보호를 제공하는 에러 수정 방법을 제공하는 것이다.
본 발명은 메모리 어레이의 에러 수정을 위한 에러 수정 알고리즘(error correction algorithm)을 갖는 컴퓨터 시스템 및 이의 방법으로서 구현될 수 있다. 메모리 셀은 대응하는 ECC 비트와 함께 메모리 어레이에 저장된다. ECC 비트는 다음과 같이 발생된다: 한 세트의 ECC 비트는 제 1 그룹의 메모리 셀에 대응하는 정보를 포함하고(상기 제 1 그룹은 표준 크기, 예를 들어, 256 바이트보다 더 크거나 이와 동일한 제 1 크기를 갖는다); 제 2 세트의 ECC 비트는 제 2 그룹의 메모리 셀에 대응하는 정보를 포함하고(상기 제 2 그룹은 상기 제 1 그룹 내부에 포함된다), 제 3 세트의 ECC 비트는 제 3 그룹의 메모리 셀에 대응하는 정보를 포함하는(상기 제 3 그룹은 제 2 그룹 내부에 포함되고) 등등이 된다. 이와 같은 ECC 비트를 발생시키는 것은 최적의 전체 성능을 성취하면서, 메모리 어레이의 에러 수정을 제공한다.
상기 방법의 일 실시예에서, 메모리 어레이에서의 에러를 수정하는 방법은, 메모리 셀의 수정 가능한 그룹에서 제 1 비트 에러 레이트까지 에러를 수정할 수 있는 에러 수정 알고리즘을 제공하는 단계를 포함할 수 있다. 상기 수정 가능한 그룹은 표준 크기를 갖는다. 상기 방법은 또한 제 1 그룹의 메모리 셀에 대응하는 정보를 갖는 제 1 세트의 ECC 비트를 발생시키는 단계; 제 2 그룹의 메모리 셀에 대응하는 정보를 갖는 제 2 세트의 ECC 비트를 발생시키는 단계; 및 상기 제 1 세트의 ECC 비트를 기반으로 하여 상기 제 1 그룹에서 에러를 수정하기 위하여 상기 에러 수정 알고리즘을 적용하는 단계를 포함한다. 상기 제 1 그룹은 표준 크기보다 더 큰 제 1 크기를 갖는다. 상기 제 2 그룹은 상기 제 1 그룹의 부분이며 상기 제 1 크기보다 더 작은 제 2 크기를 갖는다. 상기 제 1 세트의 ECC 비트를 기반으로 한 에러 수정 알고리즘이 실패하는 경우에, 상기 방법은 또한 상기 제 2 세트의 ECC 비트를 기반으로 하여 상기 제 2 그룹에서 에러를 수정하기 위하여 상기 에러 수정 알고리즘을 적용하는 단계를 포함한다. 상기 방법은 또한 상기 제 1 세트의 ECC 비트를 기반으로 하여 상기 제 1 그룹을 수정하는 단계를 포함할 수 있다. 상기 방법은 또한 상기 제 2 세트의 ECC 비트를 기반으로 하여 상기 제 2 그룹을 수정하는 단계를 포함할 수 있다.
상기 방법은 또한 메모리 셀의 추가 그룹에 대응하는 정보를 갖는 추가 세트의 ECC 비트를 발생시키는 단계를 포함할 수 있다. 상기 추가 세트의 ECC 비트는 상기 에러 수정 알고리즘의 발생 이전에 발생될 수 있다. 상기 추가 그룹은 상기 제 2 그룹의 부분이며 제 2 크기보다 더 작은 제 3 크기를 가질 수 있다. 상기 제 2 세트의 ECC 비트를 기반으로 한 에러 수정 알고리즘이 실패하는 경우에, 상기 방법은 상기 추가 세트의 ECC 비트를 기반으로 하여 상기 추가 그룹에서 에러를 수정하기 위하여 상기 에러 수정 알고리즘을 적용하는 단계를 포함할 수 있다. 상기 방법은 상기 추가 세트의 ECC 비트를 기반으로 하여 상기 추가 그룹을 수정하는 단계를 포함할 수 있다. 상기 방법이 적용됨으로써, 상기 제 1 그룹에서 상기 제 1 비트 에러 레이트보다 더 큰 제 2 비트 에러 레이트까지 에러를 수정할 수 있다.
상기 방법의 또 다른 실시예에서, 메모리 어레이의 에러 수정을 위한 컴퓨터 시스템(computer system)은 메모리 셀의 수정 가능한 그룹에서 제 1 비트 에러 레이트까지 에러를 수정할 수 있는 에러 수정 알고리즘을 포함한다. 수정 가능한 그룹은 표준 크기를 갖는다. 메모리는 제 1 그룹의 메모리 셀에 대응하는 정보를 갖는 제 1 세트의 ECC 비트를 저장하고, 제 2 그룹의 메모리 셀에 대응하는 정보를 갖는 제 2 세트의 ECC 비트를 저장하도록 동작한다. 상기 제 1 그룹은 표준 크기보다 더 큰 제 1 크기를 가지며, 상기 제 2 그룹은 상기 제 1 그룹의 부분이고 상기 제 1 크기보다 더 작은 제 2 크기를 갖는다. 상기 에러 수정 알고리즘은 상기 제 1 세트의 ECC 비트를 기반으로 하여 상기 제 1 그룹에서 적용되는 에러 수정 알고리즘이 실패하는 경우에 상기 제 2 세트의 ECC 비트를 기반으로 하여 상기 제 2 그룹에서 에러를 수정하도록 동작한다.
상기 메모리는 플래시 메모리일 수 있다. 상기 에러 수정 알고리즘은 또한 상기 제 1 세트의 ECC 비트를 기반으로 하여 상기 제 1 그룹을 수정하도록 동작할 수 있다. 상기 에러 수정 알고리즘은 또한 상기 제 2 세트의 ECC 비트를 기반으로 하여 상기 제 2 그룹을 수정하도록 동작할 수 있다.
상기 메모리는 메모리 셀의 추가 그룹에 대응하는 정보를 갖는 추가 세트의 ECC 비트를 저장하도록 동작할 수 있다. 상기 추가 그룹은 상기 제 2 그룹의 부분이고 상기 제 2 크기보다 더 작은 제 3 크기를 갖는다. 상기 에러 수정 알고리즘은 부가적으로 상기 제 2 세트의 ECC 비트를 기반으로 하여 상기 제 2 그룹에서 적용되는 에러 수정 알고리즘이 실패하는 경우에 추가 세트의 ECC 비트를 기반으로 상기 추가 비트에서 적용되도록 동작할 수 있다. 상기 에러 수정 알고리즘은 상기 추가 세트의 ECC 비트를 기반으로 하여 상기 추가 그룹을 수정하도록 동작할 수 있다. 상기 에러 수정 알고리즘이 적용됨으로써, 상기 제 1 그룹에서 상기 제 1 비트 에러 레이트보다 더 큰 제 2 비트 에러 레이트까지 에러를 수정할 수 있다.
설명된 실시예의 추가 특징, 장점 및 가능한 변화가 다음의 도면과 설명으로부터 명백해질 것이다.
본 발명에 의하면, 과도한 자원 및 개발 시간을 필요로 하지 않고, 시스템의 전체 판독 성능을 저하시키지 않으면서, 적절한 보호를 제공하는 에러 수정 방법이 제공된다.
본 발명의 실시예에 대한 본 발명의 더 양호한 이해를 위하여, 전체에 걸쳐 대응하는 섹션 또는 요소에는 동일한 번호가 병기되어 있는 첨부 도면이 참조된다.
도 1a는, 메모리 어레이의 에러 수정을 위한 컴퓨터 시스템의 실시예의 블록도.
도 1b는, 에러 수정 알고리즘이 각각의 데이터 단위에 대해 3개의 세트의 ECC 비트를 발생시키도록 구현되는 도 1a의 메모리 어레이의 블록도.
도 2는, 예시적인 실시예에 따른, 메모리 어레이에 데이터를 기록하는 흐름도.
도 3은, 예시적인 실시예에 따른, 메모리 어레이로부터 데이터를 판독하는 흐름도.
이하의 청구항에 의해 규정된 본 발명은 예시적이고 바람직한 실시예의 본 상세한 설명을 참조함으로써 더 양호하게 이해될 것이다. 이 설명은 청구항의 범위를 제한하기 위한 것이 아니라, 그 대신에, 이와 같은 실시예의 예를 제공하기 위한 것이다. 그러므로, 다음의 설명은 메모리 어레이에서의 에러를 수정하는 컴퓨터 시스템 및 이의 방법을 포함하는 예시적인 실시예를 제공한다.
컴퓨터 시스템의 일 실시예는 메모리 어레이의 에러 수정을 위해 에러 수정 알고리즘을 사용한다. 메모리 어레이는 메모리 셀의 2개 이상의 그룹을 포함할 수 있고, 여기서, 메모리 셀의 가장 작은 그룹은 메모리 셀의 더 작은 그룹 내부에 포함되고, 메모리 셀의 더 작은 그룹은 더 큰 그룹 내부에 포함되는 등등이 된다. 메모리 셀의 각 그룹은 자신의 그룹의 폭 및 길이에 대응하는 한 세트의 ECC 비트와 함께 메모리 어레이에 저장된다. 한 세트의 ECC 비트는 제 1 그룹의 메모리 셀에 대응하는 정보를 포함하고; 다른 세트의 ECC 비트는 제 2 그룹의 메모리 셀에 대응하는 정보를 포함하는 등등이 된다. 이와 같이 ECC 비트를 발생시키는 것은 최적의 전체 성능을 성취하면서, 메모리 어레이의 에러 수정을 제공한다.
에러 수정 알고리즘은 표준 크기(예를 들어, 256 바이트)를 갖는 메모리 셀의 수정 가능한 그룹에서 제 1 비트 에러 레이트까지(예를 들어, 512 바이트당 6-비트까지) 에러를 수정할 수 있다. 에러 수정 알고리즘은 먼저 이 그룹의 대응하는 ECC 비트를 사용하여 메모리 셀의 더 큰 그룹을 수정하기 위하여 적용되고, 이 수정 동작의 실패 시에, 상기 에러 수정 알고리즘은 메모리 셀의 더 작은 그룹을 수정하기 위하여 적용된다. 더 작은 그룹의 실패 시에, 상기 에러 수정 알고리즘은 부가적으로 이전 그룹 내부에 포함되는 메모리 셀의 훨씬 더 작은 그룹을 수정하기 위하여 적용될 수 있다. 이 수정 동작은 수정이 성공할 때까지, 대응하는 ECC 비트를 기반으로 하여 메모리 셀의 더 작은 그룹에 대해 매번 반복적으로 적용될 수 있다. 성공 시에, 공정에서 상호 관련된 메모리 셀의 모든 그룹의 데이터가 수정된다.
도 1a는 메모리 어레이(14)에서의 에러의 수정을 위한 에러 수정 알고리즘(12)을 갖는 컴퓨터 시스템(10)의 예시적인 실시예이다. 메모리 어레이(14)는 플래시 메모리일 수 있다. 에러 수정 알고리즘(12)은 표준 크기(예를 들어, 256 바이트)를 갖는 메모리 셀의 수정 가능한 그룹(예를 들어, MC1)에서 제 1 비트 에러 레이트까지(예를 들어, 512 바이트당 6-비트까지) 에러를 수정할 수 있다. 제어기(18)는 메모리 어레이(14)에 데이터를 기록하고 메모리 어레이(14)로부터 데이터를 판독하기 위하여 제공된다.
메모리 어레이(14)는 복수의 데이터 단위(16)를 포함한다. 데이터 단위가 256 바이트, 512 바이트 등을 포함하지만, 이에 제한되지 않는 임의의 바이트 수와 관련될 수 있다는 점에 주의한다. 이 예에서, 에러 수정 알고리즘(12)은 다음과 같이 각각의 데이터 단위(16)에 대해 2개의 세트의 ECC 비트: 제 1 그룹의 메모리 셀(MC1 및 MC2)에 대응하는 정보를 갖는 제 1 세트의 ECC 비트(ECC1-2); 및 제 2 그룹의 메모리 셀(MC1)에 대응하는 정보를 갖는 제 2 세트의 ECC 비트(ECC1)를 발생시키도록 구현된다(대안적으로, 제 2 세트의 ECC 비트는 메모리 셀의 그룹(MC2)에 대응하는 정보를 가질 수 있다). 제 1 그룹의 메모리 셀(MC1 및 MC2)은 표준 크기보다 더 큰 제 1 크기(예를 들어, 512 바이트)를 갖는다. 제 2 그룹의 메모리 셀(MC1)은 제 1 크기보다 더 작은 제 2 크기(예를 들어, 256 바이트)를 갖는다. 제 2 그룹의 메모리 셀(MC1)은 제 1 그룹(MC1 및 MC2)의 부분이다. 제 1 세트의 ECC 비트(ECC1-2) 및 제 2 세트의 ECC 비트(ECC1)는 각각의 데이터 단위(16)와 함께 메모리 어레이(14)에 저장된다.
에러 수정 알고리즘(12)은 제 1 세트의 ECC 비트(ECC1-2)를 기반으로 하여 제 1 그룹(MC1 및 MC2)에서 에러를 수정하도록 동작한다. 이 공정가 실패하는 경우에(예를 들어, 제 1 그룹(MC1 및 MC2)에서 6개 이상의 에러가 존재하는 경우에), 에러 수정 알고리즘(12)은 제 2 세트의 ECC 비트(ECC1)를 기반으로 하여 제 2 그룹(MC1)에서 에러를 수정하도록 동작한다. 즉, 에러 수정 알고리즘(12)은 상기 제 1 세트의 ECC 비트(ECC1-2)를 기반으로 하여 제 1 그룹(MC1 및 MC2)에서 적용되는 에러 수정 알고리즘이 실패하는 경우에, 제 2 세트의 ECC 비트(ECC1)를 기반으로 하여 제 2 그룹(MC1)에서 에러를 수정하도록 동작한다. 이와 같이, (원래 6-비트 에러 레이트까지 수정하도록 구현되는) 에러 수정 알고리즘(12)이 사용됨으로써, 제 1 비트 에러 레이트보다 더 큰 제 2 비트 에러 레이트까지, 예를 들어, 512 바이트당 8-비트까지 제 1 그룹(MC1 및 MC2)에서 에러를 수정할 수 있다.
다양한 구현예가 광범위한 메모리 구성을 사용할 수 있고 설명된 특정한 것이 상기 구현예에만 제한되는 것으로 해석되어서는 안 된다는 점이 인식되어야 한다. 예를 들어, 상기 세트의 ECC 비트는 메모리 셀과 인접할 수 있고, 배열은 데이터 단위가 다르고/다르거나 다양한 유형의 에러 수정 알고리즘이 제공될 수 있다. 에러 수정 알고리즘은 부가적으로 2개의 세트의 ECC 비트, 3개의 세트의 ECC 비트(도 1b 참조), 또는 그 이상을 발생시키기 위하여 적용될 수 있고; 메모리 어레이는 2개 세트의 ECC 비트, 3개의 세트의 ECC 비트 또는 그 이상을 저장하도록 구현될 수 있다.
에러 수정 알고리즘(12)은 또한 제 1 세트의 ECC 비트(ECC1-2)를 기반으로 하여 제 1 그룹(MC1 및 MC2)을 수정하도록 동작할 수 있다. 대안적으로 또는 부가적으로, 에러 수정 알고리즘(12)은 또한 제 2 세트의 ECC 비트(ECC1)를 기반으로 하여 제 2 그룹(MC1)을 수정하도록 동작할 수 있다. 메모리 어레이(14)는 메모리 셀의 추가 그룹에 대응하는 정보를 갖는 추가 세트의 ECC 비트를 저장하도록 동작할 수 있고, 메모리 셀의 이 추가 그룹은 제 2 그룹(MC1)의 부분이고 제 2 크기보다 더 작은 제 3 크기를 갖는다. 이와 같은 경우에, 에러 수정 알고리즘(12)은 부가적으로 제 2 그룹의 ECC 비트(ECC1)를 기반으로 하여 제 2 그룹(MC1)에서 적용되는 에러 수정 알고리즘(12)이 실패하는 경우에, 추가 세트의 ECC 비트를 기반으로 하여 메모리 셀의 추가 그룹에서 적용되도록 동작한다(도 1b 참조). 에러 수정 알고리즘(12)은 또한 추가 세트의 ECC 비트를 기반으로 하여 메모리 셀의 추가 그룹을 수정하도록 동작한다.
도 1b는 에러 수정 알고리즘(12)이 각각의 데이터 단위(16)에 대해 3개의 세트의 ECC 비트를 발생시키도록 구현되는 도 1a의 메모리 어레이(14)의 예시적인 실시예이다. 이 예에서, 에러 수정 알고리즘(12)은 다음과 같이 각각의 데이터 단위(16)에 대해 3개의 세트의 ECC 비트: 제 1 그룹의 메모리 셀(MC'1, MC'2 및 MC'3)에 대응하는 정보를 갖는 제 1 세트의 ECC 비트(ECC'1-3); 제 2 그룹의 메모리 셀(MC'1 및 MC'2)에 대응하는 정보를 갖는 제 2 세트의 ECC 비트(ECC'1-2); 및 제 3 그룹의 메모리 셀(MC'1)에 대응하는 정보를 갖는 제 3 세트의 ECC 비트(ECC'1)를 발생시키도록 구현된다. 제 1 그룹의 메모리 셀(MC'1, MC'2 및 MC'3)은 표준 크기보다 더 큰 제 1 크기(예를 들어, 640 바이트)를 갖는다. 제 2 그룹의 메모리 셀(MC'1 및 MC'2)은 제 1 크기보다 더 작은 제 2 크기를 갖는다. 제 2 그룹의 메모리 셀(MC'1 및 MC'2)은 제 1 그룹(MC'1, MC'2 및 MC'3)의 부분이다. 제 3 그룹의 메모리 셀(MC'1)은 제 2 크기보다 더 작은 제 3 크기를 갖는다. 제 3 그룹의 메모리 셀(MC'1)은 제 2 그룹(MC'1 및 MC'2)의 부분이다. 제 1 세트의 ECC 비트(ECC'1-3), 제 2 세트의 ECC 비트(ECC'1-2) 및 제 3 세트의 ECC 비트(ECC'1)는 각각의 데이터 단위(16)와 함께 메모리 어레이(14)에 저장된다.
에러 수정 알고리즘(12)은 제 1 세트의 ECC 비트(ECC'1-3)를 기반으로 하여 제 1 그룹(MC'1, MC'2 및 MC'3)에서 에러를 수정하도록 동작한다. 이 공정가 실패하는 경우에(예를 들어, 제 1 그룹(MC'1, MC'2 및 MC'3)에서 6개 이상의 에러가 존재하는 경우), 에러 수정 알고리즘(12)은 제 2 세트의 ECC 비트(ECC'1-2)를 기반으로 하여 제 2 그룹(MC'1 및 MC'2)에서 에러를 수정하도록 동작한다. 제 2 공정가 실패하는 경우에만(예를 들어, 제 2 그룹(MC'1 및 MC'2)에서 6개 이상의 에러가 존재하는 경우에만), 에러 수정 알고리즘(12)이 제 3 세트의 ECC 비트(ECC'1)를 기반으로 하여 제 3 그룹(MC'1)에서 에러를 수정하도록 동작한다.
도 2는 예시적인 실시예에 따른, 에러 수정 알고리즘(12)을 갖는 컴퓨터 시스템(10)의 메모리 어레이에 데이터를 기록하는 방법의 흐름도(30)이다. 32에서, 데이터가 메모리 어레이에 기록된다. 에러 수정 알고리즘은 표준 크기(예를 들어, 256 바이트)를 갖는 메모리 셀의 수정 가능한 그룹에서 제 1 비트 에러 레이트까지 에러를 수정할 수 있다. 이 예에서, 에러 수정 알고리즘(12)은 각각의 데이터 단위(16)에 대해 3개의 세트의 ECC 비트를 발생시키도록 구현된다.
34에서, 기록된 데이터에 대해 제 1 세트의 ECC 비트(ECC'1-3)가 발생된다. 제 1 세트의 ECC 비트는 제 1 그룹의 메모리 셀(MC'1, MC'2 및 MC'3)에 대응하는 정보를 갖는다. 제 1 그룹은 표준 크기보다 더 큰 제 1 크기(예를 들어, 512 바이트)를 갖는다.
36에서, 기록된 데이터에 대해 제 2 세트의 ECC 비트(ECC'1-2)가 발생된다. 제 2 세트의 ECC 비트는 제 2 그룹의 메모리 셀(MC'1 및 MC'2)에 대응하는 정보를 갖는다. 제 2 그룹은 제 1 그룹의 메모리 셀의 부분이고, 제 1 크기보다 더 작은 제 2 크기를 갖는다.
38에서, 기록된 데이터에 대해 추가 세트의 ECC 비트(이 예에서, 제 3 세트(ECC'1))가 발생된다. 추가 세트의 ECC 비트는 메모리 셀의 추가 그룹(이 예에서, 제 3 그룹(MC'1))에 대응하는 정보를 갖는다. 제 3 그룹의 메모리 셀은 제 2 그룹의 메모리 셀의 부분이고, 제 2 크기보다 더 작은 제 3 크기를 갖는다. 39에서, 상기 세트의 ECC 비트가 메모리 어레이에 기록된다.
일부 실시예 및/또는 일부 코드에서, 제 1 세트, 제 2 세트 및 제 3 세트의 ECC 비트의 발생은 단일 단계로서 적용된다. 다른 실시예에서, 제 1 세트의 ECC 비트, 제 2 세트의 ECC 비트 및 제 3 세트의 ECC 비트를 발생시키는 적어도 2개의 별도의 단계가 존재할 수 있다.
도 3은 예시적인 실시예에 따른, 메모리 어레이로부터 데이터를 판독하는 방법의 흐름도(50)이다. 52에서, 데이터 및 이의 대응하는 ECC 비트가 메모리 어레이로부터 판독되고, 제 1 세트의 ECC 비트를 기반으로 하여 제 1 그룹의 메모리 셀에서 에러를 수정하기 위하여 (도 2의) 에러 수정 알고리즘이 적용된다.
제 1 세트의 ECC 비트를 기반으로 한 에러 수정 알고리즘이 성공하는 경우에(54), 제 1 그룹의 메모리 셀(MC'1, MC'2 및 MC'3)이 제 1 세트의 ECC 비트(ECC'1-3)를 기반으로 하여 수정되고; 성공 신호가 어서팅(asserting)된다(단계 56).
제 1 세트의 ECC 비트를 기반으로 한 에러 수정 알고리즘이 실패하는 경우에(54), 제 2 그룹의 메모리 셀(MC'1 및 MC'2)이 제 2 세트의 ECC 비트(ECC'1-2)를 기반으로 하여 수정된다(58). 제 2 세트의 ECC 비트를 기반으로 한 에러 수정 알고리즘이 성공하는 경우에(60), 제 2 그룹의 메모리 셀(MC'1 및 MC'2)이 제 2 세트의 ECC 비트(ECC'1-2)를 기반으로 하여 수정되고 나서; 제 1 그룹의 메모리 셀(MC'1, MC'2 및 MC'3)이 제 1 세트의 ECC 비트(ECC'1-3)를 기반으로 하여 수정된다. 그 후, 성공 신호가 어서팅된다(단계 56). 제 2 세트의 ECC 비트를 기반으로 한 에러 수정 알고리즘이 실패하는 경우에(60), 메모리 셀의 추가 그룹이 추가 세트의 ECC 비트(ECC'1)를 기반으로 하여 수정된다(62). 이 단계(62)에서, 메모리 셀의 추가 그룹(MC'1)이 추가 세트의 ECC 비트(ECC'1)를 기반으로 하여 수정되고; 그 다음에, 제 2 그룹의 메모리 셀(MC'1 및 MC'2)이 제 2 세트의 ECC 비트(ECC'1-2)를 기반으로 하여 수정되고; 그 다음에, 제 1 그룹의 메모리 셀(MC'1, MC'2 및 MC'3)이 제 1 세트의 ECC 비트(ECC'1-3)를 기반으로 하여 수정된다. 그 후, 성공 신호가 어서팅된다(단계 56).
컴퓨터 시스템이 본원에서 2개 또는 3개의 ECC 비트를 발생시키기 위하여 적용되는 에러 수정 알고리즘 및 이러한 세트의 ECC 비트를 저장하도록 구현되는 메모리 어레이와 함께 구성되지만, 상기 컴퓨터 시스템 및 방법이 부가적으로 3개 이상의 세트의 ECC 비트를 발생시키고 3개 이상의 세트의 ECC 비트를 저장하도록 적용 가능하다는 점이 이해되어야 한다. 더욱이, 대량 저장장치에 접속 포트(connection port)를 제공하는 임의의 다른 유형의 허브(hub)가 사용될 수 있다.
시스템 및 방법의 다양한 실시예를 설명하였을지라도, 부가적인 변경이 이제 당업자에게 제안될 것이기 때문에 상기의 설명이 제한으로서 의도되지 않고, 첨부된 청구항의 범위 내에 존재하는 것과 같은 변경을 포함하게 된다는 점이 이해되어야 한다.

Claims (15)

  1. 메모리 어레이에서의 에러를 수정하는 방법에 있어서,
    (a) 표준 크기를 갖는 메모리 셀의 수정 가능한 그룹에서 제 1 비트 에러 레이트까지 에러를 수정하는 에러 수정 알고리즘을 제공하는 단계와,
    (b) 상기 표준 크기보다 더 큰 제 1 크기를 갖는 제 1 그룹의 메모리 셀에 대응하는 정보를 갖는 제 1 세트의 ECC 비트를 발생시키는 단계와,
    (c) 상기 제 1 그룹의 부분이고 상기 제 1 크기보다 더 작은 제 2 크기를 갖는 제 2 그룹의 메모리 셀에 대응하는 정보를 갖는 제 2 세트의 ECC 비트를 발생시키는 단계와,
    (d) 상기 제 1 세트의 ECC 비트를 기반으로 하여 상기 제 1 그룹에서 에러를 수정하기 위하여 상기 에러 수정 알고리즘을 적용하는 단계와,
    (e) 상기 제 1 세트의 ECC 비트를 기반으로 한 상기 에러 수정 알고리즘이 단계 (d)에서 실패하는지를 결정하는 단계와,
    (f) 상기 에러 수정 알고리즘이 실패하는 경우에, 상기 제 2 세트의 ECC 비트를 기반으로 하여 상기 제 2 그룹에서 에러를 수정하기 위하여 상기 에러 수정 알고리즘을 적용하는 단계를
    포함하는, 에러 수정 방법.
  2. 제 1항에 있어서, (f) 상기 제 1 세트의 ECC 비트를 기반으로 하여 상기 제 1 그룹을 수정하는 단계를 더 포함하는, 에러 수정 방법.
  3. 제 1항에 있어서, (f) 상기 제 2 세트의 ECC 비트를 기반으로 하여 상기 제 2 그룹을 수정하는 단계를 더 포함하는, 에러 수정 방법.
  4. 제 1항에 있어서,
    (f) 단계 (d)에서 상기 에러 수정 알고리즘의 상기 발생 이전에, 상기 제 2 그룹의 부분이고 상기 제 2 크기보다 더 작은 제 3 크기를 갖는 메모리 셀의 추가 그룹에 대응하는 정보를 갖는 추가 세트의 ECC 비트를 발생시키는 단계를 더 포함하는, 에러 수정 방법.
  5. 제 4항에 있어서,
    (g) 상기 제 2 세트의 ECC 비트를 기반으로 한 상기 에러 수정 알고리즘이 단계 (e)에서 실패하는 경우에, 상기 추가 세트의 ECC 비트를 기반으로 하여 상기 추가 그룹에서 에러를 수정하기 위하여 상기 에러 수정 알고리즘을 적용하는 단계를 더 포함하는, 에러 수정 방법.
  6. 제 5항에 있어서,
    (h) 상기 추가 세트의 ECC 비트를 기반으로 하여 상기 추가 그룹을 수정하는 단계를 더 포함하는, 에러 수정 방법.
  7. 제 1항에 있어서, 단계 (e)가 적용됨으로써, 상기 제 1 그룹에서 상기 제 1 비트 에러 레이트보다 더 큰 제 2 비트 에러 레이트까지 에러를 수정하는, 에러 수정 방법.
  8. 메모리 어레이의 에러 수정을 위한 컴퓨터 시스템에 있어서,
    표준 크기를 갖는 메모리 셀의 수정 가능한 그룹에서 제 1 비트 에러 레이트까지 에러를 수정할 수 있는 에러 수정 알고리즘과,
    제 1 그룹의 메모리 셀에 대응하는 정보를 갖는 제 1 세트의 ECC 비트를 저장하고, 제 2 그룹의 메모리 셀에 대응하는 정보를 갖는 제 2 세트의 ECC 비트를 저장하도록 동작하는 메모리로서, 상기 제 1 그룹이 상기 표준 크기보다 더 큰 제 1 크기를 가지며, 상기 제 2 그룹이 상기 제 1 그룹의 부분이고 상기 제 1 크기보다 더 작은 제 2 크기를 갖는, 상기 메모리를
    포함하고,
    상기 에러 수정 알고리즘이 상기 제 1 세트의 ECC 비트를 기반으로 하여 상기 제 1 그룹에서 적용되는 상기 에러 수정 알고리즘이 실패하는 경우에 상기 제 2 세트의 ECC 비트를 기반으로 하여 상기 제 2 그룹에서 에러를 수정하도록 동작하는, 컴퓨터 시스템.
  9. 제 8항에 있어서, 상기 메모리는 플래시 메모리인, 컴퓨터 시스템.
  10. 제 8항에 있어서, 상기 에러 수정 알고리즘은 또한 상기 제 1 세트의 ECC 비트를 기반으로 하여 상기 제 1 그룹을 수정하도록 동작하는, 컴퓨터 시스템.
  11. 제 8항에 있어서, 상기 에러 수정 알고리즘은 또한 상기 제 2 세트의 ECC 비트를 기반으로 하여 상기 제 2 그룹을 수정하도록 동작하는, 컴퓨터 시스템.
  12. 제 8항에 있어서, 상기 메모리는 상기 제 2 그룹의 부분이고 상기 제 2 크기보다 더 작은 제 3 크기를 갖는 메모리 셀의 추가 그룹에 대응하는 정보를 갖는 추가 세트의 ECC 비트를 저장하도록 동작하는, 컴퓨터 시스템.
  13. 제 12항에 있어서, 상기 에러 수정 알고리즘은 부가적으로 상기 제 2 세트의 ECC 비트를 기반으로 하여 상기 제 2 그룹에서 적용되는 상기 에러 수정 알고리즘이 실패하는 경우에 상기 추가 세트의 ECC 비트를 기반으로 하여 상기 추가 그룹에서 적용되도록 동작하는, 컴퓨터 시스템.
  14. 제 13항에 있어서, 상기 에러 수정 알고리즘은 또한 상기 추가 세트의 ECC 비트를 기반으로 하여 상기 추가 그룹을 수정하도록 동작하는, 컴퓨터 시스템.
  15. 제 8항에 있어서, 상기 에러 수정 알고리즘이 적용됨으로써, 상기 제 1 그룹에서 상기 제 1 비트 에러 레이트보다 더 큰 제 2 비트 에러 레이트까지 에러를 수정하는, 컴퓨터 시스템.
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