KR20100086851A - Semiconductor package - Google Patents

Semiconductor package Download PDF

Info

Publication number
KR20100086851A
KR20100086851A KR1020090006291A KR20090006291A KR20100086851A KR 20100086851 A KR20100086851 A KR 20100086851A KR 1020090006291 A KR1020090006291 A KR 1020090006291A KR 20090006291 A KR20090006291 A KR 20090006291A KR 20100086851 A KR20100086851 A KR 20100086851A
Authority
KR
South Korea
Prior art keywords
bonding
region
semiconductor package
wire
regions
Prior art date
Application number
KR1020090006291A
Other languages
Korean (ko)
Inventor
황이성
김진욱
송주현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090006291A priority Critical patent/KR20100086851A/en
Publication of KR20100086851A publication Critical patent/KR20100086851A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

PURPOSE: A semiconductor package is provided to prevent a short failure between wires by unifying each operator bonding point in the wire set-up process. CONSTITUTION: A bond finger(115) is arranged on a substrate. A semiconductor chip is mounted on the substrate and is arranged on a bonding pad(114). A wire(113) electrically connects a bond finger with a bonding pad. The bond finger comprises a bonding region, a first dummy region and a second dummy region which are formed on both sides of the bonding region. The width of the boding area is wider than the width of the first dummy region and the second dummy region.

Description

반도체 패키지{Semiconductor Package}Semiconductor Package {Semiconductor Package}

본 발명은 반도체 패키지에 관한 것으로, 보다 자세하게는 와이어에 의하여 본딩 패드와 전기적으로 연결되는 본드 핑거의 형상에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to the shape of the bond finger electrically connected to the bonding pad by a wire.

최근 반도체 집적 기술과 전자 공학 기술의 발전에 의해 전자 제품의 소형화, 고용량화 및 다기능화가 촉진되고 있다.Recently, with the development of semiconductor integrated technology and electronic engineering technology, miniaturization, high capacity, and multifunctionalization of electronic products have been promoted.

그 대표적 예로서, 휴대용 멀티미디어 재생 장치 또는 휴대 전화 또는 이들의 기능이 결합된 다양한 디지털 장치들이 상용화됨을 지적할 수 있다. 이와 같은 디지털 장치는 소형화되면서도 대용량의 멀티미디어 정보를 처리하거나 다중 기능을 수행하여야 하므로, 칩스케일 패키지(chip scale package; CSP), 시스템온칩(system on chip; SOC) 패키지 또는 멀티칩 패키지(multi chip package)와 같은 고집적 패키지 기술에 의해 구현된다.As a representative example, it can be pointed out that a portable multimedia playback device or a mobile phone or various digital devices in which their functions are combined are commercially available. Such digital devices have to be miniaturized and process a large amount of multimedia information or perform multiple functions. Thus, a chip scale package (CSP), a system on chip (SOC) package, or a multi chip package is required. Is implemented by a highly integrated package technology.

상기 칩 스케일 패키지의 경우 반도체 칩과 외부 배선을 솔더 범프에 의해 직접 연결하여 배선 공정을 단순화시킬 수 있지만, 와이어를 이용하여 반도체 칩의 본딩 패드와 외부 배선을 연결하는 방법이 신뢰성이 높고 저비용의 공정을 실현할 수 있기 때문에 보편적으로 사용되고 있다.In the case of the chip scale package, the wiring process can be simplified by directly connecting the semiconductor chip and the external wiring by solder bumps, but the method of connecting the bonding pad and the external wiring of the semiconductor chip using a wire is a reliable and low-cost process. It is widely used because it can be realized.

따라서, 본 발명은 와이어 셋-업시 각 작업자 별로 본딩 포인트가 달라짐에 따른 제품 불량의 문제점을 해결하는 것을 목적으로 한다.Therefore, an object of the present invention is to solve the problem of product defects due to the change in bonding points for each worker during wire set-up.

또한, 본 발명은 와이어가 본딩되는 부위 이외의 본드 핑거 영역에도 전면적 도금을 실시함에 따른 불필요한 제조단가의 상승의 문제점을 해결하는 것을 목적으로 한다.In addition, an object of the present invention is to solve the problem of unnecessary increase in manufacturing cost due to the overall plating on the bond finger region other than the portion where the wire is bonded.

또한, 본 발명은 와이어 본딩의 수가 많은 제품의 경우에도 초소형 크기의 반도체 패키지를 제공하는 것을 목적으로 한다.In addition, an object of the present invention is to provide a semiconductor package of a very small size even in the case of products having a large number of wire bonding.

본 발명은 기판; 상기 기판 상에 배열되는 본드 핑거; 상기 기판 상에 실장되며, 본딩 패드가 배열되는 반도체 칩; 및 상기 본드 핑거와 상기 본딩 패드를 전기적으로 연결하는 와이어를 포함하고, 상기 본드 핑거는 본딩영역, 상기 본딩영역의 양측에 각각 형성된 제1더미영역 및 제2더미영역을 포함하며, 상기 본딩 영역의 폭은 상기 제1더미영역 또는 상기 제2더미영역의 폭보다 크게 형성되는 것을 특징으로 하는 반도체 패키지를 제공한다.The present invention relates to a substrate; Bond fingers arranged on the substrate; A semiconductor chip mounted on the substrate and having bonding pads arranged thereon; And a wire electrically connecting the bond finger and the bonding pad, wherein the bond finger includes a bonding region, a first pile region and a second pile region formed on both sides of the bonding region, respectively. The width of the semiconductor package may be greater than that of the first and second dummy regions.

또한, 본 발명은 상기 본딩 영역은 와이어가 본딩되는 영역이고, 상기 제1더미영역 및 제2더미영역은 와이어가 본딩되지 않는 영역인 것을 특징으로 하는 반도체 패키지를 제공한다.In addition, the present invention provides a semiconductor package, wherein the bonding region is a region in which wires are bonded, and the first and second pile regions are regions in which wires are not bonded.

또한, 본 발명은 상기 본드 핑거의 본딩영역은 일렬로 배열된 것을 특징으로 하는 반도체 패키지를 제공한다.In addition, the present invention provides a semiconductor package, wherein the bonding regions of the bond fingers are arranged in a line.

또한, 본 발명은 상기 본드 핑거의 본딩영역은 2열로 배열되며, 2n-1번째(단, n은 자연수)의 본드 핑거의 본딩영역이 상측에 일렬로 배열되는 경우 2n번째(단, n은 자연수)의 본드 핑거의 본딩영역은 하측에 일렬로 배열되고, 2n-1번째(단, n은 자연수)의 본드 핑거의 본딩영역이 하측에 일렬로 배열되는 경우 2n번째(단, n은 자연수)의 본드 핑거의 본딩영역은 상측에 일렬로 배열되는 것을 특징으로 하는 반도체 패키지를 제공한다.In the present invention, the bonding regions of the bond fingers are arranged in two rows, and when the bonding regions of the 2n-1 < th > (where n is a natural number) are arranged in a line on the upper side, n is a natural number. The bonding regions of the bond fingers of () are arranged in a row at the lower side, and when the bonding regions of the 2n-1 < th > (n is a natural number) are arranged in a row at the bottom, the 2n < th > Bonding regions of the bond fingers are provided in a semiconductor package, characterized in that arranged in a row on the upper side.

또한, 본 발명은 상기 본딩영역은 폭(W)보다 길이(L)가 더 큰 것을 특징으로 하는 반도체 패키지를 제공한다.In addition, the present invention provides a semiconductor package, characterized in that the bonding region has a length (L) is larger than the width (W).

또한, 본 발명은 상기 본딩영역의 형상은 원형, 정삼각형, 정사각형, 정오각형 및 정육각형 중 어느 하나인 것을 특징으로 하는 반도체 패키지를 제공한다.In addition, the present invention provides a semiconductor package characterized in that the shape of the bonding region is any one of a circle, an equilateral triangle, a square, an pentagon, and a regular hexagon.

또한, 본 발명은 상기 본딩영역의 형상은 타원형, 마름모형 및 직사각형 중 어느 하나인 것을 특징으로 하는 반도체 패키지를 제공한다.In addition, the present invention provides a semiconductor package characterized in that the shape of the bonding region is any one of an oval, a rhombus and a rectangle.

또한, 본 발명은 상기 타원형, 마름모형 및 직사각형 중 어느 하나의 본딩영역은 폭(W)보다 길이(L)가 더 큰 것을 특징으로 하는 반도체 패키지를 제공한다.In addition, the present invention provides a semiconductor package, characterized in that the bonding area of any one of the ellipses, rhombuses, and rectangles is larger in length (L) than the width (W).

따라서, 본 발명은 와이어 셋-업시 각 작업자별 본딩 포인트를 통일하여, 와이어간 쇼트 불량이 발생되는 문제점을 해결할 수 있는 반도체 패키지를 제공할 수 있는 효과가 있다.Therefore, the present invention has the effect of providing a semiconductor package that can solve the problem of short circuit between wires by unifying the bonding points for each worker during wire set-up.

또한, 본 발명은 불필요한 도금영역을 감소시켜 제조단가를 낮출 수 있는 반 도체 패키지를 제공할 수 있는 효과가 있다.In addition, the present invention has the effect of providing a semiconductor package that can reduce the manufacturing cost by reducing unnecessary plating area.

또한, 본 발명은 보다 작은 크기의 반도체 패키지를 제공할 수 있는 효과가 있다.In addition, the present invention has the effect of providing a semiconductor package of a smaller size.

첨부한 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.Embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be made thorough and complete, and to fully convey the spirit of the present invention to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Portions denoted by like reference numerals denote like elements throughout the specification.

도 1a는 일반적인 와이어 본딩 공정을 이용한 반도체 패키지를 도시하는 평면도 이고, 도 1b는 도 1a의 I-I선에 따른 단면도이다.FIG. 1A is a plan view illustrating a semiconductor package using a general wire bonding process, and FIG. 1B is a cross-sectional view taken along line II of FIG. 1A.

도 1a 및 도 1b를 참조하면, 반도체 패키지(10)는 반도체 칩(11), 기판(12), 와이어(13)를 포함한다.1A and 1B, the semiconductor package 10 includes a semiconductor chip 11, a substrate 12, and a wire 13.

상기 반도체 칩(11)은 외부에서 입력된 각종 정보를 저장하는 회로부(도시 안됨)를 포함하며, 또한, 회로부와 전기적으로 연결되고 반도체 칩 상에 배열되는 복수개의 본딩 패드(14)들을 포함한다.The semiconductor chip 11 includes a circuit unit (not shown) for storing various types of information input from the outside, and also includes a plurality of bonding pads 14 electrically connected to the circuit unit and arranged on the semiconductor chip.

또한, 상기 기판(12)은 회로배선들 및 패드들이 인쇄된 인쇄회로기판으로, 반도체 칩(11)이 실장되어, 반도체 칩(11)과 전자기기를 전기적으로 연결시키는 것으로, 기판(12)의 상부 중앙에는 반도체 칩 부착영역이 마련되고, 기판(12)의 상부 가장자리 부근에는 본드 핑거(15)들이 형성될 수 있다.In addition, the substrate 12 is a printed circuit board on which circuit wirings and pads are printed, and the semiconductor chip 11 is mounted to electrically connect the semiconductor chip 11 and an electronic device. A semiconductor chip attachment region may be provided at an upper center thereof, and bond fingers 15 may be formed near the upper edge of the substrate 12.

이때, 반도체 칩 부착영역에 반도체 칩(11)을 부착하는 것은 반도체 칩(11)의 하부에 접착부재(11a)를 형성하여 부착시킬 수 있다.In this case, attaching the semiconductor chip 11 to the semiconductor chip attaching region may be performed by forming an adhesive member 11a on the lower portion of the semiconductor chip 11.

한편, 상기 기판(12)의 하부에는 회로배선(미도시) 및 비아홀(미도시)에 의해 본드 핑거(15)들과 전기적으로 연결되는 볼 랜드(18)들이 형성된다. 각각의 볼 랜드(18)에는 반도체 패키지(10)의 입출력 단자 역할을 하는 솔더볼(19)이 접속될 수 있다.Meanwhile, ball lands 18 are electrically formed at lower portions of the substrate 12 to be electrically connected to the bond fingers 15 by circuit wiring (not shown) and via holes (not shown). Solder balls 19 serving as input / output terminals of the semiconductor package 10 may be connected to each ball land 18.

또한, 상기 와이어(13)은 도전성 재질로 형성되어, 반도체 칩(11)과 기판(12)을 전기적으로 연결시키는 매개체로 사용된다. 즉, 와이어(13)의 일측단부는 반도체 칩(11)의 상부면에 형성된 본딩 패드(14)에 접속되고, 와이어(13)의 타측단부는 본드 핑거(15)에 연결된다. 이때, 상기 와이어(13)의 타측단부가 본드 핑거(15)에 연결됨에 있어서, 와이어와 본드 핑거의 접착력 향상을 위하여, 본드 핑거 상부에 금(Au) 도금을 실시하게 된다.In addition, the wire 13 is formed of a conductive material and is used as a medium for electrically connecting the semiconductor chip 11 and the substrate 12. That is, one end of the wire 13 is connected to the bonding pad 14 formed on the upper surface of the semiconductor chip 11, and the other end of the wire 13 is connected to the bond finger 15. At this time, the other end of the wire 13 is connected to the bond finger 15, in order to improve the adhesion between the wire and the bond finger, gold (Au) is applied to the upper portion of the bond finger.

이후, 와이어(13)에 의해 반도체 칩(11)과 기판(12)이 전기적으로 연결되면, 반도체 칩(11)과 기판(12)의 상부 및 와이어(13)를 덮어 이들을 외부 환경으로부터 보호하기 위해서 도 1b의 점선으로 도시한 것과 같이 기판(12)의 상부에 밀봉 부(17)를 형성한다. 상기 밀봉부(17)는 일예로, 에폭시 몰딩 컴파운드에 의해 형성될 수 있다.Subsequently, when the semiconductor chip 11 and the substrate 12 are electrically connected by the wires 13, the semiconductor chip 11 and the upper part of the substrate 12 and the wires 13 are covered to protect them from the external environment. As shown by a dotted line in FIG. 1B, a seal 17 is formed on the substrate 12. The seal 17 may be formed by, for example, an epoxy molding compound.

하지만, 일반적인 와이어 본딩 공정을 이용한 반도체 패키지의 경우, 도 1a에 도시된 바와 같이, 본드 핑거(15)가 대략 직사각형 형상이 일렬로 배열된 형태으로 이루어져 있고, 이는 본드 핑거의 형상이 실제 와이어가 본딩되는 부위보다 넓게 형성되어 있어, 도 1a의 A 영역에 도시된 바와 같이, 와이어 셋-업시 각 작업자 별로 본딩 포인트(이하, 루프 형성 포인트라고도 함)(16)가 달라질 수 있으며, 이로 인하여, 와어어 루프(Wire loop)의 형상이 다르게 되고, 또한, 도면에는 도시되지 않았으나, 와이어 앵글(Wire angle)이 클 경우, 와이어간 쇼트 불량이 발생되는 제품 불량을 야기하게 된다.However, in the case of a semiconductor package using a general wire bonding process, as shown in FIG. 1A, the bond fingers 15 are formed in a line in which substantially rectangular shapes are arranged in a row. 1A, the bonding point (hereinafter, also referred to as a loop forming point) 16 may be changed for each worker during wire set-up, and thus, as shown in area A of FIG. The shape of the loop is different, and although not shown in the drawing, when a wire angle is large, short circuit between wires causes a product defect.

또한, 상술한 바와 같이, 와이어와 본드 핑거의 접착력 향상을 위하여, 본드 핑거 상부에 금(Au) 도금을 실시하게 되는데, 이는 실제 와이어가 본딩되는 부위 이외의 본드 핑거 영역에도 전면적 도금을 실시하게 되므로, 불필요하게 제조단가가 상승하는 문제점이 있다.In addition, as described above, in order to improve the adhesion between the wire and the bond finger, gold (Au) plating is performed on the upper portion of the bond finger, and the entire plating is performed on the bond finger region other than the portion where the wire is actually bonded. Inevitably, there is a problem that the manufacturing cost increases unnecessarily.

또한, 와이어 본딩의 수가 많은 제품의 경우, 각각의 본드 핑거간에 본딩되는 와이어의 주변 간섭을 피하기 위하여 일정 간격으로 배치되어야 하는데, 이로 인하여, 초소형 크기의 반도체 패키지를 만들기 어려운 문제점이 있다.In addition, in the case of a product having a large number of wire bonding, it should be arranged at regular intervals in order to avoid peripheral interference of the wire bonded between each of the bond fingers, there is a problem that it is difficult to make a semiconductor package of a very small size.

도 2a는 본 발명의 제1실시예에 따른 와이어 본딩 공정을 이용한 반도체 패키지를 도시하는 평면도이다.2A is a plan view illustrating a semiconductor package using a wire bonding process according to a first embodiment of the present invention.

도 2a를 참조하면, 반도체 패키지(100)는 반도체 칩(111), 기판(112), 복수개의 와이어(113)를 포함한다.Referring to FIG. 2A, the semiconductor package 100 includes a semiconductor chip 111, a substrate 112, and a plurality of wires 113.

상기 반도체 칩(111)은 외부에서 입력된 각종 정보를 저장하는 회로부(도시 안됨)를 포함하며, 또한, 회로부와 전기적으로 연결되고 반도체 칩 상에 배열되는 복수개의 본딩 패드(114)들을 포함한다. 이때, 도 2a에서는 반도체 칩(111)의 폭방향 양쪽에 본딩 패드(114)들이 일렬로 배열된 것을 도시하였으나, 반도체 칩(111)의 중앙에 본딩 패드들이 일렬 또는 복수개의 열로 배열되거나, 반도체 칩(111)의 4개의 가장자리를 따라 본딩 패드들이 배열될 수 있다.The semiconductor chip 111 includes a circuit unit (not shown) for storing various types of information input from the outside, and also includes a plurality of bonding pads 114 electrically connected to the circuit unit and arranged on the semiconductor chip. In this case, although the bonding pads 114 are arranged in a row in both width directions of the semiconductor chip 111 in FIG. 2A, the bonding pads are arranged in a row or a plurality of rows in the center of the semiconductor chip 111, or Bonding pads may be arranged along the four edges of 111.

또한, 상기 기판(112)은 회로배선들 및 패드들이 인쇄된 인쇄회로기판으로, 반도체 칩(111)이 실장되어, 반도체 칩(111)과 전자기기를 전기적으로 연결시키는 것이다. 이때, 상기 인쇄회로기판은 경성인쇄회로기판(rigid printed circuit board), 연성인쇄회로기판(flexible printed circuit board), 또는 이들의 조합일 수 있다.In addition, the substrate 112 is a printed circuit board on which circuit wirings and pads are printed, and a semiconductor chip 111 is mounted to electrically connect the semiconductor chip 111 and an electronic device. In this case, the printed circuit board may be a rigid printed circuit board, a flexible printed circuit board, or a combination thereof.

또한, 기판(112)의 상부 중앙에는 반도체 칩 부착영역이 마련되고, 기판(112)의 상부 가장자리 부근에는 복수개의 본드 핑거(115)들이 배열될 수 있다. 이때, 반도체 칩 부착영역에 반도체 칩(111)을 부착하는 것은 반도체 칩(111)의 하부에 접착부재(미도시)를 형성하여 부착시킬 수 있다.In addition, a semiconductor chip attaching region may be provided at an upper center of the substrate 112, and a plurality of bond fingers 115 may be arranged near the upper edge of the substrate 112. In this case, attaching the semiconductor chip 111 to the semiconductor chip attaching region may be performed by forming an adhesive member (not shown) on the lower portion of the semiconductor chip 111.

한편, 상기 기판(112)의 하부에는 도 1b에서와 같은 회로배선(미도시) 및 비아홀(미도시)에 의해 본드 핑거들과 전기적으로 연결되는 볼 랜드들이 형성될 수 있으며, 각각의 볼 랜드에는 반도체 패키지(100)의 입출력 단자 역할을 하는 솔더 볼이 접속될 수 있다.Meanwhile, ball lands electrically connected to the bond fingers may be formed on the lower portion of the substrate 112 by circuit wiring (not shown) and via holes (not shown), as shown in FIG. Solder balls serving as input / output terminals of the semiconductor package 100 may be connected.

또한, 상기 와이어(113)은 도전성 재질로 형성되어, 반도체 칩(111)과 기판(112)을 전기적으로 연결시키는 매개체로 사용된다. 이때, 상기 와이어는 골드 와이어(gold wire) 또는 알루미늄 와이어(aluminum wire)와 같은 도전성 와이어를 사용할 수 있다.In addition, the wire 113 is formed of a conductive material, and is used as a medium for electrically connecting the semiconductor chip 111 and the substrate 112. In this case, the wire may use a conductive wire such as a gold wire or an aluminum wire.

즉, 와이어(113)의 일측단부는 반도체 칩(111)의 상부면에 형성된 본딩 패드(114)에 접속되고, 와이어(113)의 타측단부는 본드 핑거(115)에 연결된다.That is, one end of the wire 113 is connected to the bonding pad 114 formed on the upper surface of the semiconductor chip 111, and the other end of the wire 113 is connected to the bond finger 115.

이때, 상기 와이어(113)의 타측단부가 본드 핑거(115)에 연결됨에 있어서, 와이어와 본드 핑거의 접착력 향상을 위하여, 본드 핑거 상부에 금(Au) 도금을 실시하게 된다.At this time, the other end of the wire 113 is connected to the bond finger 115, in order to improve the adhesion between the wire and the bond finger, gold (Au) plating on the upper portion of the bond finger.

이후, 와이어(113)에 의해 반도체 칩(111)과 기판(112)이 전기적으로 연결되면, 반도체 칩(111)과 기판(112)의 상부 및 와이어(113)를 덮어 이들을 외부 환경으로부터 보호하기 위해서 도 1b의 점선으로 도시한 것과 같이 기판(112)의 상부에 밀봉부(미도시)를 형성할 수 있으며, 상기 밀봉부는 일예로, 에폭시 몰딩 컴파운드에 의해 형성될 수 있다.Subsequently, when the semiconductor chip 111 and the substrate 112 are electrically connected by the wire 113, the semiconductor chip 111 and the upper portion of the substrate 112 and the wire 113 are covered to protect them from the external environment. As shown by a dotted line in FIG. 1B, a seal (not shown) may be formed on the substrate 112, and the seal may be formed by, for example, an epoxy molding compound.

계속해서, 본 발명의 제1실시예에 따른 본드 핑거(115)를 설명하면 다음과 같다.Subsequently, the bond finger 115 according to the first embodiment of the present invention will be described.

본 발명의 제1실시예에서 상기 본드 핑거(115)는 본딩영역(115b), 상기 본딩영역의 양측에 각각 형성된 제1더미영역(115a) 및 제2더미영역(115b)로 이루어져 있으며, 상기 본드 핑거(115)들의 본딩영역(115b)들은 일렬로 배열된 것을 특징으 로 한다.In the first embodiment of the present invention, the bond finger 115 includes a bonding region 115b, a first dummy region 115a and a second dummy region 115b formed on both sides of the bonding region, respectively. The bonding regions 115b of the fingers 115 are arranged in a line.

또한, 상기 본딩영역(115b)의 형상은 원형인 것을 특징으로 한다.In addition, the shape of the bonding region 115b is circular.

다만, 도 2a에서 알 수 있는 바와 같이, 제1더미영역(115a)과 본딩영역(115b), 본딩영역(115b)과 제2더미영역(115b)은 연속적으로 형성되어 있어, 본딩영역의 형상이 명확하게 원형인 것으로 나타나지는 않으나, 본 발명에서는 도 2a에 도시된 바와 같이, 점선에 의해 가상으로 구획된 영역까지 포함하여 이를 원형으로 정의하기로 한다. However, as can be seen in FIG. 2A, the first dummy region 115a, the bonding region 115b, the bonding region 115b and the second dummy region 115b are formed in succession, so that the shape of the bonding region is changed. Although not clearly shown as being circular, in the present invention, as shown in Figure 2a, including the area virtually partitioned by the dotted line will be defined as a circle.

이때, 상기 본딩 영역(115b)은 와이어가 본딩되는 본딩 포인트(116)가 형성되는 영역이고, 상기 제1더미영역(115a) 및 제2더미영역(115b)은 와이어가 본딩되지 않는 영역으로 본딩 포인트가 형성되지 않는 영역에 해당한다.In this case, the bonding area 115b is an area where the bonding point 116 to which the wire is bonded is formed, and the first dummy area 115a and the second dummy area 115b are areas where the wire is not bonded. Corresponds to an area where is not formed.

또한, 상기 본딩 영역(115b)의 폭(W2)은 본딩 포인트(116)가 형성될 수 있도록, 제1더미영역(115a) 또는 제2더미영역(115b)의 폭(W1)보다 크게 형성되어 있다.In addition, the width W 2 of the bonding region 115b is larger than the width W 1 of the first pile region 115a or the second pile region 115b so that the bonding point 116 may be formed. It is.

본 발명의 제1실시예에 따른 본드 핑거는 본딩 포인트가 형성되는 영역과 본딩 포인트가 형성되지 않는 영역으로 구분되어 있어, 와이어 셋-업시 각 작업자별로 본딩 포인트를 통일할 수 있다.The bond finger according to the first embodiment of the present invention is divided into a region in which a bonding point is formed and a region in which a bonding point is not formed, and thus the bonding point may be unified for each worker during wire set-up.

즉, 일반적인 본드 핑거는 각 작업자별로 본딩 포인트가 달라질 수 있는 경우가 발생하였으나, 본 발명의 본드 핑거는 본딩 포인트가 형성되는 본딩 영역과 본딩 포인트가 형성되지 않은 더미영역으로 구분됨에 따라, 본딩 포인트의 위치가 획일화되고, 따라서, 각 작업자별로 본딩 포인트를 통일할 수 있어, 와어어 루 프(Wire loop)의 형상이 다르게 되는 문제점, 또한, 와이어 앵글(Wire angle)이 클 경우, 와이어간 쇼트 불량이 발생되는 문제점을 해결할 수 있다.That is, in general, the bonding finger may have a different bonding point for each worker. However, the bonding finger of the present invention is divided into a bonding area in which the bonding point is formed and a dummy area in which the bonding point is not formed. The position is uniform, and thus, the bonding points can be unified for each worker, so that the shape of the wire loop is different, and in addition, when the wire angle is large, short wires are poor. This problem can be solved.

또한, 상술한 바와 같이, 와이어와 본드 핑거의 접착력 향상을 위하여, 본드 핑거 상부에 금(Au) 도금을 실시하게 경우, 일반적인 본드 핑거는 실제 와이어가 본딩되는 부위 이외의 본드 핑거 영역에도 전면적 도금을 실시하게 되므로, 불필요하게 제조단가가 상승하는 문제점이 있었으나, 본 발명의 본드 핑거는 실제 와이어가 본딩되지 않는 영역인 제1더미영역(115a) 또는 제2더미영역(115b)의 폭이 본딩 되는 영역인 본딩 영역(115b)의 폭보다 작게 형성됨에 따라, 본드 핑거에 전면적 도금을 실시하더라도, 일반적인 본드 핑거에 비해 불필요한 도금영역이 상대적으로 감소하므로 제조단가를 낮출 수 있다.In addition, as described above, in order to improve the adhesion between the wire and the bond finger, when gold (Au) plating is performed on the upper portion of the bond finger, the general bond finger may be plated entirely on the bond finger region other than the portion where the wire is actually bonded. Since the manufacturing cost is unnecessarily increased, the bond finger of the present invention is a region in which the width of the first dummy region 115a or the second dummy region 115b is bonded, which is an area where wires are not actually bonded. As the width of the in-bonding region 115b is smaller than the width of the in-bonding region 115b, even if the entire surface of the bond finger is plated, unnecessary plating region is relatively reduced compared to a general bond finger, thereby lowering the manufacturing cost.

도 2b는 본 발명의 제2실시예에 따른 와이어 본딩 공정을 이용한 반도체 패키지를 도시하는 평면도이다.2B is a plan view illustrating a semiconductor package using a wire bonding process according to a second embodiment of the present invention.

본 발명의 제2실시예에 따른 반도체 패키지는 후술하는 것을 제외하고는 제1실시예에 따른 반도체 패키지와 동일할 수 있다.The semiconductor package according to the second embodiment of the present invention may be the same as the semiconductor package according to the first embodiment except for the following description.

본 발명의 제2실시예에서 상기 본드 핑거(115')는 본딩영역(115b'), 상기 본딩영역의 양측에 각각 형성된 제1더미영역(115a') 및 제2더미영역(115b')로 이루어져 있으며, 상기 본드 핑거(115')들의 본딩영역(115b')들은 지그재그 형상으로 배열된 것을 특징으로 한다.In the second embodiment of the present invention, the bond finger 115 'includes a bonding region 115b', a first dummy region 115a 'and a second dummy region 115b' formed at both sides of the bonding region, respectively. The bonding regions 115b 'of the bond fingers 115' may be arranged in a zigzag shape.

즉, 상기 본딩영역들은 2열로 배열되어 있으며, 이때, 2n-1번째(단, n은 자 연수)의 본드 핑거의 본딩영역이 상측에 일렬로 배열되는 경우, 2n번째(단, n은 자연수)의 본드 핑거의 본딩영역은 하측에 일렬로 배열되고, 2n-1번째(단, n은 자연수)의 본드 핑거의 본딩영역이 하측에 일렬로 배열되는 경우, 2n번째(단, n은 자연수)의 본드 핑거의 본딩영역은 상측에 일렬로 배열되어 있는 구조로 형성될 수 있다.That is, the bonding regions are arranged in two rows. In this case, when the bonding regions of the 2n-1 < th > (n is self-numbered number) bond regions are arranged in a row on the upper side, the 2n < th > When the bonding regions of the bond fingers of are arranged in a row at the lower side, and the bonding regions of the 2n-1 < th > (n is a natural number) are arranged in a row at the lower side, the 2n < th > Bonding regions of the bond fingers may be formed in a structure arranged in a row on the upper side.

본 발명의 제2실시예에 따른 본드 핑거는 상기와 같이 본딩영역을 지그재그 형상으로 배열함으로써, 결과적으로 동일한 열, 즉, 일렬로 배열되는 제1실시예에 비하여 본드 핑거간의 간격을 넓게 형성하면서 기판의 크기를 줄일 수 있으므로, 보다 작은 크기의 반도체 패키지를 만들 수 있는 잇점이 있다.The bond fingers according to the second embodiment of the present invention arrange the bonding regions in a zigzag shape as described above, resulting in wider spacing between the bond fingers as compared to the first embodiment arranged in the same row, that is, in a row. Since the size of the circuit can be reduced, it is advantageous to make a semiconductor package of a smaller size.

도 3a 및 도 3b는 본 발명에 따른 본드 핑거의 본딩영역의 다른 형상을 나타내는 평면도로써, 본 발명에 따른 제1실시예의 본딩영역의 형상을 대체할 수 있으며, 본 발명에 따른 제2실시예의 구조에서의 본딩영역의 형상을 대체할 수 있다. 3A and 3B are plan views showing other shapes of the bonding region of the bond finger according to the present invention, which may replace the shape of the bonding region of the first embodiment according to the present invention, and the structure of the second embodiment according to the present invention. It is possible to replace the shape of the bonding area in.

먼저, 도 3a를 참조하면, 상기 본드 핑거(415)는 본딩영역(415b), 상기 본딩영역의 양측에 각각 형성된 제1더미영역(415a) 및 제2더미영역(415b)로 이루어져 있으며, 상기 본딩영역(415b)의 형상은 정사각형인 것을 특징으로 한다.First, referring to FIG. 3A, the bond finger 415 includes a bonding region 415b, a first dummy region 415a and a second dummy region 415b formed on both sides of the bonding region, respectively. The shape of region 415b is characterized by being square.

다만, 도 3a에서 알 수 있는 바와 같이, 제1더미영역(415a)과 본딩영역(415b), 본딩영역(415b)과 제2더미영역(415b)은 연속적으로 형성되어 있어, 본딩영역의 형상이 명확하게 정사각형인 것으로 나타나지는 않으나, 본 발명에서는 도 3a에 도시된 바와 같이, 점선에 의해 가상으로 구획된 영역까지 포함하여 이를 정 사각형으로 정의하기로 한다. However, as can be seen in FIG. 3A, the first dummy region 415a, the bonding region 415b, the bonding region 415b, and the second dummy region 415b are formed in succession to form a bonding region. Although not clearly shown as a square, in the present invention, as shown in Figure 3a, including the area virtually partitioned by the dotted line will be defined as a square.

이때, 상기 정사각형은 네 꼭지점 중 두개의 꼭지점을 포함하는 영역이 각각 제1더미영역 및 제2더미영역과 연속적으로 형성되어 있다.In this case, in the square, an area including two vertices of four vertices is continuously formed with the first pile region and the second pile region, respectively.

다음으로, 도 3b를 참조하면, 상기 본드 핑거(515)는 본딩영역(515b), 상기 본딩영역의 양측에 각각 형성된 제1더미영역(515a) 및 제2더미영역(515b)로 이루어져 있으며, 상기 본딩영역(515b)의 형상도 정사각형인 것을 특징으로 한다.Next, referring to FIG. 3B, the bond finger 515 includes a bonding region 515b, a first pile region 515a and a second pile region 515b formed on both sides of the bonding region, respectively. The shape of the bonding region 515b is also square.

이때, 상기 도 3a와는 달리, 도 3b의 정사각형은 네 변 중 두 변의 중심부를 포함하는 영역이 각각 제1더미영역 및 제2더미영역과 연속적으로 형성되어 있다.In this case, unlike FIG. 3A, in the square of FIG. 3B, a region including a center portion of two sides of four sides is continuously formed with the first pile region and the second pile region, respectively.

다만, 도 3b에서 알 수 있는 바와 같이, 제1더미영역(515a)과 본딩영역(515b), 본딩영역(515b)과 제2더미영역(515b)은 연속적으로 형성되어 있어, 본딩영역의 형상이 명확하게 정사각형인 것으로 나타나지는 않으나, 본 발명에서는 도 3b에 도시된 바와 같이, 점선에 의해 가상으로 구획된 영역까지 포함하여 이를 정사각형으로 정의하기로 한다.However, as can be seen in FIG. 3B, the first dummy region 515a, the bonding region 515b, the bonding region 515b, and the second dummy region 515b are formed in succession, so that the shape of the bonding region may vary. Although not clearly shown as a square, in the present invention, as shown in Figure 3b, including the area virtually partitioned by the dotted line will be defined as a square.

이때, 도면에는 도시되지 않았으나, 상기 본딩영역의 형상은 정삼각형, 정오각형, 정육각형 등의 다각형일 수 있으며, 본 발명에서 본딩영역의 형상을 한정하는 것은 아니다.In this case, although not shown in the drawings, the shape of the bonding region may be a polygon such as an equilateral triangle, an pentagon, or a regular hexagon, and the present invention is not limited to the shape of the bonding region.

도 4a 내지 도 4c는 본 발명에 따른 본드 핑거의 본딩영역의 또 다른 형상을 나타내는 평면도로써, 본 발명에 따른 제1실시예의 본딩영역의 형상을 대체할 수 있으며, 본 발명에 따른 제2실시예의 구조에서의 본딩영역의 형상을 대체할 수 있 다.4A to 4C are plan views illustrating another shape of the bonding area of the bond finger according to the present invention, and may replace the shape of the bonding area of the first embodiment according to the present invention, and according to the second embodiment of the present invention. It is possible to replace the shape of the bonding area in the structure.

먼저, 도 4a를 참조하면, 상기 본드 핑거(615)는 본딩영역(615b), 상기 본딩영역의 양측에 각각 형성된 제1더미영역(615a) 및 제2더미영역(615b)로 이루어져 있으며, 상기 본딩영역(615b)의 형상은 타원형인 것을 특징으로 한다.First, referring to FIG. 4A, the bond finger 615 includes a bonding region 615b, a first pile region 615a and a second pile region 615b formed at both sides of the bonding region, respectively. The shape of region 615b is characterized by being elliptical.

다만, 도 4a에서 알 수 있는 바와 같이, 제1더미영역(615a)과 본딩영역(615b), 본딩영역(615b)과 제2더미영역(615b)은 연속적으로 형성되어 있어, 본딩영역의 형상이 명확하게 타원형인 것으로 나타나지는 않으나, 본 발명에서는 도 4a에 도시된 바와 같이, 점선에 의해 가상으로 구획된 영역까지 포함하여 이를 타원형으로 정의하기로 한다.However, as can be seen in FIG. 4A, the first dummy region 615a, the bonding region 615b, the bonding region 615b, and the second dummy region 615b are continuously formed, and thus the shape of the bonding region is Although not clearly shown as elliptical, in the present invention, as shown in Figure 4a, including the area virtually partitioned by the dotted line will be defined as an elliptical.

다음으로, 도 4b를 참조하면, 상기 본드 핑거(715)는 본딩영역(715b), 상기 본딩영역의 양측에 각각 형성된 제1더미영역(715a) 및 제2더미영역(715b)로 이루어져 있으며, 상기 본딩영역(715b)의 형상은 마름모형인 것을 특징으로 한다.Next, referring to FIG. 4B, the bond finger 715 includes a bonding region 715b, a first dummy region 715a and a second dummy region 715b formed at both sides of the bonding region, respectively. The shape of the bonding area 715b is characterized by a rhombus.

다만, 도 4b에서 알 수 있는 바와 같이, 제1더미영역(715a)과 본딩영역(715b), 본딩영역(715b)과 제2더미영역(715b)은 연속적으로 형성되어 있어, 본딩영역의 형상이 명확하게 마름모형인 것으로 나타나지는 않으나, 본 발명에서는 도 4b에 도시된 바와 같이, 점선에 의해 가상으로 구획된 영역까지 포함하여 이를 마름형으로 정의하기로 한다.However, as can be seen in FIG. 4B, the first dummy region 715a, the bonding region 715b, the bonding region 715b, and the second dummy region 715b are formed in succession to form a bonding region. Although not clearly shown as a rhombus, in the present invention, as shown in Figure 4b, including the region virtually partitioned by the dotted line will be defined as a rhombus.

다음으로, 도 4c를 참조하면, 상기 본드 핑거(815)는 본딩영역(815b), 상기 본딩영역의 양측에 각각 형성된 제1더미영역(815a) 및 제2더미영역(815b)로 이루어져 있으며, 상기 본딩영역(815b)의 형상은 직사각형인 것을 특징으로 한다.Next, referring to FIG. 4C, the bond finger 815 includes a bonding region 815b, a first dummy region 815a and a second dummy region 815b formed at both sides of the bonding region, respectively. The shape of the bonding area 815b is characterized by being rectangular.

다만, 도 4c에서 알 수 있는 바와 같이, 제1더미영역(815a)과 본딩영역(815b), 본딩영역(815b)과 제2더미영역(815b)은 연속적으로 형성되어 있어, 본딩영역의 형상이 명확하게 직사각형인 것으로 나타나지는 않으나, 본 발명에서는 도 4c에 도시된 바와 같이, 점선에 의해 가상으로 구획된 영역까지 포함하여 이를 직사각형으로 정의하기로 한다.However, as shown in FIG. 4C, the first dummy region 815a, the bonding region 815b, the bonding region 815b, and the second dummy region 815b are formed in succession, and thus the shape of the bonding region is Although not clearly shown as being rectangular, in the present invention, as shown in FIG. 4C, even a region virtually partitioned by a dotted line will be defined as a rectangle.

이때, 도 4a 내지 도 4c에서 상기 타원형, 마름모형, 직사각형의 본딩영역은 폭(W)보다 길이(L)가 더 큰 것을 특징으로 한다.At this time, the bonding area of the oval, rhombus, and rectangle in Figures 4a to 4c is characterized in that the length (L) is larger than the width (W).

즉, 와이어 셋-업시 본딩 포인트의 공정오차는 폭(W)방향보다는 길이(L)방향에서 발생하기 쉬운데, 본딩영역의 폭(W)보다 길이(L)를 더 크게 함으로써, 길이(L)방향에서 발생하기 쉬운 공정오차를 보상할 수 있다.That is, the process error of the bonding point during wire set-up is more likely to occur in the length (L) direction than in the width (W) direction. The length (L) direction is increased by making the length (L) larger than the width (W) of the bonding area. It is possible to compensate for process errors that are likely to occur.

예를 들어, 도 4a 내지 도 4c에 도시된 a영역부터 b영역까지 본딩 포인트를 형성할 수 있으므로, 길이(L)방향에서 발생하는 공정오차를 보상할 수 있다.For example, since the bonding point may be formed from the region a to the region b shown in FIGS. 4A to 4C, the process error occurring in the length L direction may be compensated.

이때, 도면에는 도시되지 않았으나, 상기 본딩영역의 형상은 삼각형, 오각형, 육각형 등의 다각형일 수 있으며, 본 발명에서 본딩영역의 형상을 한정하는 것은 아니다.In this case, although not shown in the drawings, the shape of the bonding region may be a polygon such as a triangle, a pentagon, a hexagon, and the like, but the shape of the bonding region is not limited thereto.

도 5a 및 도 5b는 본 발명에 따른 본드 핑거의 본딩영역의 형상을 나타내는 사진이다.5A and 5B are photographs showing the shape of the bonding region of the bond finger according to the present invention.

먼저, 도 5a를 참조하면, 본 발명의 제1실시예에서 상술한 바와 같이, 본드 핑거는 본딩영역, 상기 본딩영역의 양측에 각각 형성된 제1더미영역 및 제2더미영 역로 이루어져 있으며, 상기 본딩영역의 형상은 원형인 것을 알 수 있다.First, referring to FIG. 5A, as described above in the first embodiment of the present invention, a bond finger includes a bonding region, a first dummy region and a second dummy region respectively formed at both sides of the bonding region. It can be seen that the shape of the region is circular.

다음으로, 도 5b를 참조하면, 도 3a와 관련한 설명에서 상술한 바와 같이, 본드 핑거는 본딩영역, 상기 본딩영역의 양측에 각각 형성된 제1더미영역 및 제2더미영역로 이루어져 있으며, 상기 본딩영역의 형상은 정사각형인 것을 알 수 있다.Next, referring to FIG. 5B, as described above in connection with FIG. 3A, the bond finger includes a bonding region, a first dummy region and a second dummy region formed on both sides of the bonding region, respectively. It can be seen that the shape of is square.

하지만, 도 5b에 나타난 정사각형의 본딩영역은 모서리의 일부가 식각되어 있음을 알 수 있다.However, it can be seen that the square bonding region illustrated in FIG. 5B is partially etched.

즉, 인쇄회로기판의 제작공정 중 원자재를 패턴마스크를 통하여 식각하여 본드 핑거를 형성하는 공정에 있어서, 다각형 형상의 본딩영역을 제조하기 위한 패턴 마스크의 제작이 용이하지 않을 뿐만아니라, 식각공정시 모서리 부에 과식각이 발생하여 제조방법 상으로 다각형 형상의 본딩영역의 제작이 용이하지 않은 점이 있다.In other words, in the process of forming a bonded finger by etching raw materials through a pattern mask during the manufacturing process of the printed circuit board, not only is it not easy to manufacture a pattern mask for manufacturing a polygonal bonding region, but also a corner during the etching process. Overetching occurs in the part, which makes it difficult to manufacture a polygonal bonding area due to the manufacturing method.

따라서, 본 발명에서 본딩영역의 형상은 원형, 타원형 또는 다각형일 수 있으나, 제작의 용이성을 위하여 본딩영역의 형상은 원형 또는 타원형인 것이 더욱 바람직하다. Therefore, in the present invention, the shape of the bonding area may be circular, elliptical or polygonal, but for ease of manufacture, the shape of the bonding area is more preferably circular or oval.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.The present invention has been shown and described with reference to the preferred embodiments as described above, but is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.

도 1a는 일반적인 와이어 본딩 공정을 이용한 반도체 패키지를 도시하는 평면도,1A is a plan view showing a semiconductor package using a general wire bonding process;

도 1b는 도 1a의 I-I선에 따른 단면도,1B is a cross-sectional view taken along the line I-I of FIG. 1A;

도 2a는 본 발명의 제1실시예에 따른 와이어 본딩 공정을 이용한 반도체 패키지를 도시하는 평면도,2A is a plan view illustrating a semiconductor package using a wire bonding process according to a first embodiment of the present invention;

도 2b는 본 발명의 제2실시예에 따른 와이어 본딩 공정을 이용한 반도체 패키지를 도시하는 평면도,2B is a plan view illustrating a semiconductor package using a wire bonding process according to a second embodiment of the present invention;

도 3a 및 도 3b는 본 발명에 따른 본드 핑거의 본딩영역의 다른 형상을 나타내는 평면도,3A and 3B are plan views showing another shape of the bonding region of the bond finger according to the present invention;

도 4a 내지 도 4c는 본 발명에 따른 본드 핑거의 본딩영역의 또 다른 형상을 나타내는 평면도,4A to 4C are plan views showing still another shape of the bonding region of the bond finger according to the present invention;

도 5a 및 도 5b는 본 발명에 따른 본드 핑거의 본딩영역의 형상을 나타내는 사진이다.5A and 5B are photographs showing the shape of the bonding region of the bond finger according to the present invention.

<도면 주요부호에 대한 부호의 설명><Description of Symbols for Major Symbols in Drawings>

100 : 반도체 패키지 111 : 반도체 칩100 semiconductor package 111 semiconductor chip

112 : 기판 113 : 와이어112: substrate 113: wire

114 : 본딩 패드 116 : 본딩 포인트114: bonding pad 116: bonding point

115, 415, 515, 615, 715, 815 : 본드 핑거Bond Fingers: 115, 415, 515, 615, 715, 815

Claims (10)

기판;Board; 상기 기판 상에 배열되는 본드 핑거;Bond fingers arranged on the substrate; 상기 기판 상에 실장되며, 본딩 패드가 배열되는 반도체 칩; 및A semiconductor chip mounted on the substrate and having bonding pads arranged thereon; And 상기 본드 핑거와 상기 본딩 패드를 전기적으로 연결하는 와이어를 포함하고,A wire electrically connecting the bond finger and the bonding pad, 상기 본드 핑거는 본딩영역, 상기 본딩영역의 양측에 각각 형성된 제1더미영역 및 제2더미영역을 포함하며, 상기 본딩 영역의 폭은 상기 제1더미영역 또는 상기 제2더미영역의 폭보다 크게 형성되는 것을 특징으로 하는 반도체 패키지. The bond finger includes a bonding region, a first dummy region and a second pile region formed on both sides of the bonding region, and the width of the bonding region is greater than the width of the first pile region or the second pile region. A semiconductor package, characterized in that. 제 1 항에 있어서,The method of claim 1, 상기 본딩 영역은 와이어가 본딩되는 영역이고, 상기 제1더미영역 및 제2더미영역은 와이어가 본딩되지 않는 영역인 것을 특징으로 하는 반도체 패키지.The bonding region is a region in which wires are bonded, and the first and second dummy regions are regions in which the wires are not bonded. 제 1 항에 있어서,The method of claim 1, 상기 본드 핑거의 본딩영역은 일렬로 배열된 것을 특징으로 하는 반도체 패키지. And the bonding regions of the bond fingers are arranged in a line. 제 1 항에 있어서,The method of claim 1, 상기 본드 핑거의 본딩영역은 2열로 배열되며, 2n-1번째(단, n은 자연수)의 본드 핑거의 본딩영역이 상측에 일렬로 배열되는 경우 2n번째(단, n은 자연수)의 본드 핑거의 본딩영역은 하측에 일렬로 배열되고, 2n-1번째(단, n은 자연수)의 본드 핑거의 본딩영역이 하측에 일렬로 배열되는 경우 2n번째(단, n은 자연수)의 본드 핑거의 본딩영역은 상측에 일렬로 배열되는 것을 특징으로 하는 반도체 패키지.The bonding regions of the bond fingers are arranged in two rows, and when the bonding regions of the 2n-1 &lt; th &gt; (n is a natural number) are arranged in a row on the upper side, the bond fingers of the 2n &lt; th &gt; The bonding regions are arranged in a row on the lower side, and when the bonding regions of the 2n-1 &lt; th &gt; (where n is a natural number) are arranged in a row at the bottom, the bonding regions of the 2n &lt; th &gt; The semiconductor package, characterized in that arranged in a row on the upper side. 제 1 항에 있어서,The method of claim 1, 상기 본딩영역은 폭(W)보다 길이(L)가 더 큰 것을 특징으로 하는 반도체 패키지.The bonding region is a semiconductor package, characterized in that the length (L) is larger than the width (W). 제 1 항에 있어서,The method of claim 1, 상기 본딩영역의 형상은 원형, 정삼각형, 정사각형, 정오각형 및 정육각형 중 어느 하나인 것을 특징으로 하는 반도체 패키지.The shape of the bonding region is a semiconductor package, characterized in that any one of circular, equilateral triangle, square, regular pentagon and regular hexagon. 제 6 항에 있어서,The method of claim 6, 상기 본딩영역의 형상은 원형인 것을 특징으로 하는 반도체 패키지.The shape of the bonding region is a semiconductor package, characterized in that the circular. 제 1 항에 있어서,The method of claim 1, 상기 본딩영역의 형상은 타원형, 마름모형 및 직사각형 중 어느 하나인 것을 특징으로 하는 반도체 패키지.The shape of the bonding region is a semiconductor package, characterized in that any one of oval, rhombus and rectangle. 제 8 항에 있어서,The method of claim 8, 상기 타원형, 마름모형 및 직사각형 중 어느 하나의 본딩영역은 폭(W)보다 길이(L)가 더 큰 것을 특징으로 하는 반도체 패키지.The bonding region of any one of the oval, rhombus, and rectangle has a length (L) greater than the width (W). 제 8 항에 있어서,The method of claim 8, 상기 본딩영역의 형상은 타원형인 것을 특징으로 하는 반도체 패키지.The shape of the bonding region is a semiconductor package, characterized in that the oval.
KR1020090006291A 2009-01-23 2009-01-23 Semiconductor package KR20100086851A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090006291A KR20100086851A (en) 2009-01-23 2009-01-23 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090006291A KR20100086851A (en) 2009-01-23 2009-01-23 Semiconductor package

Publications (1)

Publication Number Publication Date
KR20100086851A true KR20100086851A (en) 2010-08-02

Family

ID=42753824

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090006291A KR20100086851A (en) 2009-01-23 2009-01-23 Semiconductor package

Country Status (1)

Country Link
KR (1) KR20100086851A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256174B2 (en) 2016-07-01 2019-04-09 Samsung Electronics Co., Ltd. Film type semiconductor package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256174B2 (en) 2016-07-01 2019-04-09 Samsung Electronics Co., Ltd. Film type semiconductor package

Similar Documents

Publication Publication Date Title
KR100411811B1 (en) Semiconductor package
KR101815754B1 (en) Semiconductor device
JP4703980B2 (en) Stacked ball grid array package and manufacturing method thereof
KR100813624B1 (en) Semiconductor package and method for manufacturing the same
KR20030018204A (en) Multi chip package having spacer
JP2002110898A (en) Semiconductor device
JP2015115558A (en) Semiconductor device
US20060220246A1 (en) Bump land structure of circuit substrate for semiconductor package
US20100283141A1 (en) Semiconductor chip package
JP7273654B2 (en) Semiconductor device, manufacturing method thereof, and electronic device
US7847414B2 (en) Chip package structure
KR20100086851A (en) Semiconductor package
US8389869B2 (en) Circuit board having pad and chip package structure thereof
KR100400826B1 (en) semiconductor package
JP3867796B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
US9368467B2 (en) Substrate structure and semiconductor package using the same
US8519522B2 (en) Semiconductor package
JP2005197538A (en) Semiconductor device
KR100779857B1 (en) a flexible printed circuit board having flip chip bonding domain aligned top layer bump and inner layer trace
KR20080001388A (en) Semiconductor package
KR100337455B1 (en) Semiconductor Package
CN219513089U (en) Chip package
KR101169688B1 (en) Semiconductor device and stacked semiconductor package
US11139228B2 (en) Semiconductor device
TWI447869B (en) Chip stacked package structure and applications thereof

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid