KR20100079016A - Method for preventing flake particle in semiconductor device - Google Patents

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Abstract

PURPOSE: A flake particle prevention method of the semiconductor device is that the separator film of the STI(Shallow Trench Isolation) structure is formed in the edge region of wafer. The lifting of the oxide film is prevented. CONSTITUTION: A trench(110) for the STI(Shallow Trench Isolation) is formed in the active area(AA) of the wafer(100) and boundary portion of the edge region. Sidewall is removed among the side wall of the trench the edge region. Oxide is evaporated in the trench. Oxide includes the deposited trench and the insulating layer is evaporated on the wafer front side. The trench is formed by using the reactive ion etching.

Description

반도체소자의 플레이크 파티클 방지 방법{method for preventing flake particle in semiconductor device}Method for preventing flake particles in semiconductor device

본 발명은 반도체 기술에 관한 것으로, 특히 반도체소자의 플레이크 파티클 방지 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly to a method for preventing flake particles of a semiconductor device.

고밀도 플래시 메모리에서 공정 진행 중의 파티클(particle)은 소자 수율에 직접적인 영향을 준다. In-process particles in high-density flash memory directly affect device yield.

특히, FEOL(front end of the line) 공정을 모두 진행한 후 BEOL(Back end of the line ) 공정에서의 파티클 발생은 소자 생산성 측면에서도 큰 손실이 아닐 수 없다. In particular, particle generation in the back end of the line (BEOL) process after all the front end of the line (FEOL) process is a great loss in terms of device productivity.

플레이크 파티클(Flake particle)은 BEOL 공정 진행 시에 발생하는 것으로, 근본적인 원인은 웨이퍼의 엣지(edge) 영역에서의 물질 간의 접합(adhesion)이 나쁘기 때문이다.Flake particles are generated during the BEOL process, and the root cause is bad adhesion between materials at the edge of the wafer.

도 1은 종래에 웨이퍼 엣지영역에서 발생되는 산화막 들뜸 현상을 나타낸 단면도이다.1 is a cross-sectional view illustrating a conventional oxide film lifting phenomenon generated in the wafer edge region.

도 1을 참조하면, 웨이퍼 엣지영역에서의 막층(stack) 구조는, 반도체기 판(10)과 반응하여 형성되는 살리사이드(salicide)(20)가 구비되고, 그 살리사이드(20) 상에 PMD(Pre metal dielectic)와 같은 산화막(30)이 증착된 구조이다. 그런데 열에 의한 스트레스를 받게 되면 살리사이드(20)와 산화막(30) 간에 접합이 나빠져서 산화막(30)이 뜨는 현상이 발생한다.Referring to FIG. 1, the stack structure of the wafer edge region includes a salicide 20 formed by reaction with the semiconductor substrate 10, and the PMD is formed on the salicide 20. An oxide film 30 such as (pre metal dielectic) is deposited. However, when the stress is caused by the heat, the bonding between the salicide 20 and the oxide film 30 is bad, causing the oxide film 30 to float.

더군다나 상기 산화막 들뜸 현상 이후에 다시 추가적인 스트레스를 받게 되면, 접합이 나쁜 산화막의 일부가 떨어져 나가게 된다. 그에 따라 떨어져 나간 부분이 메인 칩(main chip)에 파티클로 작용하여 소자 불량을 일으키는 문제가 있었다. Furthermore, if additional stress is applied again after the oxide film lifting phenomenon, a portion of the oxide film having a poor bonding is released. As a result, the separated part acts as a particle on the main chip, causing device defects.

본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, 웨이퍼 엣지영역에서 산화막 들뜸 현상에 의한 플레이크 파티클의 발생을 방지해주는 반도체소자의 플레이크 파티클 방지 방법을 제공하는 데 있다.Disclosure of Invention An object of the present invention is to provide a method for preventing flake particles of a semiconductor device which prevents the occurrence of flake particles due to oxide film lifting in the wafer edge region.

본 발명에 따른 반도체소자의 플레이크 파티클 방지 방법은, 웨이퍼의 액티브영역과 엣지영역의 경계 부위에 STI(Shallow Trench Isolation)를 위한 트렌치를 형성하는 단계와, 상기 트렌치의 양측벽 중에서 상기 엣지영역 방향으로 측벽을 제거하는 단계와, 상기 트렌치에 산화물을 증착하는 단계와, 상기 산화물이 증착된 트렌치를 포함하여 상기 웨이퍼 전면 상에 절연막을 증착하는 단계로 이루어지는 것이 특징이다.According to an aspect of the present invention, there is provided a method for preventing flake particles of a semiconductor device, the method including: forming a trench for shallow trench isolation (STI) at a boundary between an active region and an edge region of a wafer; Removing sidewalls, depositing an oxide in the trench, and depositing an insulating film on the entire surface of the wafer, including the oxide-deposited trench.

바람직하게, 상기 트렌치를 형성하는 단계는, 상기 트렌치를 반응성이온식각(RIE)을 이용하여 형성할 수 있다.Preferably, the forming of the trench may include forming the trench by using reactive ion etching (RIE).

바람직하게, 상기 엣지영역 방향으로 측벽을 제거하는 단계는, 상기 트렌치의 양측벽 중에서 상기 엣지영역 방향의 측벽으로 백사이드 건식식각(backside dry etch)을 진행하여 형성할 수 있다.Preferably, the removing of the sidewalls in the edge region direction may be performed by performing a backside dry etch from the sidewalls of the trench to the sidewalls of the edge region.

바람직하게, 상기 엣지영역 방향으로 측벽을 제거하는 단계 이후에 상기 엣지영역에서의 폴리머 제거를 위한 세정 공정을 진행하는 단계를 더 포함한다.The method may further include performing a cleaning process for removing the polymer from the edge region after removing the side wall toward the edge region.

바람직하게, 상기 트렌치에 산화물을 증착하는 단계 이후에 열처리를 진행하 는 단계를 더 포함할 수 있다.Preferably, the method may further include performing a heat treatment after depositing an oxide in the trench.

바람직하게, 상기 절연막을 형성하는 단계는, HDP USG(High Density Plasma Undopd Silicate Glass)를 상기 절연막으로 형성할 수있다.The forming of the insulating film may include forming HDP USG (High Density Plasma Undopd Silicate Glass) as the insulating film.

본 발명에 따르면, 웨이퍼의 엣지영역에 STI(Shallow Trench Isolation) 구조의 격리막을 형성하여 그 엣지영역의 기판에 살리사이드가 형성되는 것을 방지한다. 그로 인해, 그 엣지영역에서는 격리막의 매립물질과 이후 상부에 형성되는 산화막 간에 접합 불량이 발생되지 않아 산화막의 들뜸 현상이 해소된다.According to the present invention, an isolation film having a shallow trench isolation (STI) structure is formed in the edge region of the wafer to prevent the formation of salicide in the substrate of the edge region. Therefore, in the edge region, the bonding failure does not occur between the buried material of the isolation film and the oxide film formed on the upper portion, and the lifting phenomenon of the oxide film is eliminated.

결국, 웨이퍼의 엣지영역에서의 산화막 들뜸 현상이 발생되지 않으므로 플레이크 파티클이 절대 발생되지 않는다. 이는 소자 생산성 측면에서 큰 이점으로 작용하여 소자 수율 향상에 기여한다.As a result, the oxide film is not lifted up in the edge region of the wafer, so the flake particles are never generated. This is a great advantage in terms of device productivity, contributing to improved device yield.

본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the detailed description of the embodiments with reference to the accompanying drawings.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a configuration and an operation of an embodiment of the present invention will be described with reference to the accompanying drawings, and the configuration and operation of the present invention shown in and described by the drawings will be described as at least one embodiment, The technical idea of the present invention and its essential structure and action are not limited.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 플레이크 파티클 방지 방법에 대해 상세히 설명한다.Hereinafter, a method for preventing flake particles of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 플레이크 파티클이 발생되는 원인인 웨이퍼 엣지영역에서의 산화막 들뜸 현상을 방지하는 것이 핵심이다. 그 산화막 들뜸 현상은 웨이퍼 상부에 살리사이드가 형성됨에 따라 발생되는 것이며, 특히 살리사이드와 후속하여 형성되는 산화막 간의 접합 특성이 외부 요인에 의한 스트레스가 가해짐에 따라 나빠져서 발생되는 것이므로, 본 발명에서는 엣지영역에서 웨이퍼에 살리사이드가 형성되는 것을 미리 방지하여 결과적으로 플레이크 파티클 발생을 방지한다. 이하에서는 살리사이드가 형성되는 미리 방지하기 위한 형성 공정을 설명한다.In the present invention, it is essential to prevent oxide film lift-up in the wafer edge region where flake particles are generated. The oxide film lifting phenomenon occurs when salicide is formed on the wafer, and in particular, the bonding property between the salicide and the subsequently formed oxide film is deteriorated due to stress caused by external factors. The formation of salicide on the wafer in the region is prevented in advance, resulting in flake particle generation. Hereinafter, the formation process for preventing the salicide is formed in advance will be described.

도 2a 내지 2c는 본 발명에서 웨이퍼 엣지영역에서의 플레이크 파티클 발생을 방지하기 위한 형성 공정을 나타낸 공정단면도들로써, 본 발명에 따른 반도체 소자는 플래시 메모리일 수 있다.2A to 2C are process cross-sectional views illustrating a forming process for preventing flake particle generation in a wafer edge area in the present invention, wherein the semiconductor device according to the present invention may be a flash memory.

도 2a를 참조하면, 웨이퍼(100)의 액티브영역(AA)과 웨이퍼 엣지영역(Wafer Edge)의 경계 부위(B)에 STI(Shallow Trench Isolation)를 위한 트렌치(110)를 형성한다. 상기 트렌치(110)는 웨이퍼(100)에 대한 반응성이온식각(RIE: Reactive Ion Etch)을 이용하여 형성한다.Referring to FIG. 2A, a trench 110 for shallow trench isolation (STI) is formed at a boundary portion B between an active region AA and a wafer edge region of the wafer 100. The trench 110 is formed using Reactive Ion Etch (RIE) on the wafer 100.

상기와 같이 엣지영역에 트렌치(110)를 형성하기 위한 RIE 이후에도 웨이퍼(100)의 엣지영역에는 액티브영역이 존재하므로 이후에는 트렌치(110)의 양측벽 중에서 엣지영역 방향으로 측벽을 제거하여 엣지방향으로 개방된 트렌치(110a)를 형성한다.Since the active region exists in the edge region of the wafer 100 even after the RIE for forming the trench 110 in the edge region as described above, the sidewalls are removed from both side walls of the trench 110 in the edge region direction and then in the edge direction. Open trench 110a is formed.

상세하게, 도 2b에 도시된 바와 같이, 트렌치(110)의 양측벽 중에서 엣지영역 방향의 측벽으로 백사이드 건식식각(backside dry etch)을 진행하여 엣지영역 방향으로 개방된 트렌치(110a)를 형성한다.In detail, as shown in FIG. 2B, a backside dry etch is performed to the sidewalls in the edge region direction from both sidewalls of the trench 110 to form the trench 110a open in the edge region direction.

한편, 엣지영역 방향으로 측벽을 제거하기 위한 백사이드 건식식각(backside dry etch) 이후에는 엣지영역에서의 폴리머 제거를 위한 세정 공정을 진행할 수 있다.Meanwhile, after a backside dry etch for removing sidewalls in the direction of the edge region, a cleaning process for removing the polymer in the edge region may be performed.

이어, 도 2c에 도시된 바와 같이, 엣지영역 방향으로 개방된 트렌치(110a)에 산화물을 증착하여 STI(120)를 형성하며, 그 산화물 증착 이후에 열처리로써 경화시키는 공정을 진행한다. 상기 열처리 시에는 N2를 사용하여 진행한다. 상기 STI(120)를 형성하기 위해 증착되는 산화물로는 TEOS(Tetra Ethyl Ortho Sillicate)가 있다. 특히, STI(120)를 산화물로 형성함으로써 웨이퍼(100)의 엣지영역에서 살리사이드가 형성될 수 없다.Subsequently, as illustrated in FIG. 2C, an oxide is deposited in the trench 110a open in the edge region to form the STI 120, and the oxide is hardened by heat treatment after deposition. In the heat treatment, N 2 is used. An oxide deposited to form the STI 120 is TEOS (Tetra Ethyl Ortho Sillicate). In particular, salicide may not be formed in the edge region of the wafer 100 by forming the STI 120 with an oxide.

이어, 산화물이 증착된 트렌치(110a) 즉, STI(120)를 포함하여 웨이퍼(100) 전면 상에 절연막(130)을 증착한다. 여기서, 절연막(130)은 PMD(Pre Metal Dielectric)에 해당하는 것으로, HDP USG(High Density Plasma Undopd Silicate Glass)를 절연막(130)으로 증착하는 것이 바람직하다. 그밖에 절연막(130)으로써 PSG(Phosphorus Silicate Glass), BPSG(Boro-Phosphorus Silicate Glass) 또는 USG(undoped silicate glass) 등의 산화막 계열의 막이 사용될 수도 있다.Subsequently, the insulating layer 130 is deposited on the entire surface of the wafer 100 including the trench 110a in which the oxide is deposited, that is, the STI 120. Here, the insulating layer 130 corresponds to a PMD (Pre Metal Dielectric), and it is preferable to deposit HDP USG (High Density Plasma Undopd Silicate Glass) onto the insulating layer 130. In addition, as the insulating film 130, an oxide-based film such as PSG (Phosphorus Silicate Glass), BPSG (Boro-Phosphorus Silicate Glass), or USG (undoped silicate glass) may be used.

그에 따라, 절연막(130)과 STI(120)에 매립된 산화물 간의 접합이 양호해져서 들뜸 현상이 발생하지 않는다. As a result, the bonding between the insulating layer 130 and the oxide embedded in the STI 120 becomes good, so that no floating phenomenon occurs.

지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하 는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. While the preferred embodiments of the present invention have been described so far, those skilled in the art may implement the present invention in a modified form without departing from the essential characteristics of the present invention.

그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.Therefore, the embodiments of the present invention described herein are to be considered in descriptive sense only and not for purposes of limitation, and the scope of the present invention is shown in the appended claims rather than the foregoing description, and all differences within the scope are equivalent to Should be interpreted as being included in.

도 1은 종래에 웨이퍼 엣지영역에서 발생되는 산화막 들뜸 현상을 나타낸 단면도.1 is a cross-sectional view illustrating a conventional oxide film lifting phenomenon generated in the wafer edge region.

도 2a 내지 2c는 본 발명에서 웨이퍼 엣지영역에서의 플레이크 파티클 발생을 방지하기 위한 형성 공정을 나타낸 공정단면도들.2A through 2C are cross-sectional views illustrating a forming process for preventing flake particle generation in a wafer edge area in the present invention.

Claims (6)

웨이퍼의 액티브영역과 엣지영역의 경계 부위에 STI(Shallow Trench Isolation)를 위한 트렌치를 형성하는 단계;Forming a trench for shallow trench isolation (STI) at a boundary between an active region and an edge region of the wafer; 상기 트렌치의 양측벽 중에서 상기 엣지영역 방향으로 측벽을 제거하는 단계;Removing sidewalls from both sidewalls of the trench in the direction of the edge region; 상기 트렌치에 산화물을 증착하는 단계;Depositing an oxide in the trench; 상기 산화물이 증착된 트렌치를 포함하여 상기 웨이퍼 전면 상에 절연막을 증착하는 단계로 이루어지는 것을 특징으로 하는 반도체소자의 플레이크 파티클 방지 방법.And depositing an insulating film on the entire surface of the wafer, including the trench on which the oxide is deposited. 제 1 항에 있어서, 상기 트렌치를 형성하는 단계는,The method of claim 1, wherein the forming of the trench comprises: 상기 트렌치를 반응성이온식각(RIE)을 이용하여 형성하는 것을 특징으로 하는 반도체소자의 플레이크 파티클 방지 방법.And forming the trench using reactive ion etching (RIE). 제 1 항에 있어서, 상기 엣지영역 방향으로 측벽을 제거하는 단계는, The method of claim 1, wherein the removing of the sidewalls in the edge area direction comprises: 상기 트렌치의 양측벽 중에서 상기 엣지영역 방향의 측벽으로 백사이드 건식식각(backside dry etch)을 진행하여 형성하는 것을 특징으로 하는 반도체소자의 플레이크 파티클 방지 방법.And forming a backside dry etch from sidewalls of the trench to sidewalls in the edge region direction. 제 1 항에 있어서, 상기 엣지영역 방향으로 측벽을 제거하는 단계 이후에 상기 엣지영역에서의 폴리머 제거를 위한 세정 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 플레이크 파티클 방지 방법.The method of claim 1, further comprising performing a cleaning process for removing the polymer from the edge region after removing the sidewalls in the edge region direction. 제 1 항에 있어서, 상기 트렌치에 산화물을 증착하는 단계 이후에 열처리를 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 플레이크 파티클 방지 방법.The method of claim 1, further comprising performing a heat treatment after depositing an oxide in the trench. 제 1 항에 있어서, 상기 절연막을 형성하는 단계는,The method of claim 1, wherein the forming of the insulating layer comprises: HDP USG(High Density Plasma Undopd Silicate Glass)를 상기 절연막으로 형성하는 것을 특징으로 하는 반도체소자의 플레이크 파티클 방지 방법.A method for preventing flake particles of a semiconductor device, comprising forming HDP USG (High Density Plasma Undopd Silicate Glass) as the insulating film.
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