KR20100078114A - Mathod of fabricating flash memory device - Google Patents

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이춘호
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Abstract

PURPOSE: A method for manufacturing a flash memory device is provided to improve the reliability of a memory device by uniformly securing the resistor of a word line. CONSTITUTION: A tunnel oxide film and a first poly silicon pattern are formed on a semiconductor substrate. A dielectric film and a second poly silicon layer are formed on the front side of the semiconductor substrate. A second poly silicon pattern(55), a first dielectric film pattern, a third poly silicon pattern, and a first tunnel oxide film pattern(16) are formed by a first etching process. A first impurity region(101) is formed on the exposed semiconductor substrate by removing a device isolation film formed on the expose semiconductor substrate and performing a first ion implantation process. A memory gate comprised of a fifth poly silicon pattern, a second dielectric film pattern, a fourth poly silicon pattern, and a second tunnel oxide film pattern is formed by a second etching process.

Description

플래시 메모리 소자의 제조 방법{Mathod of fabricating flash memory device}Manufacturing method of flash memory device {Mathod of fabricating flash memory device}

실시예는 플래시 메모리 소자의 제조 방법에 관한 것이다.An embodiment relates to a method of manufacturing a flash memory device.

플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다. The flash memory device is a nonvolatile storage medium in which stored data is not damaged even when the power is turned off. However, the flash memory device has a relatively high processing speed for writing, reading, and deleting data.

이에 따라, 플래시 메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.Accordingly, flash memory devices are widely used for data storage of bios, set-top boxes, printers, network servers, and the like of PCs, and are recently used in digital cameras and mobile phones.

플래시 메모리 소자에 있어서, 플로팅 게이트(floating gate)를 사용하는 스택 게이트 타입(stack gate type)과 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이용한 반도체 소자가 사용되고 있다.In flash memory devices, a stack gate type using a floating gate and a semiconductor device using a silicon-oxide-nitride-oxide-silicon (SONOS) structure are used.

플로팅 게이트를 사용하는 스택 게이트 타입의 플래시 메모리 소자 제조시, 제어게이트와 플로팅 게이트를 포함하는 메모리 게이트를 형성한 뒤, 공통 소스라인 형성을 위해, 소자분리막에 매립된 절연물질을 제거하는 추가적인 식각 공정이 진행된다.When manufacturing a stack gate type flash memory device using a floating gate, an additional etching process of forming a memory gate including a control gate and a floating gate and then removing an insulating material embedded in the device isolation layer to form a common source line is performed. This is going on.

이때, 소자분리막에 매립된 절연물질을 제거하기 위한 식각공정시, 제어게이트의 숄더(shoulder) 부분에도 식각공정이 진행되어, 상기 제어게이트의 모양이 변화될 수 있다.At this time, during the etching process for removing the insulating material embedded in the device isolation layer, the etching process is also performed on the shoulder portion of the control gate, the shape of the control gate may be changed.

상기 제어게이트의 모양이 변화된 상태에서 샐리사이드(salicide) 공정을 진행하면, 불균일한 실리사이드(silicide)층이 형성되어, 워드라인의 저항이 증가하게 된다.When the salicide process is performed while the shape of the control gate is changed, an uneven silicide layer is formed, thereby increasing the resistance of the word line.

실시예는 제어게이트의 모양을 변화되지 않게하여 워드라인의 저항을 균일하게 함으로써, 메모리 소자의 신뢰성을 향상시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.The embodiment provides a method of manufacturing a flash memory device capable of improving the reliability of a memory device by making the resistance of the word line uniform by not changing the shape of the control gate.

실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판에 소자분리막을 형성하여 활성영역(active area)을 정의하고, 상기 반도체 기판 상에 터널 산화막 및 제1폴리실리콘 패턴을 형성하는 단계; 상기 제1폴리실리콘 패턴이 형성된 상기 반도체 기판의 전면에 유전체막 및 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막, 유전체막, 제1폴리실리콘 패턴 및 터널 산화막에 제1식각공정을 진행하여, 상기 반도체 기판의 공통소스라인 영역이 노출된 제2폴리실리콘 패턴, 제1유전체막 패턴, 제3폴리실리콘 패턴 및 제1터널 산화막 패턴을 형성하는 단계; 노출된 상기 반도체 기판에 형성된 소자분리막을 제거하고, 제1이온주입 공정을 진행하여 노출된 상기 반도체 기판에 제1불순물 영역을 형성하는 단계; 및 상기 제2폴리실리콘 패턴, 유전체막 패턴, 제3폴리실리콘 패턴 및 터널 산화막 패턴에 제2식각공정을 진행하여, 제5폴리실리콘 패턴, 제2유전체막 패턴, 제4폴리실리콘 패턴 및 제2터널 산화막 패턴으로 이루어진 메모리 게이트를 형성하는 단계를 포함한다.A method of manufacturing a flash memory device according to an embodiment may include forming an isolation layer on a semiconductor substrate to define an active area, and forming a tunnel oxide layer and a first polysilicon pattern on the semiconductor substrate; Forming a dielectric film and a second polysilicon film on an entire surface of the semiconductor substrate on which the first polysilicon pattern is formed; Performing a first etching process on the second polysilicon layer, the dielectric layer, the first polysilicon pattern, and the tunnel oxide layer to expose a common source line region of the semiconductor substrate; Forming a third polysilicon pattern and a first tunnel oxide layer pattern; Removing the device isolation layer formed on the exposed semiconductor substrate and performing a first ion implantation process to form a first impurity region on the exposed semiconductor substrate; And performing a second etching process on the second polysilicon pattern, the dielectric film pattern, the third polysilicon pattern, and the tunnel oxide film pattern to form a fifth polysilicon pattern, a second dielectric film pattern, a fourth polysilicon pattern, and a second polysilicon pattern. Forming a memory gate formed of a tunnel oxide layer pattern.

실시예에 따른 플래시 메모리 소자의 제조 방법은 공통 소스라인 형성을 위 한 불순물 영역을 제어게이트 패터닝과 동시에 형성하여, 워드라인인 제어게이트의 숄더(shoulder) 부분에서의 모양이 변화되는 것을 방지할 수 있다.In the method of manufacturing a flash memory device according to the embodiment, an impurity region for forming a common source line is formed at the same time as the control gate patterning, thereby preventing the shape of the shoulder portion of the control gate which is a word line from being changed. have.

따라서, 안정적인 워드라인의 저항을 확보할 수 있다.Therefore, stable word line resistance can be ensured.

이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, embodiments will be described with reference to the accompanying drawings.

본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of an embodiment according to the present invention, each layer (film), region, pattern or structure may be "on" or "under" the substrate, each layer (film), region, pad or pattern. "On" and "under" include both "directly" or "indirectly" formed through another layer, as described in do. Also, the criteria for top, bottom, or bottom of each layer will be described with reference to the drawings.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.In the drawings, the thickness or size of each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description. In addition, the size of each component does not necessarily reflect the actual size.

이하, 도 1 내지 도 7을 참조로 하여, 실시예에 따른 플래시 메모리 소자의 제조 공정을 설명한다.Hereinafter, a manufacturing process of a flash memory device according to an embodiment will be described with reference to FIGS. 1 to 7.

도 1 내지 도 7은 실시예에 따른 플래시 메모리 소자의 제조 공정을 도시한 평면도 및 측단면도이다.1 to 7 are plan and side cross-sectional views illustrating a manufacturing process of a flash memory device according to an embodiment.

우선, 도 1a 내지 도 1c에 도시된 바와 같이, 반도체 기판(10)에 소자분리막(5)을 형성한다.First, as shown in FIGS. 1A to 1C, the device isolation film 5 is formed on the semiconductor substrate 10.

도 1b와 도 1c는 도 1a의 A-A', B-B'의 측단면도를 도시한 것이다.1B and 1C show side cross-sectional views of A-A 'and B-B' of FIG. 1A.

상기 소자분리막(5)은 상기 반도체 기판(10)에 트렌치를 형성한 후, 절연물질을 매립하여 형성할 수 있다.The device isolation layer 5 may be formed by forming a trench in the semiconductor substrate 10 and then filling an insulating material.

그리고, 도 2a 내지 도 2c에 도시된 바와 같이, 상기 소자분리막(5)이 형성된 상기 반도체 기판(10) 상에 터널 산화막(15) 및 제1폴리실리콘막(20)을 형성한다.2A to 2C, a tunnel oxide film 15 and a first polysilicon film 20 are formed on the semiconductor substrate 10 on which the device isolation film 5 is formed.

도 2b와 도 2c는 도 2a의 A-A', B-B'의 측단면도를 도시한 것이다.2B and 2C show side cross-sectional views of A-A 'and B-B' of FIG. 2A.

상기 제1폴리실리콘막(20)은 이후 플로팅 게이트가 될 수 있다.The first polysilicon layer 20 may then be a floating gate.

이어서, 도 3a 내지 도 3c에 도시된 바와 같이, 상기 제1폴리실리콘막(20)에 제1식각공정을 진행하여, 상기 활성영역 상에 제1폴리실리콘 패턴(25)을 형성한다.3A to 3C, a first etching process is performed on the first polysilicon layer 20 to form a first polysilicon pattern 25 on the active region.

도 3b와 도 3c는 도 3a의 A-A', B-B'의 측단면도를 도시한 것이다.3B and 3C show side cross-sectional views of A-A 'and B-B' of FIG. 3A.

상기 제1폴리실리콘 패턴(25)은 상기 반도체 기판(10)의 활성영역 상에만 형성되도록 패터닝될 수 있다.The first polysilicon pattern 25 may be patterned to be formed only on an active region of the semiconductor substrate 10.

그리고, 도 4a 내지 도 4c에 도시된 바와 같이, 상기 제1폴리실리콘 패턴(25)이 형성된 상기 반도체 기판(10)의 전면에 유전체막(45) 및 제2폴리실리콘막(50)을 형성한다.4A to 4C, a dielectric film 45 and a second polysilicon film 50 are formed on the entire surface of the semiconductor substrate 10 on which the first polysilicon pattern 25 is formed. .

도 4b와 도 4c는 도 4a의 A-A', B-B'의 측단면도를 도시한 것이다.4B and 4C show side cross-sectional views of A-A 'and B-B' of FIG. 4A.

상기 유전체막(45)은 ONO(Oxide-Nitride-Oxide)막으로 형성될 수 있으며, 이후 제어게이트와 플로팅 게이트를 절연시키는 역할을 할 수 있다.The dielectric layer 45 may be formed of an oxide-nitride-oxide (ONO) layer, and then may insulate the control gate and the floating gate.

이어서, 도 5a 내지 도 5e에 도시된 바와 같이, 상기 제2폴리실리콘막(50), 유전체막(45) 및 제1폴리실리콘 패턴(25)에 제2식각공정을 진행하여, 제2폴리실리콘 패턴(55), 제1유전체막 패턴(46), 제3폴리실리콘 패턴(26) 및 제1터널산화막 패턴(16)을 형성하고, 상기 소자분리막(5) 내부의 절연물질도 제거한다.Subsequently, as shown in FIGS. 5A to 5E, a second etching process is performed on the second polysilicon film 50, the dielectric film 45, and the first polysilicon pattern 25 to form a second polysilicon. The pattern 55, the first dielectric layer pattern 46, the third polysilicon pattern 26, and the first tunnel oxide layer pattern 16 are formed, and the insulating material in the device isolation layer 5 is also removed.

도 5b 내지 도 5e는 도 5a의 A-A', B-B', C-C', D-D'의 측단면도를 도시한 것이다.5B to 5E show side cross-sectional views of A-A ', B-B', C-C ', and D-D' of FIG. 5A.

상기 제2식각공정은 상기 제2폴리실리콘막(50) 상에 제1포토레지스트 패턴(1)을 형성한 후, 이방성 식각공정으로 진행된다.In the second etching process, the first photoresist pattern 1 is formed on the second polysilicon layer 50, and then the anisotropic etching process is performed.

상기 제2식각공정으로 형성된 상기 제2폴리실리콘 패턴(55), 제1유전체막 패턴(46), 제3폴리실리콘 패턴(26) 및 제1터널산화막 패턴(16)은 상기 반도체 기판(10)의 공통 소스라인(common source line) 영역(150)이 노출되도록 형성된다.The second polysilicon pattern 55, the first dielectric layer pattern 46, the third polysilicon pattern 26, and the first tunnel oxide layer pattern 16 formed by the second etching process may be formed on the semiconductor substrate 10. The common source line region 150 of is formed to be exposed.

노출된 상기 공통 소스라인 영역(150)은 상기 소자분리막(5)과 교차하도록 형성되어, 상기 소자분리막(5)의 일부도 노출된다.The exposed common source line region 150 is formed to intersect the device isolation layer 5 so that a portion of the device isolation layer 5 is also exposed.

또한, 상기 제1포토레지스트 패턴(1)을 마스크로 상기 제2식각공정 진행시, 상기 공통 소스라인 영역(150)의 노출된 상기 소자분리막(5) 내부의 절연물질도 함께 식각되어, 상기 공통 소스라인 영역(150)의 상기 반도체 기판(10)에는 트렌치(7)가 노출된다.In addition, when the second etching process is performed using the first photoresist pattern 1 as a mask, an insulating material in the exposed device isolation layer 5 of the common source line region 150 is also etched to form the common material. The trench 7 is exposed in the semiconductor substrate 10 of the source line region 150.

그리고, 도 6a 내지 도 6c에 도시된 바와 같이, 상기 제1포토레지스트 패턴(1)을 마스크로 제1이온주입공정을 진행하여, 노출된 상기 반도체 기판(10)에 제1불순물 영역(101)을 형성한다.6A through 6C, a first ion implantation process is performed using the first photoresist pattern 1 as a mask, and a first impurity region 101 is exposed on the exposed semiconductor substrate 10. To form.

도 6b와 도 6c는 도 6a의 C-C', D-D'의 측단면도를 도시한 것이며, 도 6a인 평면도에는 상기 제1포토레지스트 패턴(1)은 도시하지 않았다.6B and 6C show side cross-sectional views of C-C 'and D-D' of FIG. 6A, and the first photoresist pattern 1 is not shown in the plan view of FIG. 6A.

도 6b에 도시된 바와 같이, 상기 제2폴리실리콘 패턴(55), 제1유전체막 패턴(46), 제3폴리실리콘 패턴(26) 및 제1터널산화막 패턴(16) 사이의 상기 반도체 기판(10)에는 상기 제1불순물 영역(101)이 형성된다.As illustrated in FIG. 6B, the semiconductor substrate between the second polysilicon pattern 55, the first dielectric layer pattern 46, the third polysilicon pattern 26, and the first tunnel oxide layer pattern 16 may be formed. 10, the first impurity region 101 is formed.

상기 제1불순물 영역(101)은 공통 소스라인이 될 수 있다.The first impurity region 101 may be a common source line.

상기 제2식각공정으로 상기 제2폴리실리콘 패턴(55)을 형성한 후, 공통 소스라인인 상기 제1불순물 영역(101) 형성 공정이 바로 진행되어, 이후 형성되는 제어게이트의 모양이 변화되지 않는다.After the second polysilicon pattern 55 is formed by the second etching process, the process of forming the first impurity region 101, which is a common source line, is directly performed, and the shape of the control gate formed thereafter is not changed. .

이때, 상기 제1불순물 영역(101)은 상기 소자분리막(5)과 교차되는 방향으로 상기 반도체 기판(10)에서 연결되도록 형성된다.In this case, the first impurity region 101 is formed to be connected to the semiconductor substrate 10 in a direction crossing the device isolation layer 5.

즉, 도 6c에 도시된 바와 같이, 상기 반도체 기판(10)의 노출된 상기 트렌치(7) 내부에도 상기 제1이온주입 공정이 진행되어, 상기 제1불순물 영역(101)은 상기 소자분리막(5)과 교차되는 방향으로 연결될 수 있다.That is, as shown in FIG. 6C, the first ion implantation process is also performed in the exposed trench 7 of the semiconductor substrate 10, so that the first impurity region 101 is formed in the device isolation layer 5. ) May be connected in a direction crossing the.

따라서, 이후 공통 소스라인 컨택을 형성할 때, 상기 제1불순물 영역(101)에는 하나의 컨택만 형성하여도, 소스라인은 동시에 전압이 인가될 수 있다.Therefore, when forming a common source line contact thereafter, even if only one contact is formed in the first impurity region 101, the source line may be simultaneously applied with voltage.

그리고, 상기 제1포토레지스트 패턴(1)을 제거할 수 있다.In addition, the first photoresist pattern 1 may be removed.

이어서, 도 7a 내지 도 7c에 도시된 바와 같이, 상기 제2폴리실리콘 패턴(55), 제1유전체막 패턴(46), 제3폴리실리콘 패턴(26) 및 제1터널산화막 패턴(16)에 제3식각공정을 진행하여, 상기 반도체 기판(10) 상에 제5폴리실리콘 패턴(57), 제2유전체막 패턴(47), 제4폴리실리콘 패턴(27) 및 제2터널산화막 패 턴(17)으로 이루어진 메모리 게이트(70)를 형성한다.7A to 7C, the second polysilicon pattern 55, the first dielectric layer pattern 46, the third polysilicon pattern 26, and the first tunnel oxide layer pattern 16 may be formed on the second polysilicon pattern 55. In a third etching process, a fifth polysilicon pattern 57, a second dielectric layer pattern 47, a fourth polysilicon pattern 27, and a second tunnel oxide layer pattern may be formed on the semiconductor substrate 10. A memory gate 70 made of 17 is formed.

도 7b와 도 7c는 도 7a의 C-C', D-D'의 측단면도를 도시한 것이며, 도 7a인 평면도에는 제2포토레지스트 패턴(2)은 도시하지 않았다.7B and 7C show side cross-sectional views of C-C 'and D-D' of FIG. 7A, and the second photoresist pattern 2 is not shown in the plan view of FIG. 7A.

상기 제3식각공정은 상기 공통 소스라인 영역(150)을 모두 덮고, 상기 제2폴리실리콘 패턴(55)의 일부를 덮는 제2포토레지스트 패턴(2)을 형성하여 진행될 수 있다.The third etching process may be performed by forming the second photoresist pattern 2 covering all of the common source line region 150 and covering a portion of the second polysilicon pattern 55.

이때, 상기 제2포토레지스트 패턴(2)을 마스크로 상기 제3식각공정을 진행하여 형성된 상기 제5폴리실리콘 패턴(57)은 제어게이트(control gate)가 될 수 있으며, 상기 제4폴리실리콘 패턴(27)은 플로팅 게이트(floating gate)가 될 수 있다.In this case, the fifth polysilicon pattern 57 formed by performing the third etching process using the second photoresist pattern 2 as a mask may be a control gate, and the fourth polysilicon pattern Reference numeral 27 may be a floating gate.

그리고, 상기 제3식각공정으로 상기 메모리 게이트(70)가 형성된 후, 상기 제2포토레지스트 패턴(2)을 마스크로 제2이온주입 공정을 진행하여, 드레인 영역(160)의 활성영역에 제2불순물 영역(102)을 형성한다.After the memory gate 70 is formed by the third etching process, a second ion implantation process is performed using the second photoresist pattern 2 as a mask to form a second region in the active region of the drain region 160. The impurity region 102 is formed.

그리고, 상기 제2포토레지스트 패턴(2)은 제거될 수 있다.In addition, the second photoresist pattern 2 may be removed.

상기 제2포토레지스트 패턴(2)이 제거되면, 상기 공통 소스라인 영역(150)의 상기 트렌치(7)에는 상기 제2식각공정으로 절연물질이 제거되었기 때문에, 소자분리막이 형성되지 않는다.When the second photoresist pattern 2 is removed, the isolation layer is not formed in the trench 7 of the common source line region 150 by the second etching process.

그러나, 도면에는 도시되지 않았지만, 상기 메모리 게이트(70)의 측벽에 스페이서(미도시)를 더 형성할 수 있으며, 상기 스페이서 형성시 사용되는 산화막과 질화막에 의해 상기 트렌치(7)는 매립될 수 있다.However, although not shown, a spacer (not shown) may be further formed on the sidewall of the memory gate 70, and the trench 7 may be filled by an oxide film and a nitride film used to form the spacer. .

또한, 상기 메모리 게이트(70), 제1불순물 영역(101) 및 제2불순물 영 역(102)에 실리사이드(silicide)층을 형성하기 위한 샐리사이드(salicide) 공정이 추가로 진행될 수 있다.In addition, a salicide process may be further performed to form a silicide layer in the memory gate 70, the first impurity region 101, and the second impurity region 102.

이상에서 설명한 바와 같이, 실시예에 따른 플래시 메모리 소자의 제조 방법은 공통 소스라인 형성을 위한 불순물 영역을 제어게이트 패터닝과 동시에 형성하여, 워드라인인 제어게이트의 숄더(shoulder) 부분에서의 모양이 변화되는 것을 방지할 수 있다.As described above, in the method of manufacturing the flash memory device according to the embodiment, the impurity region for forming the common source line is formed simultaneously with the control gate patterning so that the shape of the shoulder portion of the control gate, which is a word line, is changed. Can be prevented.

따라서, 안정적인 워드라인의 저항을 확보할 수 있다.Therefore, stable word line resistance can be ensured.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although described above with reference to the embodiment is only an example and is not intended to limit the invention, those of ordinary skill in the art to which the present invention does not exemplify the above within the scope not departing from the essential characteristics of this embodiment It will be appreciated that many variations and applications are possible. For example, each component specifically shown in the embodiment can be modified. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

도 1 내지 도 5는 실시예에 따른 플래시 메모리 소자의 제조 공정을 도시한 평면도 및 측단면도이다.1 to 5 are plan and side cross-sectional views illustrating a manufacturing process of a flash memory device according to an embodiment.

Claims (8)

반도체 기판에 소자분리막을 형성하여 활성영역(active area)을 정의하고, 상기 반도체 기판 상에 터널 산화막 및 제1폴리실리콘 패턴을 형성하는 단계;Forming an isolation region on a semiconductor substrate to define an active area, and forming a tunnel oxide layer and a first polysilicon pattern on the semiconductor substrate; 상기 제1폴리실리콘 패턴이 형성된 상기 반도체 기판의 전면에 유전체막 및 제2폴리실리콘막을 형성하는 단계;Forming a dielectric film and a second polysilicon film on an entire surface of the semiconductor substrate on which the first polysilicon pattern is formed; 상기 제2폴리실리콘막, 유전체막, 제1폴리실리콘 패턴 및 터널 산화막에 제1식각공정을 진행하여, 상기 반도체 기판의 공통소스라인 영역이 노출된 제2폴리실리콘 패턴, 제1유전체막 패턴, 제3폴리실리콘 패턴 및 제1터널 산화막 패턴을 형성하는 단계;Performing a first etching process on the second polysilicon layer, the dielectric layer, the first polysilicon pattern, and the tunnel oxide layer to expose a common source line region of the semiconductor substrate; Forming a third polysilicon pattern and a first tunnel oxide layer pattern; 노출된 상기 반도체 기판에 형성된 소자분리막을 제거하고, 제1이온주입 공정을 진행하여 노출된 상기 반도체 기판에 제1불순물 영역을 형성하는 단계; 및Removing the device isolation layer formed on the exposed semiconductor substrate and performing a first ion implantation process to form a first impurity region on the exposed semiconductor substrate; And 상기 제2폴리실리콘 패턴, 유전체막 패턴, 제3폴리실리콘 패턴 및 터널 산화막 패턴에 제2식각공정을 진행하여, 제5폴리실리콘 패턴, 제2유전체막 패턴, 제4폴리실리콘 패턴 및 제2터널 산화막 패턴으로 이루어진 메모리 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.A second etching process is performed on the second polysilicon pattern, the dielectric layer pattern, the third polysilicon pattern, and the tunnel oxide layer pattern to form a fifth polysilicon pattern, a second dielectric layer pattern, a fourth polysilicon pattern, and a second tunnel. A method of manufacturing a flash memory device comprising forming a memory gate formed of an oxide film pattern. 제 1항에 있어서,The method of claim 1, 상기 반도체 기판의 공통소스라인 영역이 노출된 제2폴리실리콘 패턴, 제1유전체막 패턴, 제3폴리실리콘 패턴 및 제1터널 산화막 패턴을 형성하는 단계는,The forming of the second polysilicon pattern, the first dielectric layer pattern, the third polysilicon pattern, and the first tunnel oxide layer pattern exposing the common source line region of the semiconductor substrate may include: 상기 제2폴리실리콘막 상에 제1포토레지스트 패턴을 형성하는 단계; 및Forming a first photoresist pattern on the second polysilicon film; And 상기 제1포토레지스트 패턴을 마스크로 제1식각공정을 진행하여, 상기 반도체 기판의 공통소스라인 영역이 노출된 제2폴리실리콘 패턴, 제1유전체막 패턴, 제3폴리실리콘 패턴 및 제1터널 산화막 패턴을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.A first etching process is performed using the first photoresist pattern as a mask to expose a second polysilicon pattern, a first dielectric layer pattern, a third polysilicon pattern, and a first tunnel oxide layer, which expose a common source line region of the semiconductor substrate. A method of manufacturing a flash memory device comprising the step of forming a pattern. 제 2항에 있어서,3. The method of claim 2, 상기 제1포토레지스트 패턴을 마스크로 노출된 상기 반도체 기판에 형성된 소자분리막을 제거하고, 제1이온주입 공정을 진행하여 노출된 상기 반도체 기판에 제1불순물 영역이 형성되는 것을 포함하는 플래시 메모리 소자의 제조 방법.Removing the device isolation layer formed on the semiconductor substrate exposed with the first photoresist pattern as a mask, and performing a first ion implantation process to form a first impurity region on the exposed semiconductor substrate. Manufacturing method. 제 3항에 있어서,The method of claim 3, wherein 상기 제1불순물 영역은 공통소스라인 영역인 것을 포함하는 플래시 메모리 소자의 제조 방법.And the first impurity region is a common source line region. 제 1항에 있어서,The method of claim 1, 상기 메모리 게이트의 측벽에 스페이서를 형성하는 단계를 더 포함하며,Forming a spacer on sidewalls of the memory gate, 상기 스페이서 형성시, 상기 반도체 기판의 제거된 소자분리막이 다시 형성되는 것을 포함하는 플래시 메모리 소자의 제조 방법.The method of manufacturing a flash memory device, wherein the device isolation layer of the semiconductor substrate is formed again when the spacer is formed. 제 1항에 있어서,The method of claim 1, 제5폴리실리콘 패턴, 제2유전체막 패턴, 제4폴리실리콘 패턴 및 제2터널 산화막 패턴으로 이루어진 메모리 게이트를 형성하는 단계는,The forming of the memory gate including the fifth polysilicon pattern, the second dielectric layer pattern, the fourth polysilicon pattern, and the second tunnel oxide layer pattern may include: 상기 제2폴리실리콘 패턴 상에 제2포토레지스트 패턴을 형성하는 단계; 및Forming a second photoresist pattern on the second polysilicon pattern; And 상기 제2포토레지스트 패턴을 마스크로 제2식각공정을 진행하여, 상기 반도체 기판의 드레인 영역이 노출되도록 제5폴리실리콘 패턴, 제2유전체막 패턴, 제4폴리실리콘 패턴 및 제2터널 산화막 패턴을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.A second etching process is performed using the second photoresist pattern as a mask, and the fifth polysilicon pattern, the second dielectric layer pattern, the fourth polysilicon pattern, and the second tunnel oxide layer pattern are exposed to expose the drain region of the semiconductor substrate. Forming a flash memory device comprising the step of forming. 제 6항에 있어서,The method of claim 6, 상기 메모리 게이트를 형성한 후, 상기 제2포토레지스트 패턴을 마스크로 제2이온주입 공정을 진행하여, 상기 반도체 기판의 활성영역에 제2불순물 영역을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.After forming the memory gate, performing a second ion implantation process using the second photoresist pattern as a mask to form a second impurity region in an active region of the semiconductor substrate. . 제 7항에 있어서,The method of claim 7, wherein 상기 제2불순물 영역은 드레인 영역인 것을 포함하는 플래시 메모리 소자의 제조 방법.And the second impurity region is a drain region.
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* Cited by examiner, † Cited by third party
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CN112510078A (en) * 2020-11-13 2021-03-16 安徽清水湖新材料技术有限公司 Semiconductor based on nano material and preparation method

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